DE69124709T2 - Eingebaute Selbstprüfung für Analog-Digitalumsetzer - Google Patents

Description

• Die vorliegende Erfindung betrifft integrierte Schaltungen mit einem Analog-Digital-Wandler, der ein Analogsignal in einen digitalen n-Bit-Ausgangscode umwandelt.
• Die Prüfung integrierter Schaltungen, die Analog- Digital-Wandler enthalten, bedeutet typischerweise die Zufuhr eines analogen Prüfsignals aus einer externen Quelle und Überwachung der digitalen Ausgaben. Das Prüfsignal ist typischerweise eine Rampenspannung und die digitalen Ausgangscodes können zwecks späterer Auswertung in einem Cache-Speicher gespeichert werden. Mit dieser Auswertung wird normalerweise überprüft, daß alle gewünschten digitalen Codes erzeugt werden und daß die Codes monoton ansteigen. Uberprüfungen auf Linearität sind ebenfalls in manchen Fällen enthalten. Beispielsweise wird bei einer Art von Prüfung aller Codes ein chipexternes "Paarigkeitsregister" benutzt, das sequentiell mit allen möglichen Codes beladen wird. Dem analogen Eingang wird eine Rampenspannung zugeführt und das Paarigkeitsregister wird durch Software überwacht, um sicherzustellen, daß bei Rampenende alle Codes erzielt werden. Wenn nicht, dann bewirkt ein Zeitablaufsignal die Anzeige eines Fehlers. Die herkömmlichen Prüfungsverfahren erfordern jedoch nicht nur einen bedeutenden Aufwand an Prüfgeräten, sondern können auch die Sondierung eines Wafers mit einer Mehrzahl von Sonden erfordern, um Zugang zu den verschiedenen Signalpunkten einer gegebenen integrierten Schaltung zu gewinnen.
• Dem Thema der eingebauten Selbstprüfung (BIST - build-in self test) für integrierte Schaltungen ist in den letzten Jahren beträchtliche Beachtung geschenkt worden. Im BIST-Konzept ist allgemein der Einschluß von mindestens einigen der zur Durchführung von Prüfungen zur Feststellung ihrer richtigen Funktionsweise erforderlichen Schaltungen in eine integrierte Schaltung vorgesehen. Beispielsweise können die Prüfsignale chipintern erzeugt werden und einige oder alle der zur Auswertung der Ergebnisse erforderlichen Schaltungen können in dem unter Prüfung stehenden Chip integriert sein. Das Ziel ist typischerweise die Vereinfachung des Prüfens während der Herstellung durch Verringern der Anzahl von Prüfsignalen, die dem IC zugeführt werden müssen, und der zur Auswertung der Ergebnisse erforderlichen Menge an Testgeräten. Zusätzlich sind Systemdiagnoseprüfungen beim Anwenden nach der Herstellung viel leichter durchzuführen und es können sogar Echtzeit- Fehlerdiagnosen durchgeführt werden.
• Die Ausgabe einer BIST-Schaltung kann, wenn gewünscht, eine einfache Markierung sein, die so gesetzt ist, daß sie für den IC oder einen Teil desselben entweder einen Gut- oder Schlecht-Zustand andeutet. Beispielsweise ist in dem hiermit gleichzeitig erteilten US- Patent 4 872 168 ein Verfahren zur Prüfung von IC-Speicherfeldern beschrieben. Wenn gewünscht, kann die Gut/Schlecht-Ausgangsmarkierung den IC-Gehäuseanschlüssen entsprechend den JTAG-Spezifikationen zugeführt werden, um Bereichsgrenzenabtastverfahren zu implementieren. So kann jede integrierte Schaltung auf einer Platte abgefragt werden, um einen Selbstprüfzyklus durchzuführen, womit alle Schaltungen auf der Platte geprüft werden können. Figur 4 zeigt eine mögliche Konfiguration zur Prüfung einer Mehrzahl solcher IC auf einer Leiterplatte unter Verwendung des JTAG-Prüfungsanschlusses (TAP - Test Access Port). In der Figur 4 bezeichnen TCK, TMS, TDI und TDO die Signale Prüftakt, Prüfansteuerung, Prüfdaten Ein bzw. Prüfdaten Aus am TAP. Der Eingangsstift TMS wird zur Aktivierung der Selbstprüfung auf integrierten Schaltungen IC1-IC4 benutzt. Der Prüftakt und die Prüfdaten werden über Eingangsstifte TCK bzw. TDI angelegt. Das Prüfungsergebnis ist in einem Register auf der Leiterplatte gespeichert und wird über den Ausgangsstift TDO ausgetastet.
• Während BIST-Verfahren für digitale Schaltungen jedoch Fuß gefaßt haben, hat vergleichsmäßig nur eine sehr geringe BIST-Entwicklung für die analogen Teile von Schaltungen, die sowohl analoge als auch digitale Schaltungen enthalten, stattgefunden. Solche integrierten Schaltungen mit gemischten Signalen enthalten oft verdeckte Schaltungspunkte, die schwierig zu beobachten und prüfen sind. Da es die Eigenheit von Analogschaltungen ist, für Drift und andere Varianzen empfindlich zu sein, ist die Notwendigkeit für BIST für Betriebsprüfungen in Analogschaltungen möglicherweise sogar größer als für digitale Schaltungen. Beispielsweise ist es herkömmlich, eine Analog-Digital-(A-D-)Umwandlung in Fernsprechsystemen, in der Luftfahrtelektronik, in Maschinensteuerungen, Prozeßsteuerungen und Kraftfahrzeuganlagen, um nur einige zu nennen, durchzuführen. Es ist von wesentlicher Bedeutung, die Genauigkeit der A-D-Umwandlung sicherzustellen, um damit zur Sicherstellung der Genauigkeit anderer Operationen, die danach digital durchgeführt werden, beizutragen. Es besteht daher ein bedeutendes Erfordernis, BIST-Verfahren für integrierte Schaltungen bereitzustellen, die Analog-Digital-Wandler enthalten.
• Im IBM Technical Disclosure Bulletin, Band 32, Nr. 6b, November 1989, Seiten 487-488, ist ein Verfahren zum Prüfen eines Analog-Digital-(A-D-)Wandlers für "fehlende Codes" beschrieben. Ein Direktzugriffsspeicher wird so initialisiert, daß die Daten die Adresse darstellen. Dem A-D-Wandlerprüfling wird dann ein Analogsignal zugeführt und er erzeugt dadurch digitale Ausgangscodes, die in den RAM eingeschrieben werden. Dadurch überschreiben die Ausgangscodes die anfänglichen Adreßdaten, die aber nicht durch etwaige fehlende Codes überschrieben werden. Abschließend wird der Direktzugriffsspeicher ausgelesen und jedes höchstwertige Bit einer RAM-Adresse, auf die während der Prüfung nicht geschrieben wurde, ist ein fehlender Code, der durch eine logische "1" im höchstwertigen Bit angezeigt wird.
• In EP-A-0 336 715 ist ein Verfahren zur Charakterisierung eines Analog-Digital-Wandlers beschrieben, bei dem der Ausgangscode des A-D-Wandlers mit der Ausgabe eines Bereichszählers verglichen wird. Jede vom Vergleicher angezeigte Paarigkeit dient zur Erhöhung eines Histogrammzählers. Bei Beendung einer vorbestimmten Anzahl von Zyklen liest ein Mikrocomputer die Daten aus dem Histogrammzähler aus und setzt den Histogrammzähler zurück. Der Vorgang wiederholt sich für alle Bereiche. Auf diese Weise wird die Anwendung eines Direktzugriffsspeichers bei der Prüfung vermieden.
• Nach der vorliegenden Erfindung wird eine integrierte Schaltung nach Anspruch 1 vorgesehen.
• Bei einem eingebauten Selbstprüfverfahren für eine integrierte Schaltung mit einem Analog-Digital- Wandler wird auf der integrierten Schaltung eine lineare Rampenspannung erzeugt und während einer Prüfung an den Eingang des A-D-Wandlers angelegt. Es kann eine Schaltung zur Bestimmung der Monotonität des A-D-Wandlers typischerweise durch Bestimmung, ob sich der Ausgangscode bei jeder Ausgangsveränderung um nur ein mindestwertiges Bit verändert, enthalten sein. Es kann eine Schaltung enthalten sein, um zu bestimmen, ob alle Digitalcodes im Bereich des A-D-Wandlers erzeugt werden. Wahlweise können noch weitere Prüfungen durchgeführt werden. Beispielsweise gibt die Bestimmung der Anzahl von Umwandlungen pro Code eine Anzeige der Linearität des A-D-Wandlers.
Kurze Beschreibung der Zeichnung
• Figur 1 zeigt ein Blockschaltbild einer Ausführungsform der vorliegenden Erfindung.
• Figur 2 zeigt beispielhafte digitale Ausgangscodes eines A-D-Wandlers, an dessen Analogeingang eine lineare Rampenspannung anglegt ist.
• Figur 3 zeigt einen Algorithmus, der zur Bestimmung von Monotonität benutzt werden kann.
• Figur 4 zeigt Grenzenabtastprüfung von IC auf einer Leiterplatte.
• Figur 5 zeigt ein Blockschaltbild des Monotonitäts-FSMs.
• Figur 6 zeigt ein Blockschaltbild des FSM für alle Codes.
Ausführliche Beschreibung
• Die folgende ausführliche Beschreibung betrifft ein eingebautes Selbstprüfverfahren (BIST - build-in self test) für integrierte Schaltungen, die einen Analog- Digital-(A-D-)Wandler enthalten. Eine beispielhafte Ausführungsform zeigt seine Anwendung auf einen 4-Bit-A- D-Wandler, wobei jedoch Anwendung auf Wandler jeder Größe möglich ist und hier einbezogen ist.
• Bezugnehmend auf Figur 1 enthält eine integrierte Schaltung (100) einen A-D-Wandler (101). Der Wandler kann von einem beliebigen Typ sein, einschließlich beispielsweise eines Iterationswandlers oder eines Flash-Wandlers. Wenn ein Steuersignal angelegt wird, wird ein Rampengenerator (102) aktiviert. Das Steuersignal wird typischerweise von einem Eingang (103) der integrierten Schaltung zugeführt, kann aber auf andere Weisen erzeugt werden. Der Rampengenerator erzeugt eine Rampenspannung VR, die dem Eingang des A-D-Wandlers zugeführt wird. Im Stand der Technik sind zur Erzeugung einer Rampenspannung verschiedene Verfahren bekannt. Beispielsweise besteht ein Verfahren, das eine sehr lineare Rampenspannung erzeugt, darin auf der integrierten Schaltung einen Digital-Analog-Wandler (DAC - digital to analog converter) mit Ladungsumverteilungs-Kondensatorgruppe mit Präzisionsverhältnis einzuschließen. Die binären Eingänge zu diesem DAC werden monoton von 0 bis 2n-1 fortgeschaltet. Diese Fortschaltung wird mit den A-D-Umwandlungszyklen synchronisiert.
• Wenn der A-D-Wandler vom Iterationstyp ist, enthält er bereits den oben erwähnten Präzisions-DAC als Teil seiner Konstruktion. In diesem Fall kann der DAC zwei verschiedene Betriebsarten "A" und "B" annehmen. In Betriebsart "A" wird der DAC zur Erzeugung einer der 2n möglichen Gleichspannungen benutzt. Diese Spannung wird dann abgetastet und gespeichert. Dann wird der DAC auf Betriebsart B, seine normale Betriebsart, umgeschaltet und die abgetastete und gespeicherte Gleichspannung wird dann vom A-D-Wandler umgewandelt. Zusätzlich läßt sich die Auflösung der in Betriebsart A erzeugten Gleichspannung dadurch verbessern, daß der DAC zur Erzeugung von 1/2, 1/4, 1/8 usw. mindestwertigen Bit-(LSB-)Schritten konfiguriert wird und damit 2n+1, 2n+2, 2n+3 usw. diskrete Eingangsspannungsanreize für den A-D-Wandlerprüfling bereitstellt.
• Ein alternatives Verfahren ist die Bereitstellung einer einfachen Ladungspumpe mit geschalteten Kondensatoren. In diesem Fall wird ein kleiner chipinterner Kondensator auf eine feste Bezugsspannung aufgeladen. Diese Ladung wird dann schrittweise während jedes A-D-Umwandlungszyklus zu einem größeren chipexternen Haltekondensator umgeschaltet. Diese Schaltung wird mit den A-D- Umwandlungszyklen synchronisiert. Bei jedem nachfolgenden Umwandlungszyklus wird daher eine zusätzliche Ladung auf dem chipexternen Kondensator angesammelt. Die resultierende Spannung am chipexternen Kondensator wird daher zeitlich mit einer Rate ansteigen, die vom Verhältnis des chipinternen Kondensatorwertes zum chipexternen Kondensatorwert beherrscht wird. Es sind noch weitere Rampenerzeugungsverfahren möglich. Obwohl eine hochlineare Rampenspannung nicht für alle hier beschriebenen Prüfungen notwendig ist, sollte die Rampenspannung monoton sein, d.h. in der beispielhaften Ausführungsform fortlaufend zeitlich ansteigen. Es wird darauf hingewiesen, daß ebensogut eine monoton abnehmende Rampenspannung benutzt werden kann, womit die Abfolge, in der die digitalen Ausgangscodes erzeugt werden, von der hier gezeigten umgekehrt wird.
• In der integrierten Schaltung ist auch die BIST-Logikschaltung enthalten, die im beispielhaften Fall einen "Monotonitäts-Endlichautomaten" (Monotonicity Finite State Machine) (104) und einen "Alle-Codes-Endlichautomaten" (All Codes Finite State Machine) (105) einschließt. Einschlägige Fachleute werden verstehen, daß ein Endlichautomat (FSM - finite state machine) eine Schaltung ist, die eine Ausgabe erzeugt, die sowohl von den gegenwärtigen als auch den vorhergehenden Werten seiner Eingabe abhängig ist. Die Funktionen dieser Schaltungen werden ausführlicher unten erläutert.
• Bezugnehmend auf Figur 2 sind beispielhafte Prüfzyklen dargestellt. Die Ausgangscodes sind als Funktion der Eingangsspannung dargestellt, die die während der Prüfung erzeugte lineare Rampenspannung VR ist. Die Eingangsspannung wird im beispielhaften Fall in von einem Takt bestimmten Zeitabständen T0...T64 abgetastet und umgewandelt. Die Prüfung beginnt bei T0, wenn die FSM-Schaltung initialisiert wird, und endet bei T64, wenn die Ausgaben der FSM untersucht werden. Es ist eine vollständige Reihe von Abtastwerten von Zeiten T0 bis T4 gezeigt, wobei aus Deutlichkeitsgründen andere Abtastpunkte aus der Figur 2 weggelassen sind. In der Figur 2 sind die "idealen" Ausgangscodes als einen Bereich von 0000 bis 1111 aufweisend dargestellt, was die binäre Darstellung des Bereichs von 0 bis 15 ist. Das heißt, 2n = 16 binäre Ausgangscodes werden für einen n-Bit- Wandler erzeugt, wobei n = 4 im beispielhaften 4-Bit-Fall. Man beachte, daß in dem gezeigten Idealfall der Ausgangscode bei jeder Änderung des Ausgangscodes um ein LSB ansteigt. Da der Ausgangscode als Funktion der Eingangsspannung nur ansteigt (ohne abzunehmen), kann gesagt werden, daß der Ausgangscode monoton ansteigt oder, wie hier bezeichnet, einfach "monoton" ist.
• In der Figur 2 sind auch zwei beispielhafte Fälle von nichtmonotonen A-D-Wandlern gezeigt, die dem eingebauten Prüfzyklus unterworfen sind. Bei Fehlerfall 1 steigt der Ausgangscode monoton von 0000 auf 0100 für die Umwandlung der Abtastwerte T0 bis T16 an. Dann nimmt jedoch der Ausgangscode zur Zeit des Abtastwertes T20 wieder auf 0010 ab. Dies ist eine Abnahme von zwei LSB und wird als Fehler erachtet. Im Fehlerfall 2 tritt ein Fehler auf, wenn der Ausgangscode von 0001 auf 0011 springt, ein Anstieg von zwei LSB, zwischen Abtastwerten T4 und T8. In der vorliegenden Erfindung ist vorgesehen, daß eine Änderung (entweder Steigerung oder Abnahme) von zwei oder mehr LSB zwischen aufeinanderfolgenden Codes eine Fehleranzeige vom Monotonitäts-FSM erzeugt. Anders gesagt wird dieser Fehler durch eine Änderung von mehr als einem LSB erzeugt. Wenn bei der Monotonitätsprüfung ein Versager vorkommt, kann der Prüfzyklus abgeschlossen werden, um Prüfzeit zu sparen.
• Bei der Implementierung der Monotonitätsprüfkriterien ist es typischerweise wünschenswert, eine Abnahme von einem LSB zwischen aufeinanderfolgenden Ausgangscodes zu erlauben, um sich aus Quantisierungsrauschen ergebenden Jitter im A-D-Wandler zu berücksichtigen. In einer gegenwärtig bevorzugten Ausführungsform werden daher die Ausgangscodes als monoton erachtet, wenn (1) sie um nicht mehr als ein LSB von jedem gegebenen Code während aller aufeinanderfolgenden Umwandlungen abnehmen und (2) sie sich nicht um mehr als ein LSB von einem Code zum nächsten verändern (ansteigen oder abnehmen). Diese Kriterien sind deutlicher in der Figur 3 dargestellt, die einen Algorithmus zeigt, der mit dem "Monotonitäts-FSM" implementiert werden kann. Man beachte, daß diese Kriterien eine steigende Rampeneingangsspannung annehmen. Im Fall einer abnehmenden Eingangsspannung ist das Kriterium (1), daß die Codes um nicht mehr als einen LSB von jedem gegebenen Code während aller aufeinanderfolgenden Umwandlungen ansteigen. Im allgemeinen kann das Kriterium (1) einfach gesagt sein, daß die Codes um nicht mehr als einen LSB von jedem gegebenen Code in einen vorherigen Code zurückgewandelt werden.
• Die in Figur 3 gezeigten Kriterien können durch einen Endlichautomaten, wie in Figur 5 gezeigt, implementiert werden. Die Signale Takt 1 - Takt 3, BIST-Steuerung und A-D-Wort werden den gezeigten Eingängen zugeführt. Die Ausgänge INC und FAIL liefern Ansteuerung des Allcode-FSM bzw. Fehleranzeige. In der beispielhaften Ausführungsform werden die gegenwartigen und unmittelbar vorangehenden Ausgangscodeworte im Istcoderegister (501) bzw. dem Vorcoderegister (502) gespeichert; ihre laufende Differenz wird von einem Vergleicher (503) am Ende jedes A-D-Umwandlungszyklus ausgewählt. So setzt (z.B. setzt auf logisches Hoch) der Vergleicher jedesmal dann, wenn ein neuer Code empfangen wird, einen der vier Ausgänge: EQUAL, PLUS1, MINUS1 oder UPDOWN2. Diese Ausgänge wiederum steuern die Steuerlogik (504) an, um die Ausgaben INC und FAIL zu erzeugen. Wenn aufeinanderfolgende A-D-Codeworte den Monotonitätskriterien entsprechen, wird der INC-Ausgang gesetzt. Ansonsten wird der FAIL-Ausgang gesetzt, um eine Fehleranzeige zu liefern.
• Zusätzlich zu oder anstatt der in Figur 3 implementierten Kriterien können andere bereitgestellt werden. Beispielsweise kann es wünschenswert sein, eine Grenze zu setzen, wieviele Male der Code zwischen einem Code und dem benachbarten niedrigeren Code hin- und herschwingen kann, da es unwahrscheinlich ist, daß dies durch Jitter aufgrund von Quantisierungsrauschen mehr als einmal pro Code geschehen wird. Es ist jedoch nicht für notwendig befunden worden, daß zur Bereitstellung einer sehr zuverlässigen Prüfung dieses zusätzliche Kriterium benötigt wird, und sein Wegfall vereinfacht die Implementierung der Prüfung.
• Wiederum auf Figur 2 bezugnehmend ist auch ein Beispiel der Prüfung "Alle Codes" gegeben. Man beachte, daß die Ausgabe des FSM "Idealfall alle Codes" (in Dezimaldarstellung) von 0 bis 15 reicht. Die Alle-Codes- FSM-Schaltung wird zu Beginn einer Prüfung bei 0 initialisiert. Die Ausgabe steigt bei jedem Auftreten eines neuen Ausgangscodes, der sich von irgendeinem der während dieser Prüfung erzeugten vorherigen Ausgangscodes unterscheidet, um ein LSB. Wenn daher alle 15 Ausgangscodes erzeugt werden, dann erzeugt der Alle-Codes-FSM einen Ausgangswert von 15 am Ende der Prüfung. Wenn jedoch während einer Prüfung irgendeiner der Ausgangscodes nicht erzeugt wird, dann wird der Alle-Codes-FSM eine Ausgabe aufweisen, die am Ende der Prüfung weniger als 15 ist, und durch diesen Zustand wird eine Fehleranzeige erzeugt. Beispielsweise zeigt die Spalte "Allcode-Fehler" in der Figur 2 den Fall, in dem der Ausgangscode nicht den Endwert von 1111 erreicht. Dies beruht auf einem Fehler um den Wert von 1001 herum, bei dem der Ausgangscode über den Bereich von Umwandlungen der Abtastwerte T36 bis T40 nicht ansteigt. Der Alle-Codes-FSM würde daher im beispielhaften Fehlerfall nur bis 14 zählen.
• Figur 6 zeigt eine Implementierung des Alle- Codes-FSM, der an den Monotonitäts-FSM und den chipinternen Rampengeber (Figur 1) angekoppelt ist. Die Signale "Takt 1" - "Takt 3" liefern die Takteingaben, die typischerweise von einem chipinternen Taktgeber abgeleitet sind. Die "BIST-Steuerung" liefert die Prüfungsaktivierungseingabe und "A-D-Wort" liefert die Dateneingabe, die ein Ausgangscodewort von dem A-D-Wandlerprüfling ist. Die gegenwärtigen und unmittelbar vorhergehenden Ausgangscodeworte werden im Istcoderegister (601) bzw. dem Vorcoderegister (602) gespeichert; ihre laufende Differenz wird am Ende jedes A-D-Umwandlungszyklus vom Vergleicher 1 (603) ausgewertet. So wird jedesmal, wenn ein neues Codewort empfangen wird, diese Differenz vom Vergleicher 1 ausgewertet, der den Zähler (604) anweist, um eine Einheit zu erhöhen, wenn die Differenz +1 beträgt, oder seine Zählung einzufrieren, wenn die Differenz 0 oder -1 beträgt. In allen anderen Fällen wird sofort ein Fehler angezeigt und der Prüfzyklus abgeschlossen. Wenn er nicht auf diese Weise abgeschlossen wird, geht der Vergleich bis zum Ende eines Prüfzyklus weiter, das durch das Ende des Rampensignals VR in Figur 2 bezeichnet wird. Die Ausgabe des Zählers wird vom Vergleicher 2 (605) mit dem Erwartungswert verglichen. Das Signal DONE wird gesetzt (hoch), wenn der Zähler zur Zeit, wenn das Rampensignal VR seinen Höchstwert erreicht (Figur 2), seine maximale Zählung erreicht. Wenn zu dieser Zeit nicht DONE gesetzt wird, dann wird durch eine logische Verknüpfung des DONE-Signals mit dem Ende des Rampensignals VR eine Fehleranzeige hergestellt. Der Erwartungswert beträgt im beispielhaften Fall 15 (binär 1111) und es wird daher ein Fehlersignal erzeugt, wenn dieser Wert vom Zähler nicht erzeugt wird.
• Wahlweise können noch andere Prüfungen implementiert werden. Beispielsweise kann zweckdienlicherweise eine "Linearitäts-"Prüfung durch Zählen der Anzahl von Umwandlungen pro Ausgangscode implementiert werden. Die Durchschnittszahl von Umwandlungen pro Code läßt sich aus der Gesamtzahl von Umwandlungen an allen Codes im Bereich des A-D-Wandlers bestimmen. "Differentielle Linearität" an einen spezifischen Code wird durch das Verhältnis der Anzahl von an diesem Code erhaltenen Umwandlungen zur Durchschnittszahl von Umwandlungen gegeben. "Integrale Linearität" läßt sich als die laufende Summe der einzelnen differentiellen Linearitäten von Code 0 bis Code 2n-1 für einen n-Bit-A-D-Wandler definieren. Diese Definitionen der Linearität beruhen auf Endpunktabtastung von Codes. Als Alternative ist es jedoch möglich, diese Linearitätsmaße auf Grundlage der Punktmitteabtastung von Codes zu definieren. Auf Grundlage dieser oder anderer Definitionen der Linearität lassen sich Kriterien aufstellen, um eine Gut- oder Schlechtanzeige der Linearitätsprüfung bereitzustellen.
• Die Ausgabe der verschiedenen Prüfungen kann einzeln anderen Teilen der integrierten Schaltung zugeführt werden oder kann extern der integrierten Schaltung zugeführt werden. Wenn sie beispielsweise intern zugeführt wird, kann ein Redundanzverfahren implementiert werden, wobei ein zweiter A-D-Wandler in derselben integrierten Schaltung einen, der eine oder mehrere der Prüfungen nicht bestanden hat, ersetzt. Dies kann beispielsweise die Implementierung einer Ultrahöchstintegration mit Verwendung einer Mehrheit von A-D-Wandlern ermöglichen, die eine Steigerung des Ertrags nützlicher Wafer erlaubt. In einem anderen Beispiel kann es integrierte Schaltungen mit sehr hoher Zuverlässigkeit ermöglichen, die sich selbst im Betrieb reparieren können. Wenn die Ergebnisse der Prüfungen extern zuzuführen sind, beispielsweise für Grenzenabtastprüfung (z.B. Figur 4), werden sie typischerweise in eine einzige Gut/Schlecht-Markierung kombiniert. Das heißt, die Ausgaben des Alle-Codes-FSM und des Monotonitäts-FSM können logisch (beispielsweise mit einem ODER-Gatter) verknüpft werden, so daß, wenn eine der beiden Prüfungen nicht bestanden wird, die BIST-Ausgangsmarkierung auf einen "schlecht" anzeigenden Logikwert gesetzt wird und sonst auf den "gut" anzeigenden entgegengesetzten Logikwert gesetzt wird. Die BIST-Ausgangsmarkierung kann einem diesem Zweck zugeordneten getrennten integrierten Schaltungsanschluß zugeführt werden oder als Alternative kann sie auf einen Anschluß gemultiplext werden, der auch anderen Zwecken dient. Es sind noch andere Anwendungen der Prüfergebnisse möglich und werden hier eingeschlossen.

Claims (5)

1. Integrierte Schaltung mit einem Analog-Digital- Wandler (101), der ein Analogsignal in einen digitalen n- Bit-Ausgangscode umwandelt; Selbstprüfmitteln einschließlich einem Mittel (102) zur Bereitstellung eines monotonen Rampenspannungseingangssignals während einer Prüfung; und gekennzeichnet durch:

einen Endlichautomat (104) zum Bestimmen, ob sich während der besagten Prüfung aufeinanderfolgende digitale Ausgangscodes um weniger als eine angegebene Größe vom vorhergehenden Wert unterscheiden, wobei das besagte Endlichzustandsmittel folgendes enthält:

ein Istcoderegister (501) zum Speichern eines gegebenen n-Bit-Ausgangscodes;

ein Vorcoderegister (502) zum Speichern des dem gegebenen Ausgangscode vorangehenden n-Bit-Ausgangscodes; und

ein erstes Vergleichermittel (503) zum Vergleichen des Inhalts der Ist- und Vorcoderegister zur Bestimmung, ob ein einem beliebigen gegebenen Code direkt nachfolgender Code sich um mehr als ein mindestwertiges Bit vom gegebenen Code unterscheidet, in welchem Fall ein Erfolglossignal erzeugt wird;

wodurch die besagte integrierte Schaltung zur Durchführung einer Monotonitätsprüfung geeignet ist.

2. Integrierte Schaltung nach Anspruch 1, wobei der besagte Endlichautomat weiterhin bestimmt, ob ein beliebiger gegebener Code in jeder von zwei dem gegebenen Code sofort nachfolgenden Umwandlungen ein mindestwertiges Bit in einen vorhergehenden Code zurückwandelt, in welchem Fall ein Erfolglossignal erzeugt wird.

3. Integrierte Schaltung nach Anspruch 1, wobei die besagten Selbstprüfungsmittel ein Allcodemittel (105) zum Bestimmen, ob alle digitalen 2n Ausgangscodes vom besagten Wandler während der besagten Prüfung erzeugt werden, enthalten, mit folgendem:

ein Zählermittel (604), das vom besagten ersten Vergleichermittel (503) erhöht wird, wenn die Differenz zwischen dem Inhalt des besagten Istcoderegisters und besagten Vorcoderegisters ein mindestwertiges Bit mit einem gegebenen Vorzeichen ist; und ein zweites Vergleichermittel (605) zum Vergleichen des Inhalts des besagten Zählers mit einem Erwartungswert.

4. Integrierte Schaltung nach Anspruch 1, wobei die besagten Selbstprüfungsmittel ein Linearitätsmittel zum Zählen der Anzahl von Umwandlungen für jeden der Codes enthalten und ein Erfolglossignal bereitstellen, wenn die Anzahl von Umwandlungen für mindestens einen Code außerhalb einer Sollgrenze liegt.

5. Integrierte Schaltung nach Anspruch 1, wobei das besagte Erfolglossignal die besagte Prüfung abschließt.