JPS60148227A - A/d変換器の試験方法 - Google Patents
A/d変換器の試験方法Info
- Publication number
- JPS60148227A JPS60148227A JP387584A JP387584A JPS60148227A JP S60148227 A JPS60148227 A JP S60148227A JP 387584 A JP387584 A JP 387584A JP 387584 A JP387584 A JP 387584A JP S60148227 A JPS60148227 A JP S60148227A
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- bits
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−)発明の技術分野
本発明は入/D変換器特にプリント配啜板あるいは完成
組立体(以下プリント板)等東間あるいは完成実装体に
搭載して組込まれたA/D変換器の試験に関する0 伽) 技術の背景 情報処理システムは半導体技術特に集積化技術の発達に
伴い広い分野において利用されるようになっfcoアナ
ログ情報を論理処理に通したディジタル情報に変換する
A/D変換器あるいはその逆のD/A変換器もまたS積
回路(IC)化され低コストで提供されるようになった
0 (c) 従来技術と問題点 第1図にm + nビットと\では8ビツトの並列形A
/ D変換器C以下ADC)のブロック図および第2
図にその変換特性を示す・図において1は256−td
18エンコーダ、2I〜1.。は比較器およびRは基準
電圧分割抵抗である@エンコーダlは256人力を2進
符号8ビットに変換する機能を有する0各比較器2.〜
1.6は各非反転入力端子にアナログ入力信号が与えら
れて他の反転入力端子に印加される基準電圧Vrefを
分割して得た対象基準電圧Vnと比較してアナログ入力
信号が1廻るときは、各比較器2.〜us Kおける出
力電圧は低レベルOから高レベルlに転移する◎対象基
準電圧は外部より与えられる一定の直流電圧を分割抵抗
によって比較器21,6にはVref/sse*比較器
2□1には2Wef/!s6・・・・・・・・・比較器
2鵞には255 Vr @ f /*ss h比較器2
IにはVrafと等差級数的に与えられるのでアナログ
入力信号のレベルに従って比較器2116側から順に比
較器2.に向って比較器2 I−@uの各出力が1を出
力するのでアナログ入力信号の電圧1直に対応し第2図
に示すようにこ\では基準電圧Vraf/31.を最小
スケールビット(以下LSB)とする8ビツトによるデ
ィジタル信号のエンコーダ1の出力端子に得られる0こ
のADCの例では8ビツトの分解能を得るため2’=2
56個の比較器2.〜1.6を使用しており、このAD
Cを出荷するためにはこれを1廻る精度の例えば11〜
12ビツトの分解能を有する精度の*、圧源により比較
試験を施している0このようなADCがプリント仮に搭
載接続して回路接続を施し電気機器等における検出信号
のディジタル処理ヲ芙現する手段として組込まれたよう
なケースで、該プリント板に組込まれたま\のADCに
ついて試験を必要とする場合周辺回路への電流漏洩等で
上記のように精度の良い電圧を印加するのは困難であり
、漏洩電流を含めた電流容′jkt−備えた出力インピ
ーダンスの低い該電圧源は高価となる問題があった〇 (d) 発明の目的 本発明の目的は上記の問題点を除去するため。
組立体(以下プリント板)等東間あるいは完成実装体に
搭載して組込まれたA/D変換器の試験に関する0 伽) 技術の背景 情報処理システムは半導体技術特に集積化技術の発達に
伴い広い分野において利用されるようになっfcoアナ
ログ情報を論理処理に通したディジタル情報に変換する
A/D変換器あるいはその逆のD/A変換器もまたS積
回路(IC)化され低コストで提供されるようになった
0 (c) 従来技術と問題点 第1図にm + nビットと\では8ビツトの並列形A
/ D変換器C以下ADC)のブロック図および第2
図にその変換特性を示す・図において1は256−td
18エンコーダ、2I〜1.。は比較器およびRは基準
電圧分割抵抗である@エンコーダlは256人力を2進
符号8ビットに変換する機能を有する0各比較器2.〜
1.6は各非反転入力端子にアナログ入力信号が与えら
れて他の反転入力端子に印加される基準電圧Vrefを
分割して得た対象基準電圧Vnと比較してアナログ入力
信号が1廻るときは、各比較器2.〜us Kおける出
力電圧は低レベルOから高レベルlに転移する◎対象基
準電圧は外部より与えられる一定の直流電圧を分割抵抗
によって比較器21,6にはVref/sse*比較器
2□1には2Wef/!s6・・・・・・・・・比較器
2鵞には255 Vr @ f /*ss h比較器2
IにはVrafと等差級数的に与えられるのでアナログ
入力信号のレベルに従って比較器2116側から順に比
較器2.に向って比較器2 I−@uの各出力が1を出
力するのでアナログ入力信号の電圧1直に対応し第2図
に示すようにこ\では基準電圧Vraf/31.を最小
スケールビット(以下LSB)とする8ビツトによるデ
ィジタル信号のエンコーダ1の出力端子に得られる0こ
のADCの例では8ビツトの分解能を得るため2’=2
56個の比較器2.〜1.6を使用しており、このAD
Cを出荷するためにはこれを1廻る精度の例えば11〜
12ビツトの分解能を有する精度の*、圧源により比較
試験を施している0このようなADCがプリント仮に搭
載接続して回路接続を施し電気機器等における検出信号
のディジタル処理ヲ芙現する手段として組込まれたよう
なケースで、該プリント板に組込まれたま\のADCに
ついて試験を必要とする場合周辺回路への電流漏洩等で
上記のように精度の良い電圧を印加するのは困難であり
、漏洩電流を含めた電流容′jkt−備えた出力インピ
ーダンスの低い該電圧源は高価となる問題があった〇 (d) 発明の目的 本発明の目的は上記の問題点を除去するため。
上位ビットと下位ビラトラ分割して精度は多少低くなる
が被試験体のADCが−通りの作動機能を備えているこ
とをプリント板上に搭載したま\で硼認試験が出来る手
段を具備しようとするものである・ (e) 発明の構成 この目的は、A/D変換器素子を他の付加回路素子と共
に搭載接続して構成する中間あるいは完成実装単位にお
ける試験システムにおいて、試験装置は該実装単位上の
A/D変換器における仕様に従って該変換器の上位mビ
ットに対応し補正下位ビットを含む基準ディジタル信号
を印加して基準アナログ電圧を発生するD/A変換手段
、該変換器の残り下位nビットに対応し0ボルトから少
くともn+1ビットに匹敵する最大電圧に連続変化する
ランプ電圧信号を送出するランプ電圧発生手段、各上位
ビットにおける出力とD/A変換手段に印加する基準デ
ィジタル信号を照合する第1、 の比較手段、最小スケ
ールビット信号を計数する手段および各下位nビットに
訃ける出力と計数手段の出力を照合する第2の比較手段
を具備し、試験装置の制御部はD/A変換手段をして該
変換器に各アナログ基準電圧を印加せしめて変換器の下
位nビットを無視しつ\第1比較手段をして上位mビッ
ト出力を基準ディジタル信号と比較照合せしめ、ランプ
電圧発生手段をしてランプ電圧全印加せしめその上位m
ビラトラ無視しつ\第2比較手段をして下位nビット出
力を計数手段の出力と比較照合せしめ試験を実行するこ
とを特徴とするA/D変換器の試験方法を提供すること
によって達成することが出来る。 □ (f) 発明の実施例 以下本発明の一実施例について図面を参照〜しっ\説明
する。
が被試験体のADCが−通りの作動機能を備えているこ
とをプリント板上に搭載したま\で硼認試験が出来る手
段を具備しようとするものである・ (e) 発明の構成 この目的は、A/D変換器素子を他の付加回路素子と共
に搭載接続して構成する中間あるいは完成実装単位にお
ける試験システムにおいて、試験装置は該実装単位上の
A/D変換器における仕様に従って該変換器の上位mビ
ットに対応し補正下位ビットを含む基準ディジタル信号
を印加して基準アナログ電圧を発生するD/A変換手段
、該変換器の残り下位nビットに対応し0ボルトから少
くともn+1ビットに匹敵する最大電圧に連続変化する
ランプ電圧信号を送出するランプ電圧発生手段、各上位
ビットにおける出力とD/A変換手段に印加する基準デ
ィジタル信号を照合する第1、 の比較手段、最小スケ
ールビット信号を計数する手段および各下位nビットに
訃ける出力と計数手段の出力を照合する第2の比較手段
を具備し、試験装置の制御部はD/A変換手段をして該
変換器に各アナログ基準電圧を印加せしめて変換器の下
位nビットを無視しつ\第1比較手段をして上位mビッ
ト出力を基準ディジタル信号と比較照合せしめ、ランプ
電圧発生手段をしてランプ電圧全印加せしめその上位m
ビラトラ無視しつ\第2比較手段をして下位nビット出
力を計数手段の出力と比較照合せしめ試験を実行するこ
とを特徴とするA/D変換器の試験方法を提供すること
によって達成することが出来る。 □ (f) 発明の実施例 以下本発明の一実施例について図面を参照〜しっ\説明
する。
第3図は本発明におけるA/D変換器の試験方法による
ブロック図および第4図はその第1.第2比較部のブロ
ック図を示す。図においてioは試験装置、20は被v
:、験体となるADC,LLは制御部、12はディジタ
ル・アナログ変換器(DAC)、13は試験信号発生部
、14はスイッチ部、15aは第1比較部、15bri
第2比較部、16はカウンタ、ORはオア回路、ENO
Rは排他的ノア回路およびANDはアンド回路である。
ブロック図および第4図はその第1.第2比較部のブロ
ック図を示す。図においてioは試験装置、20は被v
:、験体となるADC,LLは制御部、12はディジタ
ル・アナログ変換器(DAC)、13は試験信号発生部
、14はスイッチ部、15aは第1比較部、15bri
第2比較部、16はカウンタ、ORはオア回路、ENO
Rは排他的ノア回路およびANDはアンド回路である。
と\で制御部11は例えばマイクロプロセッサ(MPU
)で構成され図示省略したが別途備えた記憶部に蓄積す
る制御プログラムおよび制御データに従って他の各構成
部材を制御して被試験体のADC20t−試験する。ま
たADC20はプリント板に実装され回路接続されてい
るので信号の入出力はヂしピングによるものとする。ま
たその入力端子には回路接続があって微少電流の流出入
があっても有意の電圧印加は実行されていないものとす
る0こ\でADC20はmlnビ、ト例えば上位mビッ
トおよび下位nビ、ットtそれぞれ4ビツトの計8ビッ
トとして説明する◎勿論任意のmlnが設定出来る0D
AC12は制御部11の印加するディジタル信号に対応
するアナログ電圧を送出する0試験信号発生部13は制
御部11のクロックに従って0ボルトMから連続変化し
て少くともn+1ビットに対応する0こ\では5ビツト
相当の最大電圧に至るランプ電圧または鋸歯状波電圧を
発生して送出する機能を備えている0スイッチ部14は
例えばECLによるアナログスイッチであり、制御部1
1の制御に従ってDAC12または試験信号発生器13
の出力を選択しADC2に送出する0第1比較部15a
および第2比較部15bは@2図に示すように共通構成
のディジタル比較機能を有し、試験動作に際し制御部1
1は比較タイミング信号を第1比較部15mに印加して
上位4ビツトの比較照合1kまた別のタイミングで第2
比較部L5bに印加して下位よりLSBを除く第2.3
.4ビツトの比較照合を行って下位4ビツトの動作試w
Mを実行する0カウンタ16はnビット容量でプリセッ
ト可能のアップダウンカウンタであり、制御部11制碑
の下クリヤ信号(CLR)によるリセット動作、ロード
信号CLOAD)により別途入力されるオール@0“ま
たはオール′1”を設定し、アップダウンの切換信号(
辛up / d own )に従つてそのクロック入力
に印加されるADC2の送出するLSD信号を設定値の
オール@0@から加算またはオール°1#から試算動作
を実行しその計数出力を第2比較部15bに送出する0
本実施例では以上のように構成されているので制御部1
1は上位4ビツトの試験に際しては、上位4ピツ)00
00に対し娯差、漏−成金補正するため選択的に例えば
下位4ビツトとして0010を付加しO<)00010
0をDAC12に印加して対応するアナログ電圧を発生
せしめ、スイッチ部14をしてDAC12の出力t−A
DC20に印加すると共に、比較タイミング信号を第1
比較部15aだけに印加すると共に上位4ビツトを比較
照合の基準信号として送出しADC20の上位4ビツト
と比較動作を実行させる◎従ってADC20における下
位4ビツトにも出力が発生するがこの場合無視される・
次に上位4ビツトを次第に賀化させ0000エリ111
1へ順に試験する。
)で構成され図示省略したが別途備えた記憶部に蓄積す
る制御プログラムおよび制御データに従って他の各構成
部材を制御して被試験体のADC20t−試験する。ま
たADC20はプリント板に実装され回路接続されてい
るので信号の入出力はヂしピングによるものとする。ま
たその入力端子には回路接続があって微少電流の流出入
があっても有意の電圧印加は実行されていないものとす
る0こ\でADC20はmlnビ、ト例えば上位mビッ
トおよび下位nビ、ットtそれぞれ4ビツトの計8ビッ
トとして説明する◎勿論任意のmlnが設定出来る0D
AC12は制御部11の印加するディジタル信号に対応
するアナログ電圧を送出する0試験信号発生部13は制
御部11のクロックに従って0ボルトMから連続変化し
て少くともn+1ビットに対応する0こ\では5ビツト
相当の最大電圧に至るランプ電圧または鋸歯状波電圧を
発生して送出する機能を備えている0スイッチ部14は
例えばECLによるアナログスイッチであり、制御部1
1の制御に従ってDAC12または試験信号発生器13
の出力を選択しADC2に送出する0第1比較部15a
および第2比較部15bは@2図に示すように共通構成
のディジタル比較機能を有し、試験動作に際し制御部1
1は比較タイミング信号を第1比較部15mに印加して
上位4ビツトの比較照合1kまた別のタイミングで第2
比較部L5bに印加して下位よりLSBを除く第2.3
.4ビツトの比較照合を行って下位4ビツトの動作試w
Mを実行する0カウンタ16はnビット容量でプリセッ
ト可能のアップダウンカウンタであり、制御部11制碑
の下クリヤ信号(CLR)によるリセット動作、ロード
信号CLOAD)により別途入力されるオール@0“ま
たはオール′1”を設定し、アップダウンの切換信号(
辛up / d own )に従つてそのクロック入力
に印加されるADC2の送出するLSD信号を設定値の
オール@0@から加算またはオール°1#から試算動作
を実行しその計数出力を第2比較部15bに送出する0
本実施例では以上のように構成されているので制御部1
1は上位4ビツトの試験に際しては、上位4ピツ)00
00に対し娯差、漏−成金補正するため選択的に例えば
下位4ビツトとして0010を付加しO<)00010
0をDAC12に印加して対応するアナログ電圧を発生
せしめ、スイッチ部14をしてDAC12の出力t−A
DC20に印加すると共に、比較タイミング信号を第1
比較部15aだけに印加すると共に上位4ビツトを比較
照合の基準信号として送出しADC20の上位4ビツト
と比較動作を実行させる◎従ってADC20における下
位4ビツトにも出力が発生するがこの場合無視される・
次に上位4ビツトを次第に賀化させ0000エリ111
1へ順に試験する。
この時も下位4ビツトは0100を同様に付加してせる
ものとする・底圧制御部11は下位4ビ、トの試験に際
しては試験信号発生部13にクロックを送出してOvか
ら5ビツトに対応するランプ電圧を発生させ、スイッチ
部14をして試験信号発生部131i選択せしめ該電圧
t”ADc20に印加する・同時にカウンタ16にオー
ル°0″1(y定し。
ものとする・底圧制御部11は下位4ビ、トの試験に際
しては試験信号発生部13にクロックを送出してOvか
ら5ビツトに対応するランプ電圧を発生させ、スイッチ
部14をして試験信号発生部131i選択せしめ該電圧
t”ADc20に印加する・同時にカウンタ16にオー
ル°0″1(y定し。
upモードとしてADC20のLSDtl−計数加算せ
しめ第2比較部15bに送出せしめると共に、比較タイ
ミング信号を第2比較部15bだけに送出して上位4ビ
ツトを無視する0ADC20よりはランプ電圧の上昇に
従って対応する下位4ビツト出力が送出され第2比較部
15bはカウンタの出力と比較照合する。直接の比較は
4ビツト中LSBを除く3ビ、トであるが、LSBはカ
ウンタ16の作動によって証明される◎ランプ電圧の下
降タイミングにおいてはオール”t” 1設定し%辛u
p/down信号によjdownモづによりADC20
のLSDt−受信する毎に減算を実行する@このように
すれば上位4ビツトについては下位4ビツトによる補整
を伴ってはいるが直接対応する電圧を目]加して照合し
、下位4ビ・トmついてはOポルトから連続的に変化す
るランプ電圧の印加に伴うディジタル信号のステップ変
化を連続的に確認出来るので下位4ビツトについては総
体比較とはならないがその作動の良否を判定することが
出来る@勿論第1比較部15a、第2比較部15bで照
合一致が得られなければエラー信号として1がORを介
して送出される。
しめ第2比較部15bに送出せしめると共に、比較タイ
ミング信号を第2比較部15bだけに送出して上位4ビ
ツトを無視する0ADC20よりはランプ電圧の上昇に
従って対応する下位4ビツト出力が送出され第2比較部
15bはカウンタの出力と比較照合する。直接の比較は
4ビツト中LSBを除く3ビ、トであるが、LSBはカ
ウンタ16の作動によって証明される◎ランプ電圧の下
降タイミングにおいてはオール”t” 1設定し%辛u
p/down信号によjdownモづによりADC20
のLSDt−受信する毎に減算を実行する@このように
すれば上位4ビツトについては下位4ビツトによる補整
を伴ってはいるが直接対応する電圧を目]加して照合し
、下位4ビ・トmついてはOポルトから連続的に変化す
るランプ電圧の印加に伴うディジタル信号のステップ変
化を連続的に確認出来るので下位4ビツトについては総
体比較とはならないがその作動の良否を判定することが
出来る@勿論第1比較部15a、第2比較部15bで照
合一致が得られなければエラー信号として1がORを介
して送出される。
位)発明の詳細
な説明したように本発明によればADCt−実装したま
\で高価なfl?’ffl基準電源によることなく、容
易な操作でADCの動作を確M試験する手段が得られる
ので有用である◎
\で高価なfl?’ffl基準電源によることなく、容
易な操作でADCの動作を確M試験する手段が得られる
ので有用である◎
第1図は従来および本発明の一実施例における並列形A
/D変換器(ADC)のブロック図、第2図はその変換
特性、第3図は本発明の一実施例におけるA/D変換器
(ADC)の試験方法によるブロック図および第4図は
その第1.第2比較部のブロック図を示す0 図において10は試験装置、20は被試験体の入DC,
LLは制御部、L2はディジタルア・ナログ変換器(D
AC)、L 3は試験信号発生部、14はスイッチ部、
15aは第1比較部、L5bは第2比較部および16は
カウンタでめる0 第1珂 第2酊
/D変換器(ADC)のブロック図、第2図はその変換
特性、第3図は本発明の一実施例におけるA/D変換器
(ADC)の試験方法によるブロック図および第4図は
その第1.第2比較部のブロック図を示す0 図において10は試験装置、20は被試験体の入DC,
LLは制御部、L2はディジタルア・ナログ変換器(D
AC)、L 3は試験信号発生部、14はスイッチ部、
15aは第1比較部、L5bは第2比較部および16は
カウンタでめる0 第1珂 第2酊
Claims (1)
- 【特許請求の範囲】 A/D変換器素子を他の付加回路素子と共に搭載接続し
て構成する中間あるいは完成実装単位における試験シス
テムにおいて、試験装置は該実装単位上のA/D変換器
における仕様に従って該変換器の上位mビットに対応し
補正下位ビラトラ含む基準ディジタル信号を印加して基
準アナログ電圧を発生するD/4変換手段、該変換器の
残り下位nビットに対応し0ボルトから少くともn+1
ビットに匹敵する最大tEEに連続変化するランプ電圧
信号を送出するランプ電圧発生手段、各上位mビットに
おける出力とD / A変換手段に印加する基準ディジ
タル信号を照合する第1の比較手段。 最小スケールビット信号を計数する手段および各下位n
ビットにおける出力と計数手段の出力を照合する第2の
比較手段を具備し、試l#i!装置の制御部はD /
A変換手段をして該変換器に各アナログ基準電圧を印加
せしめて変換器の下位nビットを無視しつ一第1比較手
段をして上位mビット出力を基準ディジタル信号と比較
照合せしめ、ランプ電圧発生手段をしてランプ電圧を印
加せしめその上位mビットを無視しつ\第2比較手段を
して下位nビット出力を計数手段の出力と比較照合せし
め試験を実行することを特徴とするA/D変換器の試験
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP387584A JPS60148227A (ja) | 1984-01-12 | 1984-01-12 | A/d変換器の試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP387584A JPS60148227A (ja) | 1984-01-12 | 1984-01-12 | A/d変換器の試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60148227A true JPS60148227A (ja) | 1985-08-05 |
Family
ID=11569357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP387584A Pending JPS60148227A (ja) | 1984-01-12 | 1984-01-12 | A/d変換器の試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60148227A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05291952A (ja) * | 1990-03-15 | 1993-11-05 | American Teleph & Telegr Co <Att> | A/dコンバーターのための組込み自己テスト |
KR100340057B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환기의시험방법 |
JP2011041231A (ja) * | 2009-08-18 | 2011-02-24 | Renesas Electronics Corp | 逐次比較型AD(AnalogDigital)コンバータ及びそのテスト方法 |
JP2018036253A (ja) * | 2016-08-26 | 2018-03-08 | エイブリック株式会社 | 半導体装置 |
-
1984
- 1984-01-12 JP JP387584A patent/JPS60148227A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05291952A (ja) * | 1990-03-15 | 1993-11-05 | American Teleph & Telegr Co <Att> | A/dコンバーターのための組込み自己テスト |
KR100340057B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환기의시험방법 |
JP2011041231A (ja) * | 2009-08-18 | 2011-02-24 | Renesas Electronics Corp | 逐次比較型AD(AnalogDigital)コンバータ及びそのテスト方法 |
JP2018036253A (ja) * | 2016-08-26 | 2018-03-08 | エイブリック株式会社 | 半導体装置 |
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