JPS6272226A - A/d変換器試験方式 - Google Patents
A/d変換器試験方式Info
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- JPS6272226A JPS6272226A JP21115785A JP21115785A JPS6272226A JP S6272226 A JPS6272226 A JP S6272226A JP 21115785 A JP21115785 A JP 21115785A JP 21115785 A JP21115785 A JP 21115785A JP S6272226 A JPS6272226 A JP S6272226A
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- storage device
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、A/D変換器を試験する際でのヒストグラム
処理をノ・−ドウエアで行なうことによって、試験を高
速に行なうようにしたA/D変換器試験方式に関するも
のである。
処理をノ・−ドウエアで行なうことによって、試験を高
速に行なうようにしたA/D変換器試験方式に関するも
のである。
A/D変換器の動特性試験項目の中には非直線性誤差や
欠落コード有無についての試験があるが、これを試験す
る方法としてはい変換器から出力されるディジタルデー
タのレベル毎の頻度(ヒストグラム)を求めることが行
なわれている。このようにヒストグラムは上記試験項目
を容易に判断し得る有力な手法であるが、その反面正確
な情報が得られるヒストグラムを作成するには膨大なデ
−夕が必要となっている。即ち、ヒストグラム作成処理
時間が増加し、試験のスループットの低下は免れ得ない
というわけである。したがって、量産時での試験にこの
ヒストグラムによる試験を採用する場合には、高スルー
プツト化を図るべくヒストグラム処理時間の低減化が必
要となってくる。
欠落コード有無についての試験があるが、これを試験す
る方法としてはい変換器から出力されるディジタルデー
タのレベル毎の頻度(ヒストグラム)を求めることが行
なわれている。このようにヒストグラムは上記試験項目
を容易に判断し得る有力な手法であるが、その反面正確
な情報が得られるヒストグラムを作成するには膨大なデ
−夕が必要となっている。即ち、ヒストグラム作成処理
時間が増加し、試験のスループットの低下は免れ得ない
というわけである。したがって、量産時での試験にこの
ヒストグラムによる試験を採用する場合には、高スルー
プツト化を図るべくヒストグラム処理時間の低減化が必
要となってくる。
ところで、ヒストグラムを用いてA/D変換器を試験す
る例としてはこれまでに例えば、マーチン・ネイル、ア
ート・ムト(米国ヒユーレット・・母ッカード社)によ
る論文“A−D変換器の動特性を試験する”(日経エレ
クトロニクス1982.6.7 p221〜)が知られ
ている。
る例としてはこれまでに例えば、マーチン・ネイル、ア
ート・ムト(米国ヒユーレット・・母ッカード社)によ
る論文“A−D変換器の動特性を試験する”(日経エレ
クトロニクス1982.6.7 p221〜)が知られ
ている。
第10図(a)はその論文に記載されているヒストグラ
ム作成のためのブロック構成を示したものである。これ
によると制御回路(以下CPUと称す)IKよる制御下
にアナログ信号発生器2はテスト信号6を発生するが、
テスト信号6は供試A/D変換器4にアナログ(ト)入
力信号として与えられるようになっている。しかして、
供試A/D変換器4によってそのテスト信号6はディノ
タルデータに変換され、ディノタルデータは順次制御パ
ス5を介しCPUIに格納された後、ヒストグラムソフ
トウェアによって処理されるところとなるものである。
ム作成のためのブロック構成を示したものである。これ
によると制御回路(以下CPUと称す)IKよる制御下
にアナログ信号発生器2はテスト信号6を発生するが、
テスト信号6は供試A/D変換器4にアナログ(ト)入
力信号として与えられるようになっている。しかして、
供試A/D変換器4によってそのテスト信号6はディノ
タルデータに変換され、ディノタルデータは順次制御パ
ス5を介しCPUIに格納された後、ヒストグラムソフ
トウェアによって処理されるところとなるものである。
処理結果はプロッタ3により第10図(b)K示す如く
に表示されるようになっているわけである。この場合C
PUIにおいては所定サンプル点数に達するまでの間、
同一デイノタルデータが何回現われるかをディノタルデ
ータ各々についてカウントするといった処理が行なわれ
るが、上記論文の例では10万のサンプル点数について
行なわれたものとなっている。
に表示されるようになっているわけである。この場合C
PUIにおいては所定サンプル点数に達するまでの間、
同一デイノタルデータが何回現われるかをディノタルデ
ータ各々についてカウントするといった処理が行なわれ
るが、上記論文の例では10万のサンプル点数について
行なわれたものとなっている。
しかしながら、そのようなサンプル点数についてソフト
ウェア処理を行なうとすれば、その処理に多くの時間が
要されることは容易に推測されるところである。実際に
ある処理フローに従いデスクトップコンピュータを用い
ヒストグラム処理した結果、約100秒の時間が必要と
なっている。この時間はテスト装置等に用いる制御コン
ピュータによっても大差はなく、量産時での試験を考慮
した場合スループット向上の観点よりして不具合となっ
ている。
ウェア処理を行なうとすれば、その処理に多くの時間が
要されることは容易に推測されるところである。実際に
ある処理フローに従いデスクトップコンピュータを用い
ヒストグラム処理した結果、約100秒の時間が必要と
なっている。この時間はテスト装置等に用いる制御コン
ピュータによっても大差はなく、量産時での試験を考慮
した場合スループット向上の観点よりして不具合となっ
ている。
なお、欠落コードといった欠陥は以下の理由によって生
じるものとなっている。即ち、A/D変換器が全並列型
である場合に、何れかのコン・平レータが故障していた
り、あるいはコンル−タの出力遅延時間にバラツキがあ
ったり、またはアナログ入力信号のレベルに応じたコー
ドをエンコードする際に、変換クロックレートが大にな
るとエンコーグの伝搬遅延時間の影響によって所定のエ
ンコードが不可となることによっている。また、直線性
が悪化する原因はA/D変換器が全並列型である場合に
、各コン・孕レータへのリファレンス電圧にバラツキが
あったり、あるいはコン・9レータの周波数特性によっ
ている。
じるものとなっている。即ち、A/D変換器が全並列型
である場合に、何れかのコン・平レータが故障していた
り、あるいはコンル−タの出力遅延時間にバラツキがあ
ったり、またはアナログ入力信号のレベルに応じたコー
ドをエンコードする際に、変換クロックレートが大にな
るとエンコーグの伝搬遅延時間の影響によって所定のエ
ンコードが不可となることによっている。また、直線性
が悪化する原因はA/D変換器が全並列型である場合に
、各コン・孕レータへのリファレンス電圧にバラツキが
あったり、あるいはコン・9レータの周波数特性によっ
ている。
本発明の目的は、ソフトウェア処理によることなくヒス
トグラム処理を高速に行ない得るA/D変換器試験方式
を供するにある。
トグラム処理を高速に行ない得るA/D変換器試験方式
を供するにある。
この目的のため本発明は、A/D変換器の出力をアドレ
スとして記憶手段よシそのアドレス対応の内容を読み出
しその内容をノ・−ドウエア的にインクリメントした後
、再びそのアドレスに格納するようにしたものである。
スとして記憶手段よシそのアドレス対応の内容を読み出
しその内容をノ・−ドウエア的にインクリメントした後
、再びそのアドレスに格納するようにしたものである。
以下、本発明を第1図から第9図によυ説明する0
先ず本発明に係るA/D変換器試験装置の概要について
説明する。第1図はその構成を示したものである。なお
、第1O図(a)に示す符号に同一のものはその機能が
同一あるいは類似となっている。
説明する。第1図はその構成を示したものである。なお
、第1O図(a)に示す符号に同一のものはその機能が
同一あるいは類似となっている。
これによるとA/D変換器試験装置は、基本的にはアナ
ログ信号発生器2からのテスト信号6は供試A/を変換
器(以下、ADCと称す)4によってディノタルデータ
に変換されたうえ記憶装置7に対しアドレス信号として
入力される一方、そのアドレス信号対応の内容はまた記
憶装置7より読み出され加算器8によってインクリメン
トされた後再び記憶装置7に格納されるものとなってい
る。
ログ信号発生器2からのテスト信号6は供試A/を変換
器(以下、ADCと称す)4によってディノタルデータ
に変換されたうえ記憶装置7に対しアドレス信号として
入力される一方、そのアドレス信号対応の内容はまた記
憶装置7より読み出され加算器8によってインクリメン
トされた後再び記憶装置7に格納されるものとなってい
る。
したがって、試験終了時記憶装置7にはアドレス信号、
即ち、A/D変換出力としてのディジタルデータをアド
レスとして、そのアドレスにはそのディジタルデータが
何回出力あるいは出現したかがその内容として格納され
ているものであり、CPUIは試験終了後に記憶装置7
よりそれら内容を随時読み出すことによって、容易に全
体的なヒストグラムを知れるわけである。
即ち、A/D変換出力としてのディジタルデータをアド
レスとして、そのアドレスにはそのディジタルデータが
何回出力あるいは出現したかがその内容として格納され
ているものであり、CPUIは試験終了後に記憶装置7
よりそれら内容を随時読み出すことによって、容易に全
体的なヒストグラムを知れるわけである。
さて、如何にして試験が行なわれるかについて説明すれ
ば、試験に先立っては記憶装置7内部を初期化(クリア
)する必要がある。この初期化処理においてはCPUI
K:よる制御下に先ずデータ入力セレクタ11はゼロデ
ータ発生器9を、また、アドレス入力セレクタ13はア
ドレス発生器14を選択すべくされた後、アドレス発生
器14からはクロック発生器10からのクロックに同期
してアドレスが発生されたうえ記憶装置7に与えられる
ようになっている。クロック発生器lOからのクロック
は同時に遅延回路12を介し記憶装置7に与えられるが
、これはアドレスが記憶装置7の入力端で確定するのを
待って記憶装置7に書込・ぐルス(W g /母ルス)
として与えられることによって、ぜロデータはそのアド
レスに書込されるものである。したがって、アドレス発
生器14から順次アドレスを発生しつつそのアドレスに
ぜロデータを書込すれば、記憶装置7の全アドレスの内
容をゼロ、即ち、各レベルの頻度はゼロにおかれるもの
である。
ば、試験に先立っては記憶装置7内部を初期化(クリア
)する必要がある。この初期化処理においてはCPUI
K:よる制御下に先ずデータ入力セレクタ11はゼロデ
ータ発生器9を、また、アドレス入力セレクタ13はア
ドレス発生器14を選択すべくされた後、アドレス発生
器14からはクロック発生器10からのクロックに同期
してアドレスが発生されたうえ記憶装置7に与えられる
ようになっている。クロック発生器lOからのクロック
は同時に遅延回路12を介し記憶装置7に与えられるが
、これはアドレスが記憶装置7の入力端で確定するのを
待って記憶装置7に書込・ぐルス(W g /母ルス)
として与えられることによって、ぜロデータはそのアド
レスに書込されるものである。したがって、アドレス発
生器14から順次アドレスを発生しつつそのアドレスに
ぜロデータを書込すれば、記憶装置7の全アドレスの内
容をゼロ、即ち、各レベルの頻度はゼロにおかれるもの
である。
次に頻度を計数するモート0におくべくデータ入力セレ
クタ11は加算器8を、また、アドレス入力セレクタ1
3はADC4をそれぞれ選択するようにされる。このモ
ードではADC4はクロック発生器10からのクロック
に同期してアナログ信号発生器2からのアナログ信号を
ディジタル信号に変換するが、このディジタル信号はア
ナログ信号のレベルを表わすディジタルデータとして記
憶装置7にアドレス信号として与えられる一方、記憶装
置7からはそのアドレスの内容が読み出され加算器8に
与えられるようになっている。加算器8はこの場合+1
のインクリメンタとして機能し、与えられたアドレスの
内容はインクリメントされた後、再び記憶装置7にデー
タ入力として与えられるが、ADC4へのクロックは同
時に遅延回路12で遅延され加算器8やデータ入力セレ
クタ11での伝播遅延時間経過後記憶装置7に対しW
E−4’ルスとして作用することから、頻度が+1加算
された内容が記憶装置7に書込されるわけである。この
ようにADC4からのディジタルデータをアドレスとし
てそのアドレスの内容をインクリメントしたうえ再び記
憶装置7に書込すれば、ADC4から得られるディジタ
ルデータ各々の頻度は、そのディジタルデータをアドレ
スとしてそのアドレスの内容として得られるわけである
。
クタ11は加算器8を、また、アドレス入力セレクタ1
3はADC4をそれぞれ選択するようにされる。このモ
ードではADC4はクロック発生器10からのクロック
に同期してアナログ信号発生器2からのアナログ信号を
ディジタル信号に変換するが、このディジタル信号はア
ナログ信号のレベルを表わすディジタルデータとして記
憶装置7にアドレス信号として与えられる一方、記憶装
置7からはそのアドレスの内容が読み出され加算器8に
与えられるようになっている。加算器8はこの場合+1
のインクリメンタとして機能し、与えられたアドレスの
内容はインクリメントされた後、再び記憶装置7にデー
タ入力として与えられるが、ADC4へのクロックは同
時に遅延回路12で遅延され加算器8やデータ入力セレ
クタ11での伝播遅延時間経過後記憶装置7に対しW
E−4’ルスとして作用することから、頻度が+1加算
された内容が記憶装置7に書込されるわけである。この
ようにADC4からのディジタルデータをアドレスとし
てそのアドレスの内容をインクリメントしたうえ再び記
憶装置7に書込すれば、ADC4から得られるディジタ
ルデータ各々の頻度は、そのディジタルデータをアドレ
スとしてそのアドレスの内容として得られるわけである
。
第2図は三角波のアナログ入力信号を4ピツト(16レ
ベル)のA/D変換器で32点サングルした場合に1記
憶装置におけるアドレスの内容が如何に変化するかをサ
ングル番号とともに示したものである。これにより第1
図に示す装置の動作を具体的に説明すれば、クロック発
生器10からの■番目のクロックでは、アナログ信号発
生器2からの三角波はADC4によってレベル’8”の
ディジタルデータに変換されることKなる。このディ・
ゾタルデータは記憶装置7にアドレスとして与えられる
ことによって、記憶装置7からは“8″番地の内容が加
算器8に出力されるところとなる。この場合記憶装置7
は予め初期化されているものとすれば、“8”番地の内
容は“O″でsb、これが加算器8によってインクリメ
ントされた後W E−#ルスによって“8″番地に新た
K”l’として格納されるものである。以下同様にして
■番目のクロックではディジタルレベルが19#である
ことから19”番地には11”が、■番目のクロックで
はディジタルレベルが″10″であることがら“10″
番地には1”が書込されるといった具合に頻度が計数さ
れるようKなっているものである。
ベル)のA/D変換器で32点サングルした場合に1記
憶装置におけるアドレスの内容が如何に変化するかをサ
ングル番号とともに示したものである。これにより第1
図に示す装置の動作を具体的に説明すれば、クロック発
生器10からの■番目のクロックでは、アナログ信号発
生器2からの三角波はADC4によってレベル’8”の
ディジタルデータに変換されることKなる。このディ・
ゾタルデータは記憶装置7にアドレスとして与えられる
ことによって、記憶装置7からは“8″番地の内容が加
算器8に出力されるところとなる。この場合記憶装置7
は予め初期化されているものとすれば、“8”番地の内
容は“O″でsb、これが加算器8によってインクリメ
ントされた後W E−#ルスによって“8″番地に新た
K”l’として格納されるものである。以下同様にして
■番目のクロックではディジタルレベルが19#である
ことから19”番地には11”が、■番目のクロックで
はディジタルレベルが″10″であることがら“10″
番地には1”が書込されるといった具合に頻度が計数さ
れるようKなっているものである。
第3図、第4図はそれぞれ欠落コードがある場合、直線
性が悪化している場合でのヒストグラムの例を参考まで
に示したものである。第3図においてはディジタルレベ
ルが本来″″11”であるのに誤って”12”としてA
/D変換され、また、ディジタルレベルが本来14”で
あるのに″3”としてA、/D変換されている例を示し
たものである。また、第4図においてはアナログ入力信
号(破線表示)に対するA/D変換出力(黒丸印表示)
は概略的にそれに追随しているものの、全体的に正確さ
を欠いたものとなっている。
性が悪化している場合でのヒストグラムの例を参考まで
に示したものである。第3図においてはディジタルレベ
ルが本来″″11”であるのに誤って”12”としてA
/D変換され、また、ディジタルレベルが本来14”で
あるのに″3”としてA、/D変換されている例を示し
たものである。また、第4図においてはアナログ入力信
号(破線表示)に対するA/D変換出力(黒丸印表示)
は概略的にそれに追随しているものの、全体的に正確さ
を欠いたものとなっている。
ところで、第1図に示すものにおいてはA7D変換器か
ら出力されるディジタルデータはA/D 変換器の変換
速度でヒストグラム処理されているが、ヒストグラム処
理の処理速度がA/D変換器の変換速度より遅い場合に
はリアルタイムにヒストグラム処理を行なうことは不可
能である。
ら出力されるディジタルデータはA/D 変換器の変換
速度でヒストグラム処理されているが、ヒストグラム処
理の処理速度がA/D変換器の変換速度より遅い場合に
はリアルタイムにヒストグラム処理を行なうことは不可
能である。
第5図は上記不具合を解消すべく少なくともADCと同
一速度で動作可能な記憶装置をADCと既述の記憶装置
との間に介在させ、これに一旦ADCからのディジタル
データを記憶せしめた後ヒストグラム処理が動作可能な
速度で行なわれるよう釦なっている。第1図に示すもの
に新たに追加されたものは、その記憶装置17の他には
クロック切換スイッチ15および遅延回路16である。
一速度で動作可能な記憶装置をADCと既述の記憶装置
との間に介在させ、これに一旦ADCからのディジタル
データを記憶せしめた後ヒストグラム処理が動作可能な
速度で行なわれるよう釦なっている。第1図に示すもの
に新たに追加されたものは、その記憶装置17の他には
クロック切換スイッチ15および遅延回路16である。
これによると先ずクロック切換スイッチ15はクロック
信号CLKIよりも周波散大のクロック信号CI、に2
を選択するものとなっている。これによシクロツク発生
器10からのクロック信号CLK2はADC4に与えら
れ、ADC4はアナログ信号発生器2からのアナログ信
号をクロック信号CLK2の周期でディジタルデータに
変換するわけである。一方、記憶装置17には所定順に
更新されるアドレス信号が与えられるものとなっている
。アドレス発生器14はクロック切換スイッチ15を介
し与えられるクロック信号CLK2に同期して所定に更
新されるアドレスを発生しこれを記憶装置17に与えて
いるものである。
信号CLKIよりも周波散大のクロック信号CI、に2
を選択するものとなっている。これによシクロツク発生
器10からのクロック信号CLK2はADC4に与えら
れ、ADC4はアナログ信号発生器2からのアナログ信
号をクロック信号CLK2の周期でディジタルデータに
変換するわけである。一方、記憶装置17には所定順に
更新されるアドレス信号が与えられるものとなっている
。アドレス発生器14はクロック切換スイッチ15を介
し与えられるクロック信号CLK2に同期して所定に更
新されるアドレスを発生しこれを記憶装置17に与えて
いるものである。
クロック信号CLK2はまた同時に遅延回路16に与え
られ、ADC4からのディジタルデータとアドレス発生
器14からのアドレスが確定するのを待ってW E−#
シスとして記憶装置17に与えられるが、これKよシ記
憶装置17にはADC4からのディ・ゾタルデータが所
定アドレス順に記憶されるものである。
られ、ADC4からのディジタルデータとアドレス発生
器14からのアドレスが確定するのを待ってW E−#
シスとして記憶装置17に与えられるが、これKよシ記
憶装置17にはADC4からのディ・ゾタルデータが所
定アドレス順に記憶されるものである。
所定量のディジタルデータが記憶装置17に書込された
後はクロック切換スイッチ15はクロック信号CLKI
側に切換され、記憶装置17からはそれらディジタルデ
ータが所定アドレス順に読み出されたうえ、既述の記憶
装置7にアドレス信号として与えられることによってヒ
ストグラム処理が行なわれるものである。このように記
憶装置17の介在によってADC4の変換速度に関係な
くヒストグラム処理が行なわれることになるものである
。
後はクロック切換スイッチ15はクロック信号CLKI
側に切換され、記憶装置17からはそれらディジタルデ
ータが所定アドレス順に読み出されたうえ、既述の記憶
装置7にアドレス信号として与えられることによってヒ
ストグラム処理が行なわれるものである。このように記
憶装置17の介在によってADC4の変換速度に関係な
くヒストグラム処理が行なわれることになるものである
。
第6図はA、/D変換器のA/D変換特性がアナログ入
力のスロープによって異なる場合を示したものである。
力のスロープによって異なる場合を示したものである。
図示の如< A/D変換器はその出力(白丸および黒丸
印表示)がアナログ入力信号(破線表示)の立上りのス
ロープと立下りのスロープとでそのA/′D変換特性が
異なっているが、このような場合にA//D変換器から
のディジタルデータをそのままヒストグラム処理すると
、立上9と立下りスロープの特性が相殺され恰も良好な
A/D変換特性が得られたかの如くになるというもので
ある。そこで、ADC4からのディジタルデータを記憶
装置17に一旦記憶せしめた後は、アドレス発生器14
から立上り、立下りのスロープに対応してアドレス信号
を別途発生させることで立上り、立下シスロープのヒス
トグラムを分離して求めることが可能となるものである
。
印表示)がアナログ入力信号(破線表示)の立上りのス
ロープと立下りのスロープとでそのA/′D変換特性が
異なっているが、このような場合にA//D変換器から
のディジタルデータをそのままヒストグラム処理すると
、立上9と立下りスロープの特性が相殺され恰も良好な
A/D変換特性が得られたかの如くになるというもので
ある。そこで、ADC4からのディジタルデータを記憶
装置17に一旦記憶せしめた後は、アドレス発生器14
から立上り、立下りのスロープに対応してアドレス信号
を別途発生させることで立上り、立下シスロープのヒス
トグラムを分離して求めることが可能となるものである
。
第7図はこれまでのように波形データをアナログ入力信
号波形1周期分ではなく多周期分に亘って取込する場合
を示したものである。図示のように、立上り、立下りス
ロープのディジタルデータが入り混じった状態でヒスト
グラムが作成されるが、第6図の場合と同様に一旦記憶
装置17に記憶せしめた後アドレス発生器14から抽出
したいディジタルデータのアドレスのみを発生するよう
Kすれば、立上り、立下り各々に対するヒストグラムを
分離して求めることが可能となるものである。
号波形1周期分ではなく多周期分に亘って取込する場合
を示したものである。図示のように、立上り、立下りス
ロープのディジタルデータが入り混じった状態でヒスト
グラムが作成されるが、第6図の場合と同様に一旦記憶
装置17に記憶せしめた後アドレス発生器14から抽出
したいディジタルデータのアドレスのみを発生するよう
Kすれば、立上り、立下り各々に対するヒストグラムを
分離して求めることが可能となるものである。
多周期分に亘って取込されるようにしだのは、これは、
アナログ入力信号の周波数がサンプリング周波数に近く
なっているからに他ならない。このような場合には1周
期分だけではサンプル点数が少なく、したがって、多周
期分に亘ってヒストグラム処理を行なうことによって初
めて求められたヒストグラムが意味をもつことになるも
のである。
アナログ入力信号の周波数がサンプリング周波数に近く
なっているからに他ならない。このような場合には1周
期分だけではサンプル点数が少なく、したがって、多周
期分に亘ってヒストグラム処理を行なうことによって初
めて求められたヒストグラムが意味をもつことになるも
のである。
最後に、第8図、第9図により第1図あるいは第5図に
示す構成の実施態様について説明する。
示す構成の実施態様について説明する。
第1図あるいは第5図においては加算器8はいわゆるア
ノダー(adder)を想定しているが、第8図は加算
器としてプリセット型カウンタを用いる場合を示したも
のである。クロック発生器10からのクロック信号CL
Kは遅延回路19に与えられ、記憶装置7からのデータ
出力が確定するのを待ってノリセット型カウンタ18に
ロード信号として与えられることによって記憶装置7か
らのデータはプリセット型カウンタ18にプリセットさ
れるものである。この後はクロック信号CLKが遅延回
路20で更に遅延され、+1カウントアツグノ辛ルスと
してプリセット型カウンタ18に入力されるようになっ
ているものである。これによってアノダーに代わってプ
リセット型カウンタを用いることも可能となるわけであ
る。
ノダー(adder)を想定しているが、第8図は加算
器としてプリセット型カウンタを用いる場合を示したも
のである。クロック発生器10からのクロック信号CL
Kは遅延回路19に与えられ、記憶装置7からのデータ
出力が確定するのを待ってノリセット型カウンタ18に
ロード信号として与えられることによって記憶装置7か
らのデータはプリセット型カウンタ18にプリセットさ
れるものである。この後はクロック信号CLKが遅延回
路20で更に遅延され、+1カウントアツグノ辛ルスと
してプリセット型カウンタ18に入力されるようになっ
ているものである。これによってアノダーに代わってプ
リセット型カウンタを用いることも可能となるわけであ
る。
第9図は第1図での記憶装置7がその入出力端子が別個
のものとされているのに対し、入出力兼用の端子を有し
た記憶装置21を用いる場合を示したものである。デー
タ入力セレクタ11からのデータはトライステートバッ
ファr−ト23を介し記憶装置21にデータ入力として
与えられる一方、記憶装置21からのデータはラッチ2
2を介し加算器8に入力されるようになっているもので
ある。クロック信号CLKがいわゆるHレベル状態にあ
る間トライステートバッファf−)23はその出力イン
ピーダンスがハイインピーダンス状態となり、記憶装置
21は読出しモードとなってラッチ22には記憶装置2
1からのデータが入力されるものである。一方、クロッ
ク信号CLKは遅延回路24に与えられ、ラッチ22の
入力端でデータが確定するのを待ってラッチ信号として
与えられることから、ラッチ22には入力データがラン
チされたうえ加算器8に与えられるものである。一方、
クロック信号CLKがいわゆるLレベルにある間はトラ
イステートバッファr−ト23はデータ入力セレクタ1
1からのデータを記憶装置21にデータ入力として与え
るが、この間記憶装置21は書込みモード状態にあり遅
延回路25からは記憶装置21に対し書込データが確定
するのを待ってW E−#ルスが入力されることによっ
て、データの書込が行なわれるものとなっている。この
ようにデータの入出力端子が兼用の記憶装置も使用可能
となっている。
のものとされているのに対し、入出力兼用の端子を有し
た記憶装置21を用いる場合を示したものである。デー
タ入力セレクタ11からのデータはトライステートバッ
ファr−ト23を介し記憶装置21にデータ入力として
与えられる一方、記憶装置21からのデータはラッチ2
2を介し加算器8に入力されるようになっているもので
ある。クロック信号CLKがいわゆるHレベル状態にあ
る間トライステートバッファf−)23はその出力イン
ピーダンスがハイインピーダンス状態となり、記憶装置
21は読出しモードとなってラッチ22には記憶装置2
1からのデータが入力されるものである。一方、クロッ
ク信号CLKは遅延回路24に与えられ、ラッチ22の
入力端でデータが確定するのを待ってラッチ信号として
与えられることから、ラッチ22には入力データがラン
チされたうえ加算器8に与えられるものである。一方、
クロック信号CLKがいわゆるLレベルにある間はトラ
イステートバッファr−ト23はデータ入力セレクタ1
1からのデータを記憶装置21にデータ入力として与え
るが、この間記憶装置21は書込みモード状態にあり遅
延回路25からは記憶装置21に対し書込データが確定
するのを待ってW E−#ルスが入力されることによっ
て、データの書込が行なわれるものとなっている。この
ようにデータの入出力端子が兼用の記憶装置も使用可能
となっている。
以上のように本発明は実施され得るが、これまでに述べ
たA/D変換器試験装置を現在市販されている加算器や
メモリ等を用いて構成した場合、1回の頻度計数に要さ
れる時間は概算でも1μ3以下であり、したがって、1
θ万点のサンプルをヒストグラム処理したとしても0.
1秒程度で処理し得ることKなる。
たA/D変換器試験装置を現在市販されている加算器や
メモリ等を用いて構成した場合、1回の頻度計数に要さ
れる時間は概算でも1μ3以下であり、したがって、1
θ万点のサンプルをヒストグラム処理したとしても0.
1秒程度で処理し得ることKなる。
以上説明したように本発明による場合は、A/D変換器
から得られる大量のディジタルデータのヒストグラム処
理が高速で行ない得ることから、A/D変換器の欠落コ
ード有無や非直線性試験等の量産時での試験のスループ
ット向上が図れるという効果がある。
から得られる大量のディジタルデータのヒストグラム処
理が高速で行ない得ることから、A/D変換器の欠落コ
ード有無や非直線性試験等の量産時での試験のスループ
ット向上が図れるという効果がある。
第1図は、本発明に係るA/D変換器試験装置の概要構
成を示す図、第2図は、アナログ入力信号波形に対し記
憶装置におけるアドレスの内容が如何に変化するかを示
す図、第3図、第4図・ば、それぞれ欠落コードがある
場合、直線性が悪化している場合でのヒストグラムの例
を示す図、第5図は、本発明の実施態様に係るA/D変
換器試験装置の概要構成を示す図、第6図、第7図は、
それぞれその装置の一例での使用方法を説明するための
図、第8図、第9図は、第1図あるいは第5図に示す構
成の実施態様に係る一部回路構成を示す図、第1θ図(
a)、 (b)は、これまでのヒストグラム作成のだめ
のブロック構成とそれによって表示されるヒストグラム
の例を示す図である。 l・・・制御回路、2・・・アナログ信号発生器、4・
・供試A/D変換器、7,17・・・記憶装置、8・・
加算器、10・・・クロック発生器、12.16・・・
遅延回路、13・・アドレス入力セレクタ、14・・・
アドレス発生器、15・・クロック切換スイッチ。 代理人 弁理士 秋 本 正 実 ’f) IOC しへル
成を示す図、第2図は、アナログ入力信号波形に対し記
憶装置におけるアドレスの内容が如何に変化するかを示
す図、第3図、第4図・ば、それぞれ欠落コードがある
場合、直線性が悪化している場合でのヒストグラムの例
を示す図、第5図は、本発明の実施態様に係るA/D変
換器試験装置の概要構成を示す図、第6図、第7図は、
それぞれその装置の一例での使用方法を説明するための
図、第8図、第9図は、第1図あるいは第5図に示す構
成の実施態様に係る一部回路構成を示す図、第1θ図(
a)、 (b)は、これまでのヒストグラム作成のだめ
のブロック構成とそれによって表示されるヒストグラム
の例を示す図である。 l・・・制御回路、2・・・アナログ信号発生器、4・
・供試A/D変換器、7,17・・・記憶装置、8・・
加算器、10・・・クロック発生器、12.16・・・
遅延回路、13・・アドレス入力セレクタ、14・・・
アドレス発生器、15・・クロック切換スイッチ。 代理人 弁理士 秋 本 正 実 ’f) IOC しへル
Claims (1)
- 【特許請求の範囲】 1、アナログ入力信号を所定周期にてディジタル変換す
る被試験A/D変換器からディジタルデータが得られる
度に該データをアドレスとして記憶手段をアクセスし、
該アクセスによって該記憶手段より読み出される内容は
インクリメントされた後、再び記憶手段における同一ア
ドレスにヒストグラムとして格納されることを特徴とす
るA/D変換器試験方式。 2、被試験A/D変換器からのディジタルデータは一旦
高速動作可な記憶手段に外部からのアドレスにもとづき
所定アドレス順に記憶せしめられた後、随時外部からの
アドレスにもとづき記憶手段にアドレスとして読み出さ
れる特許請求の範囲第1項記載のA/D変換器試験方式
。 3、記憶手段は外部からのアドレスにもとづき読出アク
セス可とされる特許請求の範囲第1項または第2項記載
のA/D変換器試験方式。 4、高速動作可な記憶手段よりディジタルデータを読み
出すための外部からのアドレスは任意とされる特許請求
の範囲第2項記載のA/D変換器試験方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21115785A JPS6272226A (ja) | 1985-09-26 | 1985-09-26 | A/d変換器試験方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21115785A JPS6272226A (ja) | 1985-09-26 | 1985-09-26 | A/d変換器試験方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6272226A true JPS6272226A (ja) | 1987-04-02 |
Family
ID=16601333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21115785A Pending JPS6272226A (ja) | 1985-09-26 | 1985-09-26 | A/d変換器試験方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6272226A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0336715A2 (en) * | 1988-04-05 | 1989-10-11 | Harris Corporation | Analog-to-digital converter arrangement |
JPH05291952A (ja) * | 1990-03-15 | 1993-11-05 | American Teleph & Telegr Co <Att> | A/dコンバーターのための組込み自己テスト |
JPH09135168A (ja) * | 1995-10-13 | 1997-05-20 | Lg Semicon Co Ltd | A/d変換器の変換特性テスト回路とその方法 |
JP2009133832A (ja) * | 2007-10-22 | 2009-06-18 | Advantest Corp | 複数のインクリメントを行うリード・モディファイ・ライトサイクルでのヒストグラム生成 |
JP2009145325A (ja) * | 2007-10-22 | 2009-07-02 | Advantest Corp | 混合ビニングメモリによるヒストグラムの生成 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59223018A (ja) * | 1983-05-31 | 1984-12-14 | Sharp Corp | A−dコンバ−タの評価方法 |
JPS60181875A (ja) * | 1984-02-28 | 1985-09-17 | Fujitsu Ltd | 濃度ヒストグラム表示回路 |
-
1985
- 1985-09-26 JP JP21115785A patent/JPS6272226A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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