JPS6272226A - Ａ／ｄ変換器試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、Ａ／Ｄ変換器を試験する際でのヒストグラム
処理をノ・−ドウエアで行なうことによって、試験を高
速に行なうようにしたＡ／Ｄ変換器試験方式に関するも
のである。

〔発明の背景〕

Ａ／Ｄ変換器の動特性試験項目の中には非直線性誤差や
欠落コード有無についての試験があるが、これを試験す
る方法としてはい変換器から出力されるディジタルデー
タのレベル毎の頻度（ヒストグラム）を求めることが行
なわれている。このようにヒストグラムは上記試験項目
を容易に判断し得る有力な手法であるが、その反面正確
な情報が得られるヒストグラムを作成するには膨大なデ
−夕が必要となっている。即ち、ヒストグラム作成処理
時間が増加し、試験のスループットの低下は免れ得ない
というわけである。したがって、量産時での試験にこの
ヒストグラムによる試験を採用する場合には、高スルー
プツト化を図るべくヒストグラム処理時間の低減化が必
要となってくる。

ところで、ヒストグラムを用いてＡ／Ｄ変換器を試験す
る例としてはこれまでに例えば、マーチン・ネイル、ア
ート・ムト（米国ヒユーレット・・母ッカード社）によ
る論文“Ａ−Ｄ変換器の動特性を試験する”（日経エレ
クトロニクス１９８２．６．７　ｐ２２１〜）が知られ
ている。

第１０図（ａ）はその論文に記載されているヒストグラ
ム作成のためのブロック構成を示したものである。これ
によると制御回路（以下ＣＰＵと称す）ＩＫよる制御下
にアナログ信号発生器２はテスト信号６を発生するが、
テスト信号６は供試Ａ／Ｄ変換器４にアナログ（ト）入
力信号として与えられるようになっている。しかして、
供試Ａ／Ｄ変換器４によってそのテスト信号６はディノ
タルデータに変換され、ディノタルデータは順次制御パ
ス５を介しＣＰＵＩに格納された後、ヒストグラムソフ
トウェアによって処理されるところとなるものである。

処理結果はプロッタ３により第１０図（ｂ）Ｋ示す如く
に表示されるようになっているわけである。この場合Ｃ
ＰＵＩにおいては所定サンプル点数に達するまでの間、
同一デイノタルデータが何回現われるかをディノタルデ
ータ各々についてカウントするといった処理が行なわれ
るが、上記論文の例では１０万のサンプル点数について
行なわれたものとなっている。

しかしながら、そのようなサンプル点数についてソフト
ウェア処理を行なうとすれば、その処理に多くの時間が
要されることは容易に推測されるところである。実際に
ある処理フローに従いデスクトップコンピュータを用い
ヒストグラム処理した結果、約１００秒の時間が必要と
なっている。この時間はテスト装置等に用いる制御コン
ピュータによっても大差はなく、量産時での試験を考慮
した場合スループット向上の観点よりして不具合となっ
ている。

なお、欠落コードといった欠陥は以下の理由によって生
じるものとなっている。即ち、Ａ／Ｄ変換器が全並列型
である場合に、何れかのコン・平レータが故障していた
り、あるいはコンル−タの出力遅延時間にバラツキがあ
ったり、またはアナログ入力信号のレベルに応じたコー
ドをエンコードする際に、変換クロックレートが大にな
るとエンコーグの伝搬遅延時間の影響によって所定のエ
ンコードが不可となることによっている。また、直線性
が悪化する原因はＡ／Ｄ変換器が全並列型である場合に
、各コン・孕レータへのリファレンス電圧にバラツキが
あったり、あるいはコン・９レータの周波数特性によっ
ている。

〔発明の目的〕

本発明の目的は、ソフトウェア処理によることなくヒス
トグラム処理を高速に行ない得るＡ／Ｄ変換器試験方式
を供するにある。

〔発明の概要〕

この目的のため本発明は、Ａ／Ｄ変換器の出力をアドレ
スとして記憶手段よシそのアドレス対応の内容を読み出
しその内容をノ・−ドウエア的にインクリメントした後
、再びそのアドレスに格納するようにしたものである。

〔発明の実施例〕

以下、本発明を第１図から第９図によυ説明する０ 先ず本発明に係るＡ／Ｄ変換器試験装置の概要について
説明する。第１図はその構成を示したものである。なお
、第１Ｏ図（ａ）に示す符号に同一のものはその機能が
同一あるいは類似となっている。

これによるとＡ／Ｄ変換器試験装置は、基本的にはアナ
ログ信号発生器２からのテスト信号６は供試Ａ／を変換
器（以下、ＡＤＣと称す）４によってディノタルデータ
に変換されたうえ記憶装置７に対しアドレス信号として
入力される一方、そのアドレス信号対応の内容はまた記
憶装置７より読み出され加算器８によってインクリメン
トされた後再び記憶装置７に格納されるものとなってい
る。

したがって、試験終了時記憶装置７にはアドレス信号、
即ち、Ａ／Ｄ変換出力としてのディジタルデータをアド
レスとして、そのアドレスにはそのディジタルデータが
何回出力あるいは出現したかがその内容として格納され
ているものであり、ＣＰＵＩは試験終了後に記憶装置７
よりそれら内容を随時読み出すことによって、容易に全
体的なヒストグラムを知れるわけである。

さて、如何にして試験が行なわれるかについて説明すれ
ば、試験に先立っては記憶装置７内部を初期化（クリア
）する必要がある。この初期化処理においてはＣＰＵＩ
Ｋ：よる制御下に先ずデータ入力セレクタ１１はゼロデ
ータ発生器９を、また、アドレス入力セレクタ１３はア
ドレス発生器１４を選択すべくされた後、アドレス発生
器１４からはクロック発生器１０からのクロックに同期
してアドレスが発生されたうえ記憶装置７に与えられる
ようになっている。クロック発生器ｌＯからのクロック
は同時に遅延回路１２を介し記憶装置７に与えられるが
、これはアドレスが記憶装置７の入力端で確定するのを
待って記憶装置７に書込・ぐルス（Ｗ　ｇ　／母ルス）
として与えられることによって、ぜロデータはそのアド
レスに書込されるものである。したがって、アドレス発
生器１４から順次アドレスを発生しつつそのアドレスに
ぜロデータを書込すれば、記憶装置７の全アドレスの内
容をゼロ、即ち、各レベルの頻度はゼロにおかれるもの
である。

次に頻度を計数するモート０におくべくデータ入力セレ
クタ１１は加算器８を、また、アドレス入力セレクタ１
３はＡＤＣ４をそれぞれ選択するようにされる。このモ
ードではＡＤＣ４はクロック発生器１０からのクロック
に同期してアナログ信号発生器２からのアナログ信号を
ディジタル信号に変換するが、このディジタル信号はア
ナログ信号のレベルを表わすディジタルデータとして記
憶装置７にアドレス信号として与えられる一方、記憶装
置７からはそのアドレスの内容が読み出され加算器８に
与えられるようになっている。加算器８はこの場合＋１
のインクリメンタとして機能し、与えられたアドレスの
内容はインクリメントされた後、再び記憶装置７にデー
タ入力として与えられるが、ＡＤＣ４へのクロックは同
時に遅延回路１２で遅延され加算器８やデータ入力セレ
クタ１１での伝播遅延時間経過後記憶装置７に対しＷ　
Ｅ−４’ルスとして作用することから、頻度が＋１加算
された内容が記憶装置７に書込されるわけである。この
ようにＡＤＣ４からのディジタルデータをアドレスとし
てそのアドレスの内容をインクリメントしたうえ再び記
憶装置７に書込すれば、ＡＤＣ４から得られるディジタ
ルデータ各々の頻度は、そのディジタルデータをアドレ
スとしてそのアドレスの内容として得られるわけである
。

第２図は三角波のアナログ入力信号を４ピツト（１６レ
ベル）のＡ／Ｄ変換器で３２点サングルした場合に１記
憶装置におけるアドレスの内容が如何に変化するかをサ
ングル番号とともに示したものである。これにより第１
図に示す装置の動作を具体的に説明すれば、クロック発
生器１０からの■番目のクロックでは、アナログ信号発
生器２からの三角波はＡＤＣ４によってレベル’８”の
ディジタルデータに変換されることＫなる。このディ・
ゾタルデータは記憶装置７にアドレスとして与えられる
ことによって、記憶装置７からは“８″番地の内容が加
算器８に出力されるところとなる。この場合記憶装置７
は予め初期化されているものとすれば、“８”番地の内
容は“Ｏ″でｓｂ、これが加算器８によってインクリメ
ントされた後Ｗ　Ｅ−＃ルスによって“８″番地に新た
Ｋ”ｌ’として格納されるものである。以下同様にして
■番目のクロックではディジタルレベルが１９＃である
ことから１９”番地には１１”が、■番目のクロックで
はディジタルレベルが″１０″であることがら“１０″
番地には１”が書込されるといった具合に頻度が計数さ
れるようＫなっているものである。

第３図、第４図はそれぞれ欠落コードがある場合、直線
性が悪化している場合でのヒストグラムの例を参考まで
に示したものである。第３図においてはディジタルレベ
ルが本来″″１１”であるのに誤って”１２”としてＡ
／Ｄ変換され、また、ディジタルレベルが本来１４”で
あるのに″３”としてＡ、／Ｄ変換されている例を示し
たものである。また、第４図においてはアナログ入力信
号（破線表示）に対するＡ／Ｄ変換出力（黒丸印表示）
は概略的にそれに追随しているものの、全体的に正確さ
を欠いたものとなっている。

ところで、第１図に示すものにおいてはＡ７Ｄ変換器か
ら出力されるディジタルデータはＡ／Ｄ　変換器の変換
速度でヒストグラム処理されているが、ヒストグラム処
理の処理速度がＡ／Ｄ変換器の変換速度より遅い場合に
はリアルタイムにヒストグラム処理を行なうことは不可
能である。

第５図は上記不具合を解消すべく少なくともＡＤＣと同
一速度で動作可能な記憶装置をＡＤＣと既述の記憶装置
との間に介在させ、これに一旦ＡＤＣからのディジタル
データを記憶せしめた後ヒストグラム処理が動作可能な
速度で行なわれるよう釦なっている。第１図に示すもの
に新たに追加されたものは、その記憶装置１７の他には
クロック切換スイッチ１５および遅延回路１６である。

これによると先ずクロック切換スイッチ１５はクロック
信号ＣＬＫＩよりも周波散大のクロック信号ＣＩ、に２
を選択するものとなっている。これによシクロツク発生
器１０からのクロック信号ＣＬＫ２はＡＤＣ４に与えら
れ、ＡＤＣ４はアナログ信号発生器２からのアナログ信
号をクロック信号ＣＬＫ２の周期でディジタルデータに
変換するわけである。一方、記憶装置１７には所定順に
更新されるアドレス信号が与えられるものとなっている
。アドレス発生器１４はクロック切換スイッチ１５を介
し与えられるクロック信号ＣＬＫ２に同期して所定に更
新されるアドレスを発生しこれを記憶装置１７に与えて
いるものである。

クロック信号ＣＬＫ２はまた同時に遅延回路１６に与え
られ、ＡＤＣ４からのディジタルデータとアドレス発生
器１４からのアドレスが確定するのを待ってＷ　Ｅ−＃
シスとして記憶装置１７に与えられるが、これＫよシ記
憶装置１７にはＡＤＣ４からのディ・ゾタルデータが所
定アドレス順に記憶されるものである。

所定量のディジタルデータが記憶装置１７に書込された
後はクロック切換スイッチ１５はクロック信号ＣＬＫＩ
側に切換され、記憶装置１７からはそれらディジタルデ
ータが所定アドレス順に読み出されたうえ、既述の記憶
装置７にアドレス信号として与えられることによってヒ
ストグラム処理が行なわれるものである。このように記
憶装置１７の介在によってＡＤＣ４の変換速度に関係な
くヒストグラム処理が行なわれることになるものである
。

第６図はＡ、／Ｄ変換器のＡ／Ｄ変換特性がアナログ入
力のスロープによって異なる場合を示したものである。

図示の如＜　Ａ／Ｄ変換器はその出力（白丸および黒丸
印表示）がアナログ入力信号（破線表示）の立上りのス
ロープと立下りのスロープとでそのＡ／′Ｄ変換特性が
異なっているが、このような場合にＡ／／Ｄ変換器から
のディジタルデータをそのままヒストグラム処理すると
、立上９と立下りスロープの特性が相殺され恰も良好な
Ａ／Ｄ変換特性が得られたかの如くになるというもので
ある。そこで、ＡＤＣ４からのディジタルデータを記憶
装置１７に一旦記憶せしめた後は、アドレス発生器１４
から立上り、立下りのスロープに対応してアドレス信号
を別途発生させることで立上り、立下シスロープのヒス
トグラムを分離して求めることが可能となるものである
。

第７図はこれまでのように波形データをアナログ入力信
号波形１周期分ではなく多周期分に亘って取込する場合
を示したものである。図示のように、立上り、立下りス
ロープのディジタルデータが入り混じった状態でヒスト
グラムが作成されるが、第６図の場合と同様に一旦記憶
装置１７に記憶せしめた後アドレス発生器１４から抽出
したいディジタルデータのアドレスのみを発生するよう
Ｋすれば、立上り、立下り各々に対するヒストグラムを
分離して求めることが可能となるものである。

多周期分に亘って取込されるようにしだのは、これは、
アナログ入力信号の周波数がサンプリング周波数に近く
なっているからに他ならない。このような場合には１周
期分だけではサンプル点数が少なく、したがって、多周
期分に亘ってヒストグラム処理を行なうことによって初
めて求められたヒストグラムが意味をもつことになるも
のである。

最後に、第８図、第９図により第１図あるいは第５図に
示す構成の実施態様について説明する。

第１図あるいは第５図においては加算器８はいわゆるア
ノダー（ａｄｄｅｒ）を想定しているが、第８図は加算
器としてプリセット型カウンタを用いる場合を示したも
のである。クロック発生器１０からのクロック信号ＣＬ
Ｋは遅延回路１９に与えられ、記憶装置７からのデータ
出力が確定するのを待ってノリセット型カウンタ１８に
ロード信号として与えられることによって記憶装置７か
らのデータはプリセット型カウンタ１８にプリセットさ
れるものである。この後はクロック信号ＣＬＫが遅延回
路２０で更に遅延され、＋１カウントアツグノ辛ルスと
してプリセット型カウンタ１８に入力されるようになっ
ているものである。これによってアノダーに代わってプ
リセット型カウンタを用いることも可能となるわけであ
る。

第９図は第１図での記憶装置７がその入出力端子が別個
のものとされているのに対し、入出力兼用の端子を有し
た記憶装置２１を用いる場合を示したものである。デー
タ入力セレクタ１１からのデータはトライステートバッ
ファｒ−ト２３を介し記憶装置２１にデータ入力として
与えられる一方、記憶装置２１からのデータはラッチ２
２を介し加算器８に入力されるようになっているもので
ある。クロック信号ＣＬＫがいわゆるＨレベル状態にあ
る間トライステートバッファｆ−）２３はその出力イン
ピーダンスがハイインピーダンス状態となり、記憶装置
２１は読出しモードとなってラッチ２２には記憶装置２
１からのデータが入力されるものである。一方、クロッ
ク信号ＣＬＫは遅延回路２４に与えられ、ラッチ２２の
入力端でデータが確定するのを待ってラッチ信号として
与えられることから、ラッチ２２には入力データがラン
チされたうえ加算器８に与えられるものである。一方、
クロック信号ＣＬＫがいわゆるＬレベルにある間はトラ
イステートバッファｒ−ト２３はデータ入力セレクタ１
１からのデータを記憶装置２１にデータ入力として与え
るが、この間記憶装置２１は書込みモード状態にあり遅
延回路２５からは記憶装置２１に対し書込データが確定
するのを待ってＷ　Ｅ−＃ルスが入力されることによっ
て、データの書込が行なわれるものとなっている。この
ようにデータの入出力端子が兼用の記憶装置も使用可能
となっている。

以上のように本発明は実施され得るが、これまでに述べ
たＡ／Ｄ変換器試験装置を現在市販されている加算器や
メモリ等を用いて構成した場合、１回の頻度計数に要さ
れる時間は概算でも１μ３以下であり、したがって、１
θ万点のサンプルをヒストグラム処理したとしても０．
１秒程度で処理し得ることＫなる。

〔発明の効果〕

以上説明したように本発明による場合は、Ａ／Ｄ変換器
から得られる大量のディジタルデータのヒストグラム処
理が高速で行ない得ることから、Ａ／Ｄ変換器の欠落コ
ード有無や非直線性試験等の量産時での試験のスループ
ット向上が図れるという効果がある。

【図面の簡単な説明】

第１図は、本発明に係るＡ／Ｄ変換器試験装置の概要構
成を示す図、第２図は、アナログ入力信号波形に対し記
憶装置におけるアドレスの内容が如何に変化するかを示
す図、第３図、第４図・ば、それぞれ欠落コードがある
場合、直線性が悪化している場合でのヒストグラムの例
を示す図、第５図は、本発明の実施態様に係るＡ／Ｄ変
換器試験装置の概要構成を示す図、第６図、第７図は、
それぞれその装置の一例での使用方法を説明するための
図、第８図、第９図は、第１図あるいは第５図に示す構
成の実施態様に係る一部回路構成を示す図、第１θ図（
ａ）、　（ｂ）は、これまでのヒストグラム作成のだめ
のブロック構成とそれによって表示されるヒストグラム
の例を示す図である。 ｌ・・・制御回路、２・・・アナログ信号発生器、４・
・供試Ａ／Ｄ変換器、７，１７・・・記憶装置、８・・
加算器、１０・・・クロック発生器、１２．１６・・・
遅延回路、１３・・アドレス入力セレクタ、１４・・・
アドレス発生器、１５・・クロック切換スイッチ。 代理人　弁理士　秋　本　正　実 ’ｆ）　ＩＯＣ しへル

Claims (1)

1. 【特許請求の範囲】 １、アナログ入力信号を所定周期にてディジタル変換す
   る被試験Ａ／Ｄ変換器からディジタルデータが得られる
   度に該データをアドレスとして記憶手段をアクセスし、
   該アクセスによって該記憶手段より読み出される内容は
   インクリメントされた後、再び記憶手段における同一ア
   ドレスにヒストグラムとして格納されることを特徴とす
   るＡ／Ｄ変換器試験方式。 ２、被試験Ａ／Ｄ変換器からのディジタルデータは一旦
   高速動作可な記憶手段に外部からのアドレスにもとづき
   所定アドレス順に記憶せしめられた後、随時外部からの
   アドレスにもとづき記憶手段にアドレスとして読み出さ
   れる特許請求の範囲第１項記載のＡ／Ｄ変換器試験方式
   。 ３、記憶手段は外部からのアドレスにもとづき読出アク
   セス可とされる特許請求の範囲第１項または第２項記載
   のＡ／Ｄ変換器試験方式。 ４、高速動作可な記憶手段よりディジタルデータを読み
   出すための外部からのアドレスは任意とされる特許請求
   の範囲第２項記載のＡ／Ｄ変換器試験方式。