DE3686989T2

DE3686989T2 - Verminderung des rauschens waehrend des pruefens von integrierten schaltungschips.

Info

Publication number: DE3686989T2
Application number: DE8686110981T
Authority: DE
Inventors: Evan E Davidson; David A Kiesling
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-09-03
Filing date: 1986-08-08
Publication date: 1993-04-22
Anticipated expiration: 2006-08-09
Also published as: DE3686989D1; EP0213453B1; JPS6291873A; US4644265A; EP0213453A3; JPH0762695B2; EP0213453A2

Description

Hintergrund der Erfindung

Verwandte Europäische Patentanmeldung

EP-A-132 522, veröffentlicht am 13. Februar 1985, betitelt "Oscillation Prevention During Testing of Integrated Circuit Logic Chips".

Technisches Gebiet

Die Erfindung bezieht sich auf das Prüfen von Chips mit integrierten logischen Schaltungen und insbesondere auf das Verhindern von übermäßigen Störspannungen (Delta I) während des Prüfens.
Beim Anlegen von Mustern zur Funktionsprüfung an Bausteine mit höchstintegrierten Schaltungen werden Störspannungen erzeugt, entweder auf den Stromversorgungsleitungen oder den E/A (Eingangs/Ausgangs) - Leitungen, so daß der interne logische Zustand des Bausteines unvorhersagbar wird und die Prüfmessung fehlschlägt. Elektrische Störspannungen von beträchtlicher Größe werden in zwei Arten durch das Schalten von Treibern für das Chip verlassende Signale erzeugt, wie das genauer unten beschrieben wird.
Wenn viele Treiber für das Chip verlassende Signale gleichzeitig schalten, tritt eine große Änderung in den Versorgungsströmen (delta I) auf.
Dieser delta I-Stromweg verläuft von der Ausgangsleitung des Treibers durch den Treiber, durch die nichtüberbrückte Induktivität und den Widerstand des Verteilungsnetzwerkes der Stromversorgung, durch den Überbrückungskondensator und zurück zur Masse des Prüfgerätes. Die Spannung, die an der unüberbrückten Induktivität und dem Widerstand erzeugt wird, wird wie folgt ausgedrückt, V = LdI/dt + RdI, worin V die erzeugte Spannung, L die nichtüberbrückte Induktivität, R der Widerstand, dI das delta I und dI/dt die Änderungsgeschwindigkeit des Stromes I bezüglich der Zeit ist. dI und dI/dt beziehen sich direkt auf den Treibertyp und die Ander gleichzeitig schaltenden Treiber, was auch für die Größe der Störspannung gilt.
Strom- und Spannungssignale, die sich ändern, wenn der Treiber seinen Zustand ändert, werden auch über die Gegeninduktivität und Gegenkapazität in nahegelegene E/A-Pfade eingekoppelt. Die Kopplung aufgrund der Gegeninduktivität und Gegenkapazität kann zu falschem Schalten und Prüffehlern beitragen oder allein zur Folge haben. Die Spannung und der Strom aufgrund der Kopplung werden ausgedrückt durch die Gleichungen V = MdI/dt und I CdV/dt, worin M die Gegeninduktivität ist, C die Gegenkapazität zwischen den Pfaden und dV/dt die Änderungsgeschwindigkeit der Spannung hinsichtlich der Zeit ist. Wieder hängt die Größe der Störspannung direkt vom Treibertyp (Geschwindigkeit) und der Anzahl der Treiber ab, die die Störspannung in einen nahegelegenen E/A- Pfad einkoppeln.
Andere Lösungen dieses Problems können versucht werden:
A) Modifiziere das Prüfgerät. Dies ist gemacht worden. Jedoch erscheinen noch komplizierte elektrische Störspannungen.
Der Produktentwicklungszyklus ist schnell und überrundet die Fähigkeit des Prüfgerätes zur Kompensation.
B) Lade die Ausgangsleitungen vor. Diese Technik erlaubt es, so viele Treiber, wie das Muster erfordert, zu schalten, aber gestattet es ihnen nicht zu schalten, bevor das Prüfgerät alle Ausgangsleitungen zu ihrem erwarteten Zustand vorlädt, bevor das Schalten erfolgt. Nach dem Schalten muß jeder Ausgangsabschluß durch das Prüfgerät auf seinen richtigen Wert gebracht werden, bevor die Ausgangssignale gemessen werden können. Dieses Verfahren ist nützlich, hat aber drei Hauptnachteile:
1) Die Prüfzeit wächst beträchtlich; 2) Die Leistung des Chip-Designers und der Gesamtflächenbedarf sind hoch;
3) Die erwarteten Ausgangszustände müssen zur Zeit der Aktivierung jedes Prüfmusters bekannt sein. Dies widerspricht der Selbstprüfphilosophie, die die Ausgangszustände für jedes Muster protokolliert und mit erwarteten Zuständen vergleicht, lange nachdem die Aktivierung des Musters beendet ist.
C) Prüfmustersteuerung der Anzahl von Ausgängen, die schalten. Dabei wird angenommen, daß die Teilenummer (das heißt der zu prüfende Baustein) es erlaubt, daß er auf eine bestimmte Anzahl von schaltenden Treibern begrenzt wird und doch in der Lage ist, einen Prüfumfang von mehr als 99,5% zu erreichen. Das größere Problem besteht jedoch darin, daß der Simulator Muster in genau der gleichen Weise anlegen muß wie das Prüfgerät sie verwendet. Die meisten Prüfgeräte legen alle Eingangsänderungen nach einander an, was übermäßige Simulationszeit für die Softwaresteuerung des Treiberschaltens verursachen würde.
D) Die Verwendung eines auf dem Chip befindlichen (oder in dem Baustein enthaltenen) Netzwerkes für die Reihenfolge der Treiber, das einen verbesserten Entwurf aufweist gemäß der Erfindung des Anmelders, die später vollständig offenbart wird.
Es wird Bezug genommen auf das US Patent Nr. 4 441 075, betitelt "Elektric Chip-In-Place Test (ECIPT) Structure and Method", erteilt am 3. April 1984 an P. Goel et al, und auf "Driver Sequencing Circuit" von D.C. Banker, F.A. Montegari und J.P. Norsworthy, IBM Technical Disclosure Bulletin, Vol. 26, No. 7B, Dezember 1983, Seiten 3621-2.

Stand der Technik

Unter den aus dem Stand der Technik bekannten Verfahren zum Verringern des Auftretens von delta I-Störspannungen während des Prüfens von Chips mit integrierten logischen Schaltungen befindet sich die Europäische Patentanmeldung EP-A-0 140 206 (IBM), die den Oberbegriff des Anspruchs 1 bildet und den nächsten Stand der Technik für den Anspruch 6 darstellt. Nach diesem Dokument sind ein Sperr-Empfänger und ein Treibernetzwerk für das Chip verlassende Signale dem Logikchip hinzugefügt. Die in diesem Dokument beschriebene Prüffolge besteht aus den folgenden Schritten: I) Anlegen eines Sperrsignals an den Sperr-Empfänger, II) Anlegen eines Prüfmusters auf die Empfänger auf dem Chip, III) Stabiliesierenlassen des Netzwerks mit logischen Schaltungen, IV) Entfernen des Sperrsignals, um es den Treibern für das Chip verlassende Signale zu ermöglichen, zu schalten und V) Vergleichen der Ausgangssignale der Treiber für das Chip verlassende Signale mit deren erwarteten Werten. Diese Folge wird wiederholt, bis alle Prüfmuster benutzt wurden. Das Verfahren hindert die Treiber für das Chip verlassende Signale am Schalten während des parametrischen Prüfens und damit das Auftreten von delta I-Störspannungen, welche die Ergebnisse der Prüfung beeinflussen würden. Es hat jedoch den Nachteil, daß alle Treiber zur gleichen Zeit gesperrt sind, und es ist nicht möglich, nur einige wenige Treiber zu sperren, während andere ihren logischen Wert ändern können. Es leidet außerdem an dem weiteren Nachteil, daß das Netzwerk zum Sperren der Treiber für das Chip verlassende Signale selbst delta I-Probleme verursachen kann aufgrund der großen Anzahl der Treiber, die ihren Zustand zur gleichen Zeit ändern können. Es sei bemerkt, daß das Wort "Reihenfolge", das in dem Dokument nach dem Stand der Technik benutzt wird, eine unterschiedliche Bedeutung besitzt gegenüber dem "aufeinanderfolgenden Prüfen", das in der Beschreibung der vorliegenden Erfindung weiter unten benutzt wird.
Der erwähnte Artikel von BANKER et al, "Driver-Sequencing Circuit" in dem IBM Technical Disclosure Bulletin, Vol. 26, No. 7B, Dezember 1983, Seiten 3621-3622 offenbart eine Treiber-Folgeschaltung (TFS), die die Störspannung, die von all den gleichzeitig schaltenden Treibern verursacht wird, in starken Maße verringert. In dieser Veröffentlichung ist eine Schaltung beschrieben, deren Ausgang eine weitere Schaltung aus löst; daher können die Folgeschaltungen für die Treiber hintereinander geschaltet werden, um nacheinander die einzelnen Gruppen von Treibern für das Chip verlassende Signale einzuschalten. Die Verzögerungszeit zwischen einer Gruppe von Treibern, die einschaltet, und der nächsten Gruppe von Treibern, die eingeschaltet wird, wird festgelegt durch die Größe eines der Transistoren und beträgt typischerweise 100ns. Ihr Wert kann nicht durch das Prüfgerät verändert werden, um den unterschiedlichen Eigenschaften des zu prüfenden logischen Bausteines Rechnung zu tragen.
Eine Reihe weiterer Prüfverfahren, Prüfgeräte und Prüfschaltungen zum Prüfen von Bausteinen mit integrierten Schaltungen sind aus dem Stand der Technik bekannt. Es ist mit Bezug auf die vorliegende Erfindung zu bemerken, daß auf den folgenden Stand der Technik nicht als dem einzigen, dem besten oder dem am nächsten kommenden Stand der Technik verwiesen wird.

Stand der Technik im Umfeld

US Patente

3 599 161, betitelt "Computer Controlled Test System And Method", erteilt am 10. August 1971 an A.M. Stoughton et al. 3 694 632, betitelt "Automatic Test Equipment Utilizing A Matrix of Digital Differential Analyzer Integrators To Generate Interrogation Signals", erteilt am 26. September 1972 an D.J. Bloomer.
3 784 910, betitelt "Sequential Addressing Network Testing System", erteilt am 8. Januar 1984 an T.P. Sylvan.
3 848 188, betitelt "Multilayer Control System For A Multi- Array Test Probe Assembly", erteilt am 12. November 1974 an F.J. Ardezzone et al.
3 873 818, betitelt "Electronic Tester For Testing Devices Having A High Circuit Density", erteilt am 25. März 1975 an J.D. Barnard.
3 924 144, betitelt "Method For Testing Logic Chips and Logic Chips Adapted Therefor", erteilt am 2. Dezember 1975 an G.Hadamard.
3 961 251, betitelt "Testing Embedded Arrays", erteilt am 1. Juni 1976 an W.J. Hurley et al.
3 976 940, betitelt "Testing Circuit", erteilt am 24. August 1976 an Y.B. Chau.
4 066 882, betitelt "Digital Stimulus Generating And Response Measuring Means", erteilt am 3. Januar 1978 an C.M. Esposito.
4 070 565, betitelt "Programmable Tester Method And Apparatus", erteilt am 24. Januar 1978 an R.N. Borrell.
4 125 763, betitelt "Automatic Tester For Microprocessor Board", erteilt am 14. November 1978 an R.B. Drabing et al.
4 180 203, betitelt "Programmable Test Point Selector Circuit", erteilt am 25. Dezember 1979 an H.M. Masters.
4 216 539, betitelt "In-Circuit Digital Tester", erteilt am 5. August 1980 an D.W. Raymond et al.
4 298 980, betitelt "LSI Circuitry Conforming to Level Sensitive Scan Design (LSSD) Rules and Method of Testing Same", erteilt am 3. November 1981 an J. Hajder et al.
4 334 310, betitelt "Noise Suppressing BiLevel Data Signal Driver Circuit Arrangement", erteilt am 8. Juni 1982 an G.A. Maley.
4 348 759, betitelt "Automatic Testing Of Complex Semiconductor Components With Test Equipment Having Less Channels Than Those Required by The Component Under Test", erteilt am 7. September 1982 an H.D. Schnurmann.
4 398 106, betitelt "On-Chip Delta-I Noise Clamping Circuit", erteilt am 9. August 1983 an E.E. Davidson et al.
4 441 075, betitelt "Electrical Chip-In-Place Test (ECIPT) Structure And Method", erteilt am 3. April 1984 an P. Goel et al.
4 494 066, betitelt "Method of Electrically Testing A Packaging Structure Having N Interconnected Integrated Circuit Chips", erteilt am 15. Januar 1985 an P. Goel et al.
4 504 784, betitelt "Method Of Electrically Testing A Packaging Structure Having N Interconnectrd Integrated Circuit Chips", erteilt am 12. März 1985 an P. Goel et al.

Veröffentlichungen im IBM Technical Disclosure Bulletin

"Logic Structure For Testing Tri-State Drivers" von S. DasGupta und C.E. Radke, Vol. 21, No. 7, Dezember 1978, Seiten 2796-7.
"Driver Power Distribution" von A.E. Barish und R.L. Ehrlickman, Vol. 22, No. 11, April 1980, Seiten 4935-7.
"Functionally Independent A.C. Test For Multi-Chip Package" von P. Goel und M.T. McMahon, Vol. 25, Nr. 5, Oktober 1982, Seiten 2308-10.
"Chip Partitioning Aid" von M.C. Graf und R.A. Rasmussen, Vol. 25, No. 5, Oktober 1982, Seiten 2314-5.

Zusammenfassung der Erfindung

Die Erfindung kann zusammengefaßt werden als ein Treiber- Folgeschaltungsnetzwerk (TFN) auf dem zu prüfenden Baustein mit integrierter Schaltung oder dem Chip, das der Prüfvorrichtung die zeitliche Steuerung zwischen dem Schalten von Gruppen von Treiberschaltungen übergibt, so daß mehr als eine vorgegebene Anzahl von Treiberschaltungen ihren Zustand nicht umschalten können. Das Treiber-Folgeschaltungsnetzwerk ist derart, daß keine Gruppe von Treiberausgangsstiften genügend delta I - oder eingekoppelte Störspannung erzeugen kann, um einen Prüffehler zu verursachen. Das Treiber-Folgeschaltungsnetzwerk kann deaktiviert werden, um die vollständige Kontrolle der Treiberausgänge dem geprüften Baustein zu übergeben. Bei einer normalen Anwendung, das heißt bei dem beabsichtigten Zweck oder der beabsichtigten Funktion des Bausteines wird das Treiber-Folgeschaltungsnetzwerk deaktiviert. Die Funktion des Treiber-Folgeschaltungsnetzwerkes besteht darin, die Treiber für das Chip verlassende Signale während des Prüfens zu steuern.
(Ein "Treiber für das Chip verlassende Signale" ist ein Ausgangsverstärker, der sich auf dem Chip befindet, um Ausgangssignale des Bausteines zu erzeugen, die auch als das Chip verlassende Signale bezeichnet werden.)
Demgemäß sind die Aufgaben der Erfindung, die nach den Ansprüchen 1 und 6 gelöst werden, die folgenden:
1) die Wirksamkeit und Zuverlässigkeit der Prüfung von Bausteinen mit integrierter Schaltung oder von Chips zu verbessern;
2) ein Treiber-Folgeschaltungsnetzwerk (TFN) auf einem Baustein mit integrierter Schaltung oder einem Chip vorzusehen, das es einer Prüfvorrichtung erlaubt, den Schaltzeitpunkt der Treiberschaltungen (oder Gruppen von Treiberschaltungen) des Bausteines mit integrierter Schaltung oder des Chips, das geprüft wird, zu steuern;
3) die Flexibilität, Wirksamkeit und Zuverlässigkeit des Prüfens von Logikchips mit integrierter Schaltung durch Anwenden der Steuerung des Prüfgerätes zu verbessern, um dem "delta I" - Problem aufgrund des gleichzeitigen Schaltens der Treiber beim Prüfen wirksam, wenn nicht vollständig abzuhelfen;
Die "Folge", auf die im Hinblick auf die vorliegende Erfindung Bezug genommen wird, beschreibt nicht die Reihenfolge, in der die Prüfmuster an den zu prüfenden Baustein mit integrierter Schaltung oder das Chip angelegt werden, sondern den Vorgang des Schaltens der Treiberschaltungen eine nach der anderen.
Diese und andere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden genaueren Beschreibung des bevorzugten Ausführungsbeispieles der Erfindung in Verbindung mit den zugehörigen Zeichnungen.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt entsprechend dem Stand der Technik den delta I - Strompfad von der Treiberausgangsleitung, durch den Treiber, durch die nichtüberbrückte Induktivität und den Widerstand des Verteilungsnetzwerkes für die Stromversorgung, durch den Überbrückungskondensator und zurück zu der Masse der Prüfvorrichtung; die Eingliederung eines TFN gemäß der Erfindung ist ebenfalls dargestellt.
Fig. 2 ist aus den Fig. 2A, 2B und 2C zusammengesetzt.
Fig. 2A bildet den Spannungsverlauf ab, der der Treiberausgangsleitung durch einen Treiber für das Chip verlassende Signale während des Schaltens aufgeprägt wird.
Fig. 2B bildet einen delta I-Spannungsverlauf ab, der auf dem delta I-Pfad, der in der Schaltung von Fig. 1 gezeichnet ist, auftritt.
Fig. 2C bildet die Spannung ab, die an der nichtüberbrückten Induktivität und dem Widerstand der zum Stand der Technik gehörenden Schaltung nach Fig. 1 erzeugt wird.
Fig. 3 ist aus den Fig. 3A, 3B und 3C zusammengesetzt.
Fig. 3A bildet die eingekoppelte Spannung V=MdI/dt der zum Stand der Technik gehörenden Schaltung nach Fig. 1 ab.
Fig. 3B bildet den eingekoppelten Strom I=CdV/dt der zum Stand der Technik gehörenden Schaltung nach Fig. 1 ab.
Fig. 3C bildet den kombinierten Störspannungsverlauf am Ausgang der zum Stand der Technik gehörenden Schaltung nach Fig. 1 ab.
Fig. 4 zeigt ein typisches Treiber-Folgeschaltungsnetzwerk gemäß der Erfindung.
Fig. 5 zeigt ein bevorzugtes Ausführungsbeispiel der Erfindung, bei dem ein zu prüfender integrierter Schaltungschip ein Treiber-Folgenetzwerk (TFN) einschließt.
Fig. 6 zeigt eine typische Treiberschaltung, die drei logische Eingänge, einen Sperreingang und einen Ausgang aufweist.
Fig. 7 zeigt ein Blockschaltbild der Treiberschaltung nach Fig. 6.
Fig. 8 zeigt ein Zeitdiagramm, das in Verbindung mit der Erklärung der Arbeitsweise der in Fig. 5 dargestellten Erfindung zu betrachten ist.

Beschreibung des bevorzugten Ausführungsbeispiels

Wenn viele Treiber für das Chip verlassende Signale gleichzeitig schalten, tritt eine große Änderung der Versorgungsströme (delta I) auf. Fig. 1 zeigt dieses delta I und seinen Weg von der Treiberausgangsleitung durch den Treiber, durch die unüberbrückte Induktivität und den Widerstand des Verteilungsnetzwerkes für die Stromversorgung, durch den Überbrückungskondensator und zurück zur Masse des Prüfgerätes. Fig. 2C zeigt die Spannung, die über der unüberbrückten Induktivität und dem Widerstand erzeugt wird und ausgedrückt wird durch V=LdI/dt + RdI. dI und dI/dt beziehen sich direkt auf die Art des Treibers und die Anzahl der gemeinsam schaltenden Treiber, ebenso wie die Störspannung.
Spannungs- und Stromsignale, die sich ändern, wenn ein Treiber seinen Zustand ändert, können auch in nahegelegene E/A- Pfade in solchem Ausmaß eingekoppelt werden, daß ein falsches Schalten und Fehler beim Prüfen auftreten. Fig. 3 zeigt die Spannung und den Strom, die eingekoppelt werden können und ausgedrückt werden durch die Gleichungen V= MdI/dt und I = CdV/dt, wobei M die Gegeninduktivität und C die Gegenkapazität zwischen den Pfaden ist. Wieder bezieht sich die Störspannung direkt auf die Art des Treibers (Geschwindigkeit) und die Anzahl der Treiber, die die Störspannung in einen nahe gelegenen E/A - Pfad einkoppeln.
Fig. 4 zeigt ein Beispiel eines Treiber-Folgenetzwerkes. Eingänge, die mit "+Sperren", "Einschieben", "L1-Takt" und "L2-Takt" bezeichnet sind, werden durch das Prüfgerät gesteuert. Ausgangsleitungen "+ Gruppe 1 Sperren" bis "+ Gruppe 4 Sperren" setzen sich auf dem Chip als Sperr- Steuerleitungen für die entsprechenden Gruppen von Treibern für das Chip verlassende Signale fort. Das Treiber-Folgenetzwerk befindet sich auf dem Chip.
Die vier Verriegelungsschaltungen, die in Fig. 4 mit "L1-Verr." und "L2-Verr." bezeichnet sind, sind zusammengekettet zu der allgemein bekannten Schieberegisterkonfiguration. Daten, die an den Eingang "Einschieben" angelegt werden, werden sequentiell zu aufeinanderfolgenden Verriegelungsschaltungen weitergeleitet, wenn der L1-Takt und der L2-Takt abwechselnd angelegt werden. Die gezeigten ODER-Blöcke erlauben es entweder dem Eingang "+Sperren" oder dem Schieberegisterinhalt, die vier Ausgänge "+Gruppe Sperren" zu steuern. Der Ausgang "+Ausschieben" ist für das Prüfgerät zum Prüfen der Schieberegisterkette verfügbar. Im Betrieb gilt dann: 1) Es sei "+Sperren" = "logischer Zustand 1", wodurch alle Treiber für das Chip verlassende Signale durch Setzen einer "logischen 1" auf alle Leitungen "+Gruppe Sperren" gesperrt werden. 2) Jetzt kann das Schieberegister auf einen bekannten Zustand (alle Verriegelungsschaltungsausgänge = "logische 1") voreingestellt werden, ohne sich um das Schalten der Treiber für das Chip verlassende Signale zu kümmern. 3) Ändere als nächstes "+Sperren" = "logische 0". Die Treiber für das Chip verlassende Signale sind noch durch die Inhalte der Verriegelungsschaltungen gesperrt.
4) Lasse schließlich "Einschieben" = "logische 0" und verschiebe die "logische 0" (durch Abwechseln des L1-Taktes und des L2-Taktes) solange, bis alle Ausgangssignale der Verriegelungsschaltungen eine "logische 0" sind. Dadurch haben wir sequentiell die Gruppen der Treiber freigegeben mit einem Abstand zwischen den Gruppen, der gleich dem Abstand zwischen dem L1-Takt und dem L2-Takt ist. 5) Um die Treiber für das Chip verlassende Signale nacheinander zu sperren, setze "Einschieben" = "logische 1" und verschiebe dann die "logische 1" sequentiell bis zu den Ausgängen aller vier Verriegelungsschaltungen. 6) Beim normalen Systembetrieb muß sowohl "+Sperren" als auch "Einschieben" eine logische 0 sein. Der L1-Takt und der L2-Takt müssen beide auf ihrem aktiven logischen Pegel gehalten werden, so daß das Signal Dateneinschieben ("logische 0") an den Ausgängen der Verriegelungsschaltungen beibehalten wird. Die Treiber für das Chip verlassende Signale sind in diesem Fall stets aktiviert.
Es sei bemerkt, daß das Hinzufügen der Verriegelungsschaltungen zu der Schieberegisterkette und der entsprechenden "ODER"-Schaltungen die Steuerung einer größeren Anzahl von Treibergruppen für das Chip verlassende Signale ermöglicht. Zum Beispiel:
Nimm 240 Treiber für das Chip verlassende Signale auf dem Chip an.
Nimm 12 Gruppen an, die (durch den Entwurf) gebildet werden. Daher sind 20 Treiber pro Gruppe erlaubt, und 6 L1-Verriegelungsschaltungen, 6 L2-Verriegelungsschaltungen und 12 ODER-Schaltungen sind erforderlich, um die 12 Gruppen zu steuern.
Keine weiteren Verbindungen zum Prüfgerät sind erforderlich.
Es existiert eine latente Möglichkeit, die es erlaubt, die Treiber für das Chip verlassende Signale selektiv durch Voreinstellen des Schieberegisters zu aktivieren, während die Treiber gesperrt sind, dann "+Sperren" in "0" zu ändern, um es dem voreingestellten Schieberegister zu ermöglichen, die ausgewählten Treibergruppen zu aktivieren.
Die Vor- und Nachteile des Treiber-Folgenetzwerkes (TFN) sind folgende:
1) Flexibel - Das TFN kann je nach Wunsch benutzt oder ignoriert werden. Problematische Teilenummern können es erfordern, daß das TFN immer dann benutzt wird, wenn ein Prüfmuster verlangt, daß die Treiber aktiviert werden.
Die Treiber werden für jedes solche Muster der Reihe nach aktiviert, gemessen und dann der Reihe nach gesperrt.
2) Treibergruppen - Jede Gruppe kann durch physikalische Auswahl der Platzierung der Treiber jeder Gruppe so entworfen werden, daß sowohl eingekoppelte als auch durch die Stromversorgung hervorgerufene Störspannungen minimiert werden. Außerdem können störanfällige Treiber auf eine bestimmte Anzahl pro Gruppe beschränkt werden anstatt nur durch die Gruppengröße.
3) Leicht implementiert - Erfordert keine neue Prüfhardware und verhältnismäßig kleine Änderungen für die Prüferzeugung.
4) Durch das Prüfgerät gesteuerte Reihenfolge - Das Prüfgerät besitzt die vollständige Steuerung der zeitlichen Trennung zwischen den Gruppen schaltender Treiber.
5) Geringer Mehraufwand - Geringe Schaltungsanzahl im TFN und keine Leistungseinbuße für den Benutzer des Gerätes.
6) Verträglich - Das TFN ist verträglich mit dem elektronischen Prüfen eines Chips an seinem Platz (EPCAP ist voll offenbart in dem oben genannten US Patent 4 504 784 mit dem Titel "Method of Electronically Testing A Packaging Structure Having Integrated Circuit Chips"), dem Unterteilen, den Verfahren zum Sperren der Treiber mittels eines Stiftes und den Selbstprüfungskonzepten.
7) Qualitätsstufe des versandten Produktes (QSVP)-. Da das TFN eindeutig eine Prüfhilfe ist, braucht es nicht auf vollständige Fehlererfassung geprüft zu werden. Die kleine Anzahl an Schaltungen und die minimale Schnittstelle zu der Gerätelogik macht das TFN zu einem vernachlässigbaren Beitrag zum Ausbeuteverlust des Gerätes und zur QSVP.
8) Das TFN ist auf der nächsten Packungsebene nicht leicht benutzbar. TFNe werden hauptsächlich benötigt beim Prüfen der Wafer, der Chips und eines einzelnen Chipmoduls.
9) Das TFN darf nur drei bis fünf E/A-Stifte oder Kontakte erfordern, abhängig von der Umgebung.
10) Einzelne TFN - Eingänge können bei der Wafer- Prüfung für Bausteine definiert werden, die für Mehrchipmodule (MCM) vorgesehen sind. Kontaktauflagen, die normalerweise auf der nächsten Montageebene nicht benutzbar sind, können als TFN- Eingänge benutzt werden.
Ein bevorzugtes Ausführungsbeispiel der Erfindung, das das Treiber-Folgenetzwerk der Erfindung benutzt, ist aus Fig. 5 zu ersehen. Die logische Funktion im Inneren des Chips wird durch eine Anzahl von Empfängern R5 bis R54 für logische Eingangssignale gespeist. Das Ausgangssignal der logischen Funktion des Chips wird zu dem Prüfgerät durch die Treiber D2 bis D102 für das Chip verlassende Signale zurückgeführt. Jeder Treiber D3 bis D102 hat zumindest einen logischen Eingang und einen Eingang zum Sperren des Treibers, der, wenn er aktiv ist, den logischen Zustand, der zu dem Treiber gelangt, blockiert (sperrt) und den Treiber in einen bekannten Zustand oder in einen Zustand hoher Impedanz zwingt. Der Treiber D2 wird in keinen Fall gesperrt. D2 ist der allgemein bekannte Schieberegisterausgang einer Registerkette gemäß dem Entwurf für stufenempfindliches Abfragen (ESEA)=LSSD=level sensitiv scan design). Die ESEA-Registerkette wird verwendet für die logische Funktion des Chips und verbessert die Prüfbarkeit dieser Logik. Fig. 6 zeigt ein Beispiel einer Treiberschaltung mit drei logischen Eingängen und einem Sperreingang, und Fig. 7 zeigt ein entsprechendes logisches Diagramm.
Alle der oben aufgeführten Merkmale werden auf dem Chip hergestellt und sind mit Ausnahme der Sperreingänge für die Treiber normal oder üblich bei einem VLSI-Chip. Um ein Treiber-Folgenetzwerk zu verkörpern, sind zusätzliche Empfänger, Treiber und Logik erforderlich. Ein typisches TFN ist, umgeben von einer Strichlinie, die die Legende "Treiber-Folgenetzwerk" trägt, unten rechts in Fig. 5 dargestellt. Die Treiber D3 bis D102 für das Chip verlassende Signale sind in zehn Gruppen zu je zehn Treiber eingeteilt. Jede Gruppe besitzt eine gemeinsame Sperrleitung, so daß es zehn separate Sperrleitungen für die Gruppen gibt, eine für jede Treibergruppe. Wiederum wird D2 nicht gesperrt, da sie für die Schieberegister-Ausgangsfunktion sorgt. Die Gruppen-Sperrleitungen können alle gleichzeitig in den Sperrzustand versetzt werden durch die Steuerleitung "+Sperren" oder es kann jede Gruppensperrleitung auf hohes Potential gebracht werden durch Benutzen der Signale "Reihenfolge einschieben", "+L1-Takt" und "+L2-Takt", um eine logische "1" durch die zehn Schieberegister-Verriegelungsschaltungen (L1-L10) zu schieben. In ähnlicher Weise kann die Leitung "+Sperren" allen Gruppensperrleitungen erlauben, gleichzeitig in den aktivierten Zustand überzugehen oder jede Leitung kann nacheinander aktiviert werden durch Verschieben einer logischen "0" durch die zehn Verriegelungsschaltungen (vergleiche Fig. 8 für ein Zeitdiagramm der Verschiebeoperation; das Verschieben einer logischen "1" ist gezeigt). Der Treiber D1 erleichtert das Prüfen des Folge-Schieberegisters des TFN durch Liefern eines Schieberegister- Ausgangssignals an das Prüfgerät.
Mit diesem Ausführungsbeispiel können die folgenden Prüfausführungsschritte benutzt werden, um zu viele Treiber für das Chip verlassende Signale am gleichzeitigen Schalten zu hindern.
1. Lege eine logische "1" auf der Leitung "+Sperren" des Prüfgerätes an den Empfänger R4 des Treiber-Folgenetzwerkes an.
2. Führe dem Chip vom Prüfgerät aus Energie zu (nicht gezeigt).
Merke: Die Treiber D3-D102 für das Chip verlassende Signale sind gesperrt.
3. Lege eine logische "1" auf der Leitung "Reihenfolge einschieben" des Prüfgerätes an den Empfänger R3 des "Treiber- Folgenetzwerkes" an. Lege gleichzeitig abwechselnde Taktimpulse (+L1-Takt und +L2-Takt) an die Empfänger R2 und R1 des "Treiber-Folgenetzwerkes" fünfmal an, um das Schieberegister (L1 bis L10) mit logischen "1"en zu laden.
4. Unter Benutzung der "+Sperrleitung" lege eine logische "0" an den Empfänger R4 des "Treiber-Folgenetzwerkes" an.
Beachte: Die Treiber D3-D102 sind noch durch L1-L10 gesperrt. Die Schritte 1-4 werden nur zur Initialisierung der Stromversorgung genutzt.
5. Lege logische Eingangssignale des Prüfgerätes (Anregungsimpulse 5-54) an die auf dem Chip befindlichen Empfänger RS- R54 an, um die Chiplogik auf Fehler zu prüfen.
6. Lege eine logische "0" über die Leitung "Reihenfolge einschieben" an den Empfänger R3 an. Benutze gleichzeitig den Takt +L1 und +L2, um abwechselnde Taktimpulse an R2 und R1 fünfmal zu liefern, um nacheinander logische "0"en in die Verriegelungsschaltungen L1-L10 zu laden. Diese Aktion sperrt nacheinander jede der zehn Gruppen von Treibern.
7. Benutze das Prüfgerät, um die Ausgangszustände der Treiber D3-D102 zu messen und vergleiche sie mit den erwarteten Zuständen, um eine fehlerfreie Prüfung zu verifizieren.
8. Lebe eine logische "1" auf der Leitung "Folge einschieben" des Prüfgerätes an den Empfänger R3 an. Benutze gleichzeitig den Takt +L1 und den Takt +L2, um abwechselnde Taktimpulse den Empfängern R2 und R1 fünfmal zuzuführen, um nacheinander logische "1"en in die Verriegelungsschaltungen L1-L10 zu laden (wie in Fig. 8 gezeigt).
9. Lege Anregungsimpulse des Prüfgerätes an die auf dem Chip befindlichen Empfänger R5-R54 an, um die in dem ESEA-Schieberegister (nicht gezeigt) des Logikchips aufgefangenen Daten herauszuschieben. Messe jedes durch den Treiber D2 für das Chip verlassende Signale ausgeschobene Datenbyte und vergleiche es mit der erwarteten Bytefolge, um eine fehlerfreie Prüfung zu verifizieren.
10. Wiederhole die Schritte 5 bis 9, bis alle gewünschten Prüfungen gemacht wurden.
Während der Reihenfolge-Steuerung der Treibergruppen (Sperren oder Aktivieren) ist eine weitere Störspannungsverringerung möglich durch Erhöhen des Impulsabstandes zwischen dem +L1-Taktimpuls und dem +L2-Taktimpuls.
Es wurde eine Schlüsselannahme gemacht, daß zehn Treiber für das Chip verlassende Signale gleichzeitig schalten können, ohne eine Prüfung zu stören. Diese "Gruppengröße" (zehn Treiber pro Gruppe) sollte vorsichtig bestimmt werden, da sie empfindlich sein kann für viele Parameter einschließlich der Störspannungsgrenzen für die Logik. Verringern der Gruppengröße ist nicht teuer. Für jede zusätzlich geschaffene Gruppe betragen die Kosten eine neue Verriegelungsschaltung (das heißt L11) und eine neue "ODER-Schaltung". Keine zusätzlichen E/A-Verbindungen werden benötigt.
Während die Erfindung besonders mit Bezug auf das bevorzugte Ausführungsbeispiel beschrieben wurde, versteht es sich für die Fachleute, daß die vorstehend beschriebenen und andere Änderungen und Einzelheiten darin vorgenommen werden können, ohne den Schutzumfang der Erfindung, wie er durch die angefügten Patentansprüche definiert ist, zu verlassen.

Claims

1. Prüfsystem mit Mitteln zum Vermindern der Störspannung beim Schalten der Treiber, wobei das Prüfsystem ein Prüfgerät zum elektrischen Prüfen eines Bauelements mit integrierter Schaltung verwendet und das Prüfgerät mit dem Bauelement mit integrierter Schaltung verbunden ist,

wobei das Bauelement mit integrierter Schaltung eine Vielzahl von Eingangsanschlüssen zum Empfangen eines elektrischen Prüfmusters von dem Prüfgerät aufweist, eine Vielzahl von Ausgangsanschlüssen zum Liefern eines Ausgangsmusters an das Prüfgerät, eine Folgeschaltung (L1-L20) für die Treiber und eine Vielzahl von Ausgangstreiberschaltungen (D3-D102), deren Ausgänge mit den Ausgangsanschlüssen des Bauelements mit integrierter Schaltung verbunden sind, wobei die Folgeschaltung (L1-L10) für die Treiber auf zumindest ein Steuersignal des Prüfgerätes anspricht,

und das Prüfsystem dadurch gekennzeichnet ist, daß die Folgeschaltung (L1-L10) für die Treiber aufeinanderfolgende der Ausgangstreiber- Schaltungen (D3-D102) aktiviert oder deaktiviert, wodurch die Vielzahl von Treibern sequentiell in Gruppen (D3-D102) aktiviert und deaktiviert werden, die eine oder mehrere Treiber enthalten, und die Zeitverzögerung zwischen dem Aktivieren oder Deaktivieren einer Gruppe von Treibern (D3-D102) und dem Aktivieren oder Deaktivieren einer nachfolgenden Gruppe von Treibern (D3-D102) veränderlich ist.

2. Prüfsystem nach Anspruch 1, bei dem das Bauelement mit integrierter Schaltung enthält

logische Schaltungsmittel, die zwischen der Vielzahl von Eingangsanschlüssen und einer Vielzahl von Treiberschaltungseingängen angeschlossen sind, wobei die logischen Schaltmittel ein binäres Eingangssignal empfangen und ein binäres Ausgangssignal an die Treiberschaltungen (D3-D102) liefern, das eine vorgegebene logische Funktion des binären Eingangssignals an der Vielzahl von Eingangsanschlüssen ist.

3. Prüfsystem nach Anspruch 1, bei dem

jede der Treiberschaltungen (D3-D102) eine chipexterne Treiberschaltung ist, die einen ersten Binärzustand, einen zweiten Binärzustand oder einen Zustand, in dem das Schalten verhindert ist, annehmen kann, wobei jede der chipexternen Treiberschaltungen zumindest einen logischen Eingang und einen Sperreingang aufweist,

und die Folgeschaltung (L1-L10) für die Treiber mit dem Sperreingang jeder der chipexternen Treiberschaltungen gekoppelt ist, wobei die Folgeschaltung (L1-L10) für die Treiber einen Sperreingang (R4) zusätzlich zu dem zumindest einen Eingang (R3) aufweist, wobei der Sperreingang (R4) der Folgeschaltung (L1-L10) für die Treiber mit dem Prüfgerät verbunden ist, wodurch als Antwort auf ein Sperrsignal des Prüfgerätes, das an den Sperreingang (R4) der Folgeschaltung (L1-L10) für die Treiber angelegt wird, jede der chipexternen Treiberschaltungen den Sperrzustand annimmt.

4. Prüfsystem nach Anspruch 3, bei dem die Vielzahl von chipexternen Treiberschaltungen zumindest aus k chipexternen Treibern bestehen kann, wobei k eine positive ganze Zahl ist im Bereich von 10 bis 1000,

und die Folgeschaltung (L1-L10) für die Treiber n Ausgänge haben kann, wobei n eine positive ganze Zahl ist im Bereich von 4 bis 500, wobei jeder der n Ausgänge der Folgeschaltung (L1-L10) für Treiber mit einer diskreten von n Gruppen von chipexternen Treiberschaltungen verbunden ist, und jede der n Gruppen von chipexternen Treiberschaltungen zumindest einen chipexternen Treiber einschließt und die Gesamtanzahl der chipexternen Treiber, die in den n Gruppen enthalten ist, gleich ist k, wobei als Antwort auf ein Eingangssignal vom Prüfgerät an zumindest einen Eingang (R3) der Folgeschaltung (L1-L10) der Treiber die Gruppe von chipexternen Treiberschaltungen sequentiell konditioniert werden, um während des Prüfens zu schalten.

5. Prüfsystem nach Anspruch 4, bei dem die Folgeschaltung für die Treiber einschließt:

einen Sperreingang (R4) zum Empfangen eines Sperrsignals,

einen Abfrage-Eingang (R3) zum Abfragen der Folge für das Empfangen eines Signals zum Abfragen der Folge,

einen ersten (+L1) Takteingang (R2) zum Empfangen eines ersten Taktsignals,

einen zweiten (+L2) Takteingang (R1) zum Empfangen eines zweiten Taktsignals,

ein vielstufiges Schieberegister mit n Stufen (L1-Ln), von denen jede Stufe einen Eingang, einen Ausgang und einen Takteingang aufweist, und die erste Stufe (L1) des vielstufigen Schieberegisters einen Eingang hat, der als Eingang des vielstufigen Schieberegisters dient, wobei der Ausgang der letzten Stufe (Ln) des vielstufigen Schieberegisters als Ausgang des vielstufigen Schieberegisters dient, und der Ausgang jeder der anderen Stufen mit dem Eingang der nachfolgenden Stufe verbunden ist,

n ODER-Schaltungen, von denen jede einen ersten Eingang, einen zweiten Eingang und einen Ausgang besitzt,

erste Verbindungsmittel, die gemeinsam den Sperreingang (R4) der Folgeschaltung für die Treiber und den ersten Eingang jedes der n ODER-Schaltungen verbinden,

zweite Verbindungsmittel, die den Abfrage-Eingang (R3) der Folgeschaltung mit dem Eingang des vielstufigen Schieberegisters verbinden,

dritte Verbindungsmittel, die den ersten Takteingang (R2) mit den Takteingängen der wechselweise aufeinanderfolgenden Stufen der n Stufen des vielstufigen Schieberegisters verbinden,

vierte Verbindungsmittel, die den zweiten Takteingang (R1) mit den übrigen wechselweise aufeinanderfolgenden Stufen der n Stufen des vielstufigen Schieberegisters verbinden,

fünfte Verbindungsmittel, die den Ausgang jeder der n Stufen des vielstufigen Schieberegisters mit dem zweiten Eingang jeder der entsprechenden n ODER-Schaltungen verbinden und

sechste Verbindungsmittel, die jeden der n Ausgänge der n ODER-Schaltungen mit dem Sperreingang der Treiber für das Chip verlassende Signale einer diskreten der n Gruppen von Treiberschaltungen für das Chip verlassende Signale verbinden.

6. Verfahren zum Prüfen eines Bauelementes mit integrierter Schaltung, welches Verfahren das Prüfgerät nach den Ansprüchen 4 oder 5 benutzt und die folgenden Schritte umfaßt

(a) Benutzen des Prüfgerätes, um ein binäres Testmuster an eine Vielzahl von Eingangsanschlüssen des in Prüfung befindlichen Bauelementes mit integrierter Schaltung anzulegen,

b) Benutzen des Prüfgerätes in Verbindung mit einer Folgeschaltung für die Treiber des in Prüfung befindlichen Bauelementes, um für mögliches Schalten nacheinander jede der n Gruppen von Treiberschaltungen für das Chip verlassende Signale zu konditionieren und die Zeittrennung zwischen den Gruppen von Treiberschaltungen für das Chip verlassende Signale zu steuern und

(c) Vergleichen der binären Ausgangssignale, die an der Vielzahl von Ausgangsanschlüssen des in Prüfung befindlichen Bauelementes mit integrierter Schaltung erscheinen, mit einem bekannten binären Muster, um die Güte oder fehlende Güte des in Prüfung befindlichen Bauelementes mit integrierter Schaltung festzustellen.