JP2735076B2 - アナログ／ディジタル変換器の試験方法 - Google Patents
アナログ／ディジタル変換器の試験方法Info
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- JP2735076B2 JP2735076B2 JP29826488A JP29826488A JP2735076B2 JP 2735076 B2 JP2735076 B2 JP 2735076B2 JP 29826488 A JP29826488 A JP 29826488A JP 29826488 A JP29826488 A JP 29826488A JP 2735076 B2 JP2735076 B2 JP 2735076B2
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Description
【発明の詳細な説明】 〔概 要〕 A/Dコンバータの試験方法に関し、 比較的簡易な構成で、A/Dコンバータの異常の有無を
短時間のうちに検出し、ひいては試験の効率化を図るこ
とを目的とし、 A/Dコンバータの変換域の全域に対応するアナログ信
号を出力可能であって、且つ、該アナログ信号を制御信
号の論理レベルに応じて漸次増加または減少させて該A/
Dコンバータに供給する平滑回路と、該A/Dコンバータか
ら出力されたディジタル信号に応答し、該ディジタル信
号のコードが漸次１ずつ増加または減少しているか否か
を判定し、該判定結果に基づき前記制御信号を所定の論
理レベルに制御する制御回路とを設け、前記A/Dコンバ
ータから出力されたディジタル信号のコードが最終的に
該A/Dコンバータの変換域の最大値または最小値に達す
るか否かに基づいて該A/Dコンバータの異常の有無を判
定するように構成する。
短時間のうちに検出し、ひいては試験の効率化を図るこ
とを目的とし、 A/Dコンバータの変換域の全域に対応するアナログ信
号を出力可能であって、且つ、該アナログ信号を制御信
号の論理レベルに応じて漸次増加または減少させて該A/
Dコンバータに供給する平滑回路と、該A/Dコンバータか
ら出力されたディジタル信号に応答し、該ディジタル信
号のコードが漸次１ずつ増加または減少しているか否か
を判定し、該判定結果に基づき前記制御信号を所定の論
理レベルに制御する制御回路とを設け、前記A/Dコンバ
ータから出力されたディジタル信号のコードが最終的に
該A/Dコンバータの変換域の最大値または最小値に達す
るか否かに基づいて該A/Dコンバータの異常の有無を判
定するように構成する。
本発明は、アナログ／ディジタル変換器（以下、A/D
コンバータと称する）の試験方法に関し、特に、A/Dコ
ンバータの異常の有無を検出し、該検出に基づき該コン
バータの精度の評価を行う技術に関する。
コンバータと称する）の試験方法に関し、特に、A/Dコ
ンバータの異常の有無を検出し、該検出に基づき該コン
バータの精度の評価を行う技術に関する。
近年、ビデオ、オーディオ分野等を始めとして各分野
でディジタル化が進んでおり、それに伴い、アナログ信
号をディジタル信号に変換するA/Dコンバータの需要が
増大している。このようなA/Dコンバータは、技術の進
歩、市場の要求により高分解能化および高速化が進んで
おり、それに伴い、その試験および評価に要する時間
や、利得誤差、直線性誤差、コード欠け（いわゆるビッ
ト抜け）等の測定項目の量も増大し、複雑化してきてい
る。
でディジタル化が進んでおり、それに伴い、アナログ信
号をディジタル信号に変換するA/Dコンバータの需要が
増大している。このようなA/Dコンバータは、技術の進
歩、市場の要求により高分解能化および高速化が進んで
おり、それに伴い、その試験および評価に要する時間
や、利得誤差、直線性誤差、コード欠け（いわゆるビッ
ト抜け）等の測定項目の量も増大し、複雑化してきてい
る。
このため、A/Dコンバータの試験および精度の評価を
効率的に行えるようにした各種の方法、試験装置等が要
望されている。
効率的に行えるようにした各種の方法、試験装置等が要
望されている。
従来のA/Dコンバータの試験および評価の方法として
は、例えば、ACサーボ法により非直線性誤差、微分非
直線性誤差（以下、それぞれLE、DLEと称する）を求め
る、基準ディジタル／アナログ（D/A）コンバータを
用いてDC直線性試験を行い、LEを求める、ヒストグラ
ム法によりコード欠け等を検出したり、あるいはLE、DL
Eを求める、高速フーリエ変換（FFT）試験を行い、全
体的な精度すなわち有効ビット数を求める、等の手法が
知られている。
は、例えば、ACサーボ法により非直線性誤差、微分非
直線性誤差（以下、それぞれLE、DLEと称する）を求め
る、基準ディジタル／アナログ（D/A）コンバータを
用いてDC直線性試験を行い、LEを求める、ヒストグラ
ム法によりコード欠け等を検出したり、あるいはLE、DL
Eを求める、高速フーリエ変換（FFT）試験を行い、全
体的な精度すなわち有効ビット数を求める、等の手法が
知られている。
例えばコード欠け、単調性異常（第５図（ａ）および
（ｂ）参照；一点鎖線で示されるように、ディジタル出
力信号DOUTのコード13(10)が欠けた状態や、出力形態の
単調性に異常がある状態）等の局部的な異常を検出する
場合には、まずA/Dコンバータに1LSBの電圧幅より充分
に小さい幅で順次アナログ入力信号を該A/Dコンバータ
の変換域全域に亘って印加し、次いで各々のアナログ入
力信号に対応して該A/Dコンバータより出力されたディ
ジタル出力信号をデータ処理し、該データ処理の結果に
基づいて上記局部的な異常の有無を検出していた。
（ｂ）参照；一点鎖線で示されるように、ディジタル出
力信号DOUTのコード13(10)が欠けた状態や、出力形態の
単調性に異常がある状態）等の局部的な異常を検出する
場合には、まずA/Dコンバータに1LSBの電圧幅より充分
に小さい幅で順次アナログ入力信号を該A/Dコンバータ
の変換域全域に亘って印加し、次いで各々のアナログ入
力信号に対応して該A/Dコンバータより出力されたディ
ジタル出力信号をデータ処理し、該データ処理の結果に
基づいて上記局部的な異常の有無を検出していた。
つまり、A/Dコンバータの異常は局部的であるにもか
かわらず、該コンバータの変換域全域に亘って全体的な
試験を行いその結果を解析した後でないと、該コンバー
タの異常または故障の有無を判定できないという不都合
があった。そのため、高分解能化および高速化に伴って
試験および評価に要する時間が長くなり、さらには、そ
のための装置の構成が複雑化し、コスト的にも高価なも
のになるという問題があった。
かわらず、該コンバータの変換域全域に亘って全体的な
試験を行いその結果を解析した後でないと、該コンバー
タの異常または故障の有無を判定できないという不都合
があった。そのため、高分解能化および高速化に伴って
試験および評価に要する時間が長くなり、さらには、そ
のための装置の構成が複雑化し、コスト的にも高価なも
のになるという問題があった。
また、精度を上げるという観点からはアナログ入力信
号のステップ数を増大することが好ましいが、反面、そ
の分だけA/Dコンバータの試験に要する時間が長くなる
ので、試験の効率化という観点からは不利なものとな
る。
号のステップ数を増大することが好ましいが、反面、そ
の分だけA/Dコンバータの試験に要する時間が長くなる
ので、試験の効率化という観点からは不利なものとな
る。
さらに、ビデオ帯域で用いられる高速A/Dコンバータ
の場合、方式として全並列型あるいは直並列型を採用す
る場合が多く、それらの方式では多数のコンパレータ
（例えばｎビットの分解能では、2n−１個のコンパレー
タ）を並列に用いている。従って、コンパレータの異常
に起因するコード欠け等の局部的な異常を検出する場合
でも、全てのコンパレータについて動作を確認した後で
ないと異常の有無を判定できないため、時間的に不利と
なり、A/Dコンバータの試験を効率的に行うという観点
から好ましいとは言えない。
の場合、方式として全並列型あるいは直並列型を採用す
る場合が多く、それらの方式では多数のコンパレータ
（例えばｎビットの分解能では、2n−１個のコンパレー
タ）を並列に用いている。従って、コンパレータの異常
に起因するコード欠け等の局部的な異常を検出する場合
でも、全てのコンパレータについて動作を確認した後で
ないと異常の有無を判定できないため、時間的に不利と
なり、A/Dコンバータの試験を効率的に行うという観点
から好ましいとは言えない。
本発明の主な目的は、上述した従来技術における課題
に鑑み、比較的簡易な構成で、A/Dコンバータの異常の
有無を短時間のうちに検出し、ひいては試験の効率化を
図ることができる試験方法を提供することにある。
に鑑み、比較的簡易な構成で、A/Dコンバータの異常の
有無を短時間のうちに検出し、ひいては試験の効率化を
図ることができる試験方法を提供することにある。
また、本発明の他の目的は、上記異常の有無の検出に
基づいてA/Dコンバータの精度の評価を効率良く行うこ
とを可能にすることにある。
基づいてA/Dコンバータの精度の評価を効率良く行うこ
とを可能にすることにある。
上述た従来技術における課題を解決くるため、本発明
によれば、A/Dコンバータの変換域の全域に対応するア
ナログ信号を出力可能であって、且つ、該アナログ信号
を制御信号の論理レベルに応じて漸次増加または減少さ
せて該A/Dコンバータに供給する平滑回路と、該A/Dコン
バータから出力されたディジタル信号に応答し、該ディ
ジタル信号のコードが漸次１ずつ増加または減少してい
るか否かを判定し、該判定結果に基づき前記制御信号を
所定の論理レベルに制御する制御回路とを設け、前記A/
Dコンバータから出力されたディジタル信号のコードが
最終的に該A/Dコンバータの変換域の最大値または最小
値に達するか否かに基づいて該A/Dコンバータの異常の
有無を判定するようにしたことを特徴とするA/Dコンバ
ータの試験方法が提供される。
によれば、A/Dコンバータの変換域の全域に対応するア
ナログ信号を出力可能であって、且つ、該アナログ信号
を制御信号の論理レベルに応じて漸次増加または減少さ
せて該A/Dコンバータに供給する平滑回路と、該A/Dコン
バータから出力されたディジタル信号に応答し、該ディ
ジタル信号のコードが漸次１ずつ増加または減少してい
るか否かを判定し、該判定結果に基づき前記制御信号を
所定の論理レベルに制御する制御回路とを設け、前記A/
Dコンバータから出力されたディジタル信号のコードが
最終的に該A/Dコンバータの変換域の最大値または最小
値に達するか否かに基づいて該A/Dコンバータの異常の
有無を判定するようにしたことを特徴とするA/Dコンバ
ータの試験方法が提供される。
A/Dコンバータが正常であれば、該A/Dコンバータから
はディジタル信号のコードが漸次１ずつ増加（または減
少）して出力される。従って、制御回路からは一定の論
理レベル（“H"レベルまたは“L"レベルのいずれか一
方）の制御信号が出力される。それによって、平滑回路
は、“H"レベル（または“L"レベル）の制御信号に応答
してアナログ信号を漸次増加（または減少）させ、A/D
コンバータに供給する。従って、A/Dコンバータからは
最終的に、該A/Dコンバータの変換域の最大値（または
最小値）に相当する出力コードが出力される。
はディジタル信号のコードが漸次１ずつ増加（または減
少）して出力される。従って、制御回路からは一定の論
理レベル（“H"レベルまたは“L"レベルのいずれか一
方）の制御信号が出力される。それによって、平滑回路
は、“H"レベル（または“L"レベル）の制御信号に応答
してアナログ信号を漸次増加（または減少）させ、A/D
コンバータに供給する。従って、A/Dコンバータからは
最終的に、該A/Dコンバータの変換域の最大値（または
最小値）に相当する出力コードが出力される。
一方、A/Dコンバータが異常であれば、該A/Dコンバー
タから出力されるディジタル信号のコードは、単調的な
変化をせずに、増加あるいは減少したりしながら出力さ
れる。つまり、１毎に変化せずに、コード飛びを発生さ
せたりしながら出力される。従って、制御回路から出力
される制御信号の論理レベルは、一定とはならない。そ
のため、平滑回路は、アナログ信号を漸次増加あるいは
減少させたりしながらA/Dコンバータに供給する。つま
り、A/Dコンバータの出力コードは、漸次増加（または
減少）する方向に一方向に変化することはなく、増加し
たりあるいは減少したりしながら変化していく。従っ
て、A/Dコンバータの出力コードは、相当の時間が経過
した後でもその最大値に到達することはできない。
タから出力されるディジタル信号のコードは、単調的な
変化をせずに、増加あるいは減少したりしながら出力さ
れる。つまり、１毎に変化せずに、コード飛びを発生さ
せたりしながら出力される。従って、制御回路から出力
される制御信号の論理レベルは、一定とはならない。そ
のため、平滑回路は、アナログ信号を漸次増加あるいは
減少させたりしながらA/Dコンバータに供給する。つま
り、A/Dコンバータの出力コードは、漸次増加（または
減少）する方向に一方向に変化することはなく、増加し
たりあるいは減少したりしながら変化していく。従っ
て、A/Dコンバータの出力コードは、相当の時間が経過
した後でもその最大値に到達することはできない。
このように、A/Dコンバータの出力コードが最終的に
その最大値（または最小値）に達するか否かを検出する
ことで、A/Dコンバータの異常の有無を容易に判定する
ことができる。これは、特別なデータ処理等を用いずに
行うことができるので、時間の短縮化および効率化な試
験という観点から極めて好適である。
その最大値（または最小値）に達するか否かを検出する
ことで、A/Dコンバータの異常の有無を容易に判定する
ことができる。これは、特別なデータ処理等を用いずに
行うことができるので、時間の短縮化および効率化な試
験という観点から極めて好適である。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第１図には本発明のA/Dコンバータの試験方法が適用
される装置の構成が示される。本実施例の装置は、A/D
コンバータのコード欠け、単調性異常等の局部的な異常
の有無を検出する場合に適用される。
される装置の構成が示される。本実施例の装置は、A/D
コンバータのコード欠け、単調性異常等の局部的な異常
の有無を検出する場合に適用される。
同図において、１は被試験用のA/Dコンバータであっ
て、制御回路３（後述）から供給されるクロックφに応
答して平滑回路２（後述）の出力信号（アナログ入力信
号）DINをディジタル出力信号DOUTに変換する機能を有
している。例として、今、８ビットのA/Dコンバータに
ついて考えると、出力信号DOITとしては、256（＝28）
通りのコードが出力される。従って、A/Dコンバータ１
は、機能的に正常であれば、所定数のクロックφが入力
される毎にその立ち下がりエッジでディジタル出力信号
DOUTのコードを漸次＋１ずつ増加していく。アナログ入
力DINの変換域をVRL〜VRH（VRL＜VRH）に設定すると、
入出力の対応関係は、DIN＝VRLの時はDOUT＝0(10)、DIN
＝VRHの時はDOUT＝255(10)となる。なお、添字の(10)は
10進法表示を表す。
て、制御回路３（後述）から供給されるクロックφに応
答して平滑回路２（後述）の出力信号（アナログ入力信
号）DINをディジタル出力信号DOUTに変換する機能を有
している。例として、今、８ビットのA/Dコンバータに
ついて考えると、出力信号DOITとしては、256（＝28）
通りのコードが出力される。従って、A/Dコンバータ１
は、機能的に正常であれば、所定数のクロックφが入力
される毎にその立ち下がりエッジでディジタル出力信号
DOUTのコードを漸次＋１ずつ増加していく。アナログ入
力DINの変換域をVRL〜VRH（VRL＜VRH）に設定すると、
入出力の対応関係は、DIN＝VRLの時はDOUT＝0(10)、DIN
＝VRHの時はDOUT＝255(10)となる。なお、添字の(10)は
10進法表示を表す。
平滑回路２は、A/Dコンバータ１の変換域の全域VRL〜
VRHに対応するアナログ信号DINを出力することができ、
制御回路３から供給される制御信号（判別結果指示信
号）COの論理レベルに応じて該アナログ信号を平滑化
し、該平滑化された信号をA/Dコンバータ１に供給する
機能を有している。具体的には、平滑回路２は、制御信
号COが“H"レベルの時にアナログ信号DINを漸次増加
し、制御信号COが“L"レベルの時にアナログ信号DINを
漸次減少する。
VRHに対応するアナログ信号DINを出力することができ、
制御回路３から供給される制御信号（判別結果指示信
号）COの論理レベルに応じて該アナログ信号を平滑化
し、該平滑化された信号をA/Dコンバータ１に供給する
機能を有している。具体的には、平滑回路２は、制御信
号COが“H"レベルの時にアナログ信号DINを漸次増加
し、制御信号COが“L"レベルの時にアナログ信号DINを
漸次減少する。
平滑回路２は、一例として例えば第２図（ａ）に示さ
れるように、入出力端の間に接続された抵抗器21と、出
力端とグランドの間に接続されたキャパシタ22とから構
成されている。また、平滑回路の電圧変化の速度dV/dt
は、以下の条件、 dV/dt＜（VRH−VRL）／（2n・φＴ） …［１］ および dV/dt＞（VRL−VRH）／（2n・φＴ） …［２］ を満たすように選定される。ここで、 ｎはA/Dコンバータの分解能（bit）、 φＴはA/Dコンバータの変換時間（s/cycle）、 VRHはA/Dコンバータの変換域の上限値（Ｖ）、 VRLはA/Dコンバータの変換域の下限値（Ｖ）、 を表す。
れるように、入出力端の間に接続された抵抗器21と、出
力端とグランドの間に接続されたキャパシタ22とから構
成されている。また、平滑回路の電圧変化の速度dV/dt
は、以下の条件、 dV/dt＜（VRH−VRL）／（2n・φＴ） …［１］ および dV/dt＞（VRL−VRH）／（2n・φＴ） …［２］ を満たすように選定される。ここで、 ｎはA/Dコンバータの分解能（bit）、 φＴはA/Dコンバータの変換時間（s/cycle）、 VRHはA/Dコンバータの変換域の上限値（Ｖ）、 VRLはA/Dコンバータの変換域の下限値（Ｖ）、 を表す。
上記の［１］式は、A/Dコンバータにおいてコード欠
け、単調性異常等の局部的な異常の有無を検出するため
の条件であり、［２］式は、後述するようにA/Dコンバ
ータに異常箇所前後のコードを出力させるための条件で
ある。なお、［２］式の条件が満たされない場合には、
A/Dコンバータは、異常箇所のコードDXとコードDYの間
の出力コードを出力し続けることになる。ただし、コー
ドDYは、DX−（dV/dt）・2n・φT/（VRH−VRL）で規定
される。
け、単調性異常等の局部的な異常の有無を検出するため
の条件であり、［２］式は、後述するようにA/Dコンバ
ータに異常箇所前後のコードを出力させるための条件で
ある。なお、［２］式の条件が満たされない場合には、
A/Dコンバータは、異常箇所のコードDXとコードDYの間
の出力コードを出力し続けることになる。ただし、コー
ドDYは、DX−（dV/dt）・2n・φT/（VRH−VRL）で規定
される。
制御回路３は、A/Dコンバータ１から出力されたディ
ジタル出力信号DOUTのコードを一時的に記憶しておくた
めのディジタル（Ｄ）出力コードメモリ31と、比較回路
32と、メモリ制御回路33と、A/Dコンバータ動作用クロ
ックφを生成するためのタイミング調整回路34とから構
成されている。比較回路32は、メモリ31から読み出され
たコードA/Dコンバータ１から出力されたコードとの比
較（減算）を行い、該比較結果に基づいて制御信号COを
“H"レベルまたは“L"レベルに制御する機能を有してい
る。
ジタル出力信号DOUTのコードを一時的に記憶しておくた
めのディジタル（Ｄ）出力コードメモリ31と、比較回路
32と、メモリ制御回路33と、A/Dコンバータ動作用クロ
ックφを生成するためのタイミング調整回路34とから構
成されている。比較回路32は、メモリ31から読み出され
たコードA/Dコンバータ１から出力されたコードとの比
較（減算）を行い、該比較結果に基づいて制御信号COを
“H"レベルまたは“L"レベルに制御する機能を有してい
る。
メモリ制御回路33は、比較回路の出力COの論理レベル
に応じて、Ｄ出力コードメモリ31に対しデータ保持およ
びデータ読み出しの制御を行うと共に、比較回路32に対
して演算の制御を行う機能を有している。具体的には、
比較回路の出力COが“H"レベルの時は、A/Dコンバータ
１から出力されたコードはメモリ31において一時ラッチ
された後、順次比較回路32に取り込まれる。一方、比較
回路の出力COが“L"レベルの時は、該出力COが“H"レベ
ルに変化するまでの間、A/Dコンバータ１からの出力カ
ードはメモリ31において保持され、その保持されたコー
ドが比較回路32に取り込まれる。
に応じて、Ｄ出力コードメモリ31に対しデータ保持およ
びデータ読み出しの制御を行うと共に、比較回路32に対
して演算の制御を行う機能を有している。具体的には、
比較回路の出力COが“H"レベルの時は、A/Dコンバータ
１から出力されたコードはメモリ31において一時ラッチ
された後、順次比較回路32に取り込まれる。一方、比較
回路の出力COが“L"レベルの時は、該出力COが“H"レベ
ルに変化するまでの間、A/Dコンバータ１からの出力カ
ードはメモリ31において保持され、その保持されたコー
ドが比較回路32に取り込まれる。
今仮に、A/Dコンバータ１の現在の出力コードをDn、
前出力コードをDn-1とすると、制御回路３は、その入力
信号DOUTおよび平滑回路２への制御信号COに関して、以
下の表１に示されるような動作を行う。ここで、現在の
出力コードDnはA/Dコンバータ１から出力されたコード
に対応し、前出力コードDn-1はメモリ31から読み出され
たコードに対応する。
前出力コードをDn-1とすると、制御回路３は、その入力
信号DOUTおよび平滑回路２への制御信号COに関して、以
下の表１に示されるような動作を行う。ここで、現在の
出力コードDnはA/Dコンバータ１から出力されたコード
に対応し、前出力コードDn-1はメモリ31から読み出され
たコードに対応する。
次に、第１図装置の作用について第３図の信号波形図
および表１を参照しながら説明する。なお、A/Dコンバ
ータのディジタル出力DOUTのコードDnは、初期状態すな
わち試験開始時において0(10)となるようにセットされ
る。
および表１を参照しながら説明する。なお、A/Dコンバ
ータのディジタル出力DOUTのコードDnは、初期状態すな
わち試験開始時において0(10)となるようにセットされ
る。
（１）A/Dコンバータ１が正常な場合（第３図（ａ）参
照） まず、コードDnは0(10)であるので、制御回路３は
“H"レベルの制御信号COを出力し、それを平滑回路２に
供給する。これによって、該平滑回路の出力、すなわち
A/Dコンバータ１のアナログ信号DINは漸次増加してい
く。そして、A/Dコンバータ１が1(10)のコードを出力し
得る程度までアナログ信号DINの電圧が上昇すると、A/D
コンバータ１からは新たな出力コードDnとして1(10)が
出力される。
照） まず、コードDnは0(10)であるので、制御回路３は
“H"レベルの制御信号COを出力し、それを平滑回路２に
供給する。これによって、該平滑回路の出力、すなわち
A/Dコンバータ１のアナログ信号DINは漸次増加してい
く。そして、A/Dコンバータ１が1(10)のコードを出力し
得る程度までアナログ信号DINの電圧が上昇すると、A/D
コンバータ１からは新たな出力コードDnとして1(10)が
出力される。
この時、Ｄ出力コードメモリ31には前出力コードDn-1
として0(10)が保持されており、結局、比較回路32はこ
の前出力コードDn-1（0(10)）と今出力された新たな出
力コードDn-1（1(10)）との減算処理を行う。つまり、D
n-1−Dn＝−１となるので、制御回路３は“H"レベルの
制御信号Coを出力する。従って、平滑回路の出力、すな
わちA/Dコンバータ１のアナログ信号DINは漸次増加し、
A/Dコンバータ１が2(10)のコードを出力し得る程度まで
該アナログ信号DINの電圧が上昇すると、A/Dコンバータ
１から新たな出力コードDnとして2(10)が出力される。
として0(10)が保持されており、結局、比較回路32はこ
の前出力コードDn-1（0(10)）と今出力された新たな出
力コードDn-1（1(10)）との減算処理を行う。つまり、D
n-1−Dn＝−１となるので、制御回路３は“H"レベルの
制御信号Coを出力する。従って、平滑回路の出力、すな
わちA/Dコンバータ１のアナログ信号DINは漸次増加し、
A/Dコンバータ１が2(10)のコードを出力し得る程度まで
該アナログ信号DINの電圧が上昇すると、A/Dコンバータ
１から新たな出力コードDnとして2(10)が出力される。
この時、Ｄ出力コードメモリ31には前出力コードDn-1
として1(10)が保持されており、結局、比較回路32にお
いて、前出力コードDn-1（1(10)）と今出力された新た
な出力コードDn（2(10)）との減算処理が行われる。以
降同様のステップが繰り返される。
として1(10)が保持されており、結局、比較回路32にお
いて、前出力コードDn-1（1(10)）と今出力された新た
な出力コードDn（2(10)）との減算処理が行われる。以
降同様のステップが繰り返される。
この場合、A/Dコンバータ１は正常であるので、A/Dコ
ンバータ１の出力コードは漸次１ずつ増加する。それに
よって、制御回路３も“H"レベルの制御信号Coを出力し
続けるので、A/Dコンバータ１のアナログ信号DINは漸次
増加していく。従って、第３図（ａ）に示されるよう
に、最終的にはtoの時点において、A/Dコンバータ１は
出力コード最大値255(10)を出力する。
ンバータ１の出力コードは漸次１ずつ増加する。それに
よって、制御回路３も“H"レベルの制御信号Coを出力し
続けるので、A/Dコンバータ１のアナログ信号DINは漸次
増加していく。従って、第３図（ａ）に示されるよう
に、最終的にはtoの時点において、A/Dコンバータ１は
出力コード最大値255(10)を出力する。
（２）A/Dコンバータ１が異常な場合（第３図（ｂ）参
照） 例えば、第５図（ａ）に示されるように出力コード13
(10)が出力されず、出力コードが……11(10)→12(10)→
14(10)……と変化する場合（コード欠けの場合）につい
て説明する。
照） 例えば、第５図（ａ）に示されるように出力コード13
(10)が出力されず、出力コードが……11(10)→12(10)→
14(10)……と変化する場合（コード欠けの場合）につい
て説明する。
最初はコードDnが0(10)であるので、制御回路３は
“H"レベルの制御信号Coを出力し、それによって、A/D
コンバータのアナログ信号DINは漸次増加し、その出力
コードは漸次１ずつ増加していく。
“H"レベルの制御信号Coを出力し、それによって、A/D
コンバータのアナログ信号DINは漸次増加し、その出力
コードは漸次１ずつ増加していく。
Ｄ出力コードメモリ31に前出力コードDn-1として12
(10)が保持され、且つ、A/Dコンバータ１から出力コー
ドDnとして14(10)が出力された時点で、比較回路32はD
n-1−Dn＝−２の減算を行う。これによって制御回路３
は、“L"レベルの制御信号Coを出力すると共に、メモリ
31内のコードDn-1（12(10)）を保持する。制御信号Coが
“L"レベルになると、平滑回路の出力、すなわちA/Dコ
ンバータ１のアナログ信号DINは漸次減少し、A/Dコンバ
ータ１が12(10)のコードを出力する程度まで該アナログ
信号DINの電圧が低下すると、A/Dコンバータ１から新た
な出力コードDnとして12(10)が出力される。
(10)が保持され、且つ、A/Dコンバータ１から出力コー
ドDnとして14(10)が出力された時点で、比較回路32はD
n-1−Dn＝−２の減算を行う。これによって制御回路３
は、“L"レベルの制御信号Coを出力すると共に、メモリ
31内のコードDn-1（12(10)）を保持する。制御信号Coが
“L"レベルになると、平滑回路の出力、すなわちA/Dコ
ンバータ１のアナログ信号DINは漸次減少し、A/Dコンバ
ータ１が12(10)のコードを出力する程度まで該アナログ
信号DINの電圧が低下すると、A/Dコンバータ１から新た
な出力コードDnとして12(10)が出力される。
この時、Ｄ出力コードメモリ31には前出力コードDn-1
として12(10)が保持されているので、結局、比較回路32
は前出力コードDn-1（12(10)）と今出力された新たな出
力コードDn（12(10)）との減算処理を行う。この結果は
０であるので、制御回路３は“H"レベルの制御信号Coを
出力する。それによって、A/Dコンバータのアナログ信
号DINは漸次増加し、やがて、A/Dコンバータは出力コー
ドDnとして再び14(10)を出力する。以降同様にして、上
述した動作が繰り返される。
として12(10)が保持されているので、結局、比較回路32
は前出力コードDn-1（12(10)）と今出力された新たな出
力コードDn（12(10)）との減算処理を行う。この結果は
０であるので、制御回路３は“H"レベルの制御信号Coを
出力する。それによって、A/Dコンバータのアナログ信
号DINは漸次増加し、やがて、A/Dコンバータは出力コー
ドDnとして再び14(10)を出力する。以降同様にして、上
述した動作が繰り返される。
従って、コード欠けの異常がある場合には第３図
（ｂ）に示されるように、A/Dコンバータ１はコード欠
けのある部分と前後のコード（12(10)または14(10)）を
繰り返し出力する。つまり、正常であればその出力コー
ドの最大値255(10)に到達するであろうところの時間to
が経過した後でも、この場合には、出力コードは依然と
して12(10)または14(10)を呈する。
（ｂ）に示されるように、A/Dコンバータ１はコード欠
けのある部分と前後のコード（12(10)または14(10)）を
繰り返し出力する。つまり、正常であればその出力コー
ドの最大値255(10)に到達するであろうところの時間to
が経過した後でも、この場合には、出力コードは依然と
して12(10)または14(10)を呈する。
次に、別の異常の形態として、第５図（ｂ）に示され
るように出力コードが……11(10)→12(10)→11(10)→12
(10)→13(10)……と変化する場合（単調性異常の場合）
について説明する。
るように出力コードが……11(10)→12(10)→11(10)→12
(10)→13(10)……と変化する場合（単調性異常の場合）
について説明する。
コード欠けの場合と同様に、出力コードDnは12(10)ま
では正常に漸次１ずつ増加していく。
では正常に漸次１ずつ増加していく。
Ｄ出力コードメモリ31に前出力コードDn-1として12
(10)が保持され、且つ、A/Dコンバータ１から出力コー
ドDnとして11(10)が出力された時点で、比較回路32はD
n-1−Dn＝−１の減算を行う。これによって制御回路３
は、“L"レベルの制御信号C0を出力すると共に、メモリ
31内のコードDn-1（12(10)）を保持する。制御信号Coが
“L"レベルになると、平滑回路の出力、すなわちA/Dコ
ンバータ１のアナログ信号DINは漸次減少する。やがて
出力コードDnとして12(10)が出力される。
(10)が保持され、且つ、A/Dコンバータ１から出力コー
ドDnとして11(10)が出力された時点で、比較回路32はD
n-1−Dn＝−１の減算を行う。これによって制御回路３
は、“L"レベルの制御信号C0を出力すると共に、メモリ
31内のコードDn-1（12(10)）を保持する。制御信号Coが
“L"レベルになると、平滑回路の出力、すなわちA/Dコ
ンバータ１のアナログ信号DINは漸次減少する。やがて
出力コードDnとして12(10)が出力される。
この時、Ｄ出力コードメモリ31には前出力コードDn-1
として12(10)が保持されているので、結局、比較回路32
は前出力コードDn-1（12(10)）と今出力された新たな出
力コードDn（12(10)）との減算処理を行う。この結果は
０であるので、制御回路３は“H"レベルの制御信号Coを
出力する。以降同様にして、上述した動作が繰り返され
る。
として12(10)が保持されているので、結局、比較回路32
は前出力コードDn-1（12(10)）と今出力された新たな出
力コードDn（12(10)）との減算処理を行う。この結果は
０であるので、制御回路３は“H"レベルの制御信号Coを
出力する。以降同様にして、上述した動作が繰り返され
る。
従って、コード欠けの場合と同様に単調性異常の場合
にも、A/Dコンバータ１は単調性に異常のあるコード間
のコードを繰り返し出力する。そのため、A/Dコンバー
タ１の出力コードの最大値255(10)は出力され得ない。
にも、A/Dコンバータ１は単調性に異常のあるコード間
のコードを繰り返し出力する。そのため、A/Dコンバー
タ１の出力コードの最大値255(10)は出力され得ない。
以上説明したように、A/Dコンバータ１のコード欠け
あるいは単調性異常等の局部的な異常は、A/Dコンバー
タから出力されたディジタル出力信号DOUTが最終的にそ
の出力コードの最大値に到達するかを検出することで、
容易に判定することができる。これは、特別なデータ処
理等を用いずに行うことができるので、時間の短縮化に
寄与し、効率化な試験という観点から極めて好適であ
る。
あるいは単調性異常等の局部的な異常は、A/Dコンバー
タから出力されたディジタル出力信号DOUTが最終的にそ
の出力コードの最大値に到達するかを検出することで、
容易に判定することができる。これは、特別なデータ処
理等を用いずに行うことができるので、時間の短縮化に
寄与し、効率化な試験という観点から極めて好適であ
る。
上述した実施例ではA/Dコンバータのコード欠けおよ
び単調性異常の有無を検出する場合について説明した
が、第１図の構成を少し変形することで、A/Dコンバー
タの試験および評価を行う場合に有用な微分非直線性誤
差（DLE）を求めることができる。
び単調性異常の有無を検出する場合について説明した
が、第１図の構成を少し変形することで、A/Dコンバー
タの試験および評価を行う場合に有用な微分非直線性誤
差（DLE）を求めることができる。
この変形例の特徴は、第１図の構成に対し、平滑回
路２として第２図（ｂ）または（ｃ）に示される回路構
成を用い、それによってA/Dコンバータ１の変換域の全
域に亘って直線性の良好な三角波信号を発生させるよう
にしたこと、および制御回路３が該A/Dコンバータの
ディジタル出力信号DOUTの変化点を検出して制御信号CL
（第１図に破線で表示）を出力すること、である。
路２として第２図（ｂ）または（ｃ）に示される回路構
成を用い、それによってA/Dコンバータ１の変換域の全
域に亘って直線性の良好な三角波信号を発生させるよう
にしたこと、および制御回路３が該A/Dコンバータの
ディジタル出力信号DOUTの変化点を検出して制御信号CL
（第１図に破線で表示）を出力すること、である。
第２図（ｂ）の形態において平滑回路２は、（ａ）の
構成に加え、インバータ23と、CMOS構成のトランジスタ
24および25と、バッファ26とから構成されている。ま
た、（ｃ）の形態において、平滑回路２は、インバータ
41と、積分回路を構成する抵抗器42,44およびインバー
タ43と、バッファ45とから構成されている。
構成に加え、インバータ23と、CMOS構成のトランジスタ
24および25と、バッファ26とから構成されている。ま
た、（ｃ）の形態において、平滑回路２は、インバータ
41と、積分回路を構成する抵抗器42,44およびインバー
タ43と、バッファ45とから構成されている。
この場合も前述した実施例と同様、制御回路３は、以
下の表２に示されるような動作を行う。
下の表２に示されるような動作を行う。
この変形例の各部の信号波形は第４図に示されるが、
同図に示されるように、A/Dコンバータの動作制御用ク
ロックφと制御信号CLの発生するタイミングの関係を求
めることにより、上述したDLEを測定することができ
る。これによって、A/Dコンバータの精度の評価を行う
ことが可能となる。
同図に示されるように、A/Dコンバータの動作制御用ク
ロックφと制御信号CLの発生するタイミングの関係を求
めることにより、上述したDLEを測定することができ
る。これによって、A/Dコンバータの精度の評価を行う
ことが可能となる。
以上説明したように本発明によれば、比較的簡易な構
成で、A/Dコンバータの異常の有無を短時間のうちに検
出することができ、しかも、特別なデータ処理等を用い
ずに異常の判別を行えるため、試験および検査の効率化
を寄与することが大きい。また、簡単な変形でDLEを求
めることができるので、A/Dコンバータの精度の評価を
効率良く行うことも可能である。
成で、A/Dコンバータの異常の有無を短時間のうちに検
出することができ、しかも、特別なデータ処理等を用い
ずに異常の判別を行えるため、試験および検査の効率化
を寄与することが大きい。また、簡単な変形でDLEを求
めることができるので、A/Dコンバータの精度の評価を
効率良く行うことも可能である。
第１図は本発明のA/Dコンバータの試験方法が適用され
る装置の構成例を示すブロック図、 第２図（ａ）〜（ｃ）は第１図における平滑回路の構成
例を示す回路図、 第３図（ａ）および（ｂ）は第１図装置の作用を説明す
るための信号波形図、 第４図は第１図装置の変形例の作用を説明するための信
号波形図、 第５図（ａ）および（ｂ）はA/Dコンバータの異常動作
を説明するための図、 である。 （符号の説明） １……A/Dコンバータ、２……平滑回路、 ３……制御回路、 21〜26,41〜45……三角波発生回路、 31……Ｄ出力コードメモリ、32……比較回路、 33……メモリ制御回路、 34……タイミング調整回路、 DIN……アナログ入力信号、 DOUT……ディジタル出力信号、 Co、CL……制御信号、φ……クロック。
る装置の構成例を示すブロック図、 第２図（ａ）〜（ｃ）は第１図における平滑回路の構成
例を示す回路図、 第３図（ａ）および（ｂ）は第１図装置の作用を説明す
るための信号波形図、 第４図は第１図装置の変形例の作用を説明するための信
号波形図、 第５図（ａ）および（ｂ）はA/Dコンバータの異常動作
を説明するための図、 である。 （符号の説明） １……A/Dコンバータ、２……平滑回路、 ３……制御回路、 21〜26,41〜45……三角波発生回路、 31……Ｄ出力コードメモリ、32……比較回路、 33……メモリ制御回路、 34……タイミング調整回路、 DIN……アナログ入力信号、 DOUT……ディジタル出力信号、 Co、CL……制御信号、φ……クロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚本 三六 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭62−219820（ＪＰ，Ａ) 特開 平１−120125（ＪＰ，Ａ) 特開 昭56−79965（ＪＰ，Ａ) 特開 昭62−253226（ＪＰ，Ａ)
Claims (2)
- 【請求項１】アナログ／ディジタル変換器（１）の変換
域の全域に対応するアナログ信号（DIN）を出力可能で
あって、且つ、該アナログ信号を制御信号（CO）の論理
レベルに応じて漸次増加または減少させて該アナログ／
ディジタル変換器に供給する平滑回路（２）と、該アナ
ログ／ディジタル変換器から出力されたディジタル信号
（DOUT）に応答し、該ディジタル信号のコードが漸次１
ずつ増加または減少しているか否かを判定し、該判定結
果に基づき前記制御信号を所定の論理レベルに制御する
制御回路（３）とを設け、 前記アナログ／ディジタル変換器から出力されたディジ
タル信号のコードが最終的に該アナログ／ディジタル変
換器の変換域の最大値または最小値に達するか否かに基
づいて該アナログ／ディジタル変換器の異常の有無を判
定するようにしたことを特徴とするアナログ／ディジタ
ル変換器の試験方法。 - 【請求項２】前記平滑回路（２）は前記アナログ／ディ
ジタル変換器の変換域の全域に亘って直線性の良好な三
角波信号を発生する回路（21〜26,41〜45）を有し、且
つ、前記制御回路（３）は該アナログ／ディジタル変換
器の動作用クロック（φ）を発生すると共に該アナログ
／ディジタル変換器のディジタル出力信号の変化点を検
出して該検出を指示する第２の制御信号（CL）を出力
し、該クロックおよび第２の制御信号の発生するタイミ
ングの関係を求めることで該アナログ／ディジタル変換
器の精度の評価を行うようにしたことを特徴とする請求
項１に記載の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29826488A JP2735076B2 (ja) | 1988-11-28 | 1988-11-28 | アナログ／ディジタル変換器の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29826488A JP2735076B2 (ja) | 1988-11-28 | 1988-11-28 | アナログ／ディジタル変換器の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02145022A JPH02145022A (ja) | 1990-06-04 |
| JP2735076B2 true JP2735076B2 (ja) | 1998-04-02 |
Family
ID=17857380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29826488A Expired - Fee Related JP2735076B2 (ja) | 1988-11-28 | 1988-11-28 | アナログ／ディジタル変換器の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735076B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69124709T2 (de) * | 1990-03-15 | 1997-05-28 | At & T Corp | Eingebaute Selbstprüfung für Analog-Digitalumsetzer |
| WO2001029970A2 (en) * | 1999-10-15 | 2001-04-26 | Koninklijke Philips Electronics Nv | Test circuit for integrated analog-to-digital converters |
-
1988
- 1988-11-28 JP JP29826488A patent/JP2735076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02145022A (ja) | 1990-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |