CH616023A5

CH616023A5 -

Info

Publication number: CH616023A5
Application number: CH37478A
Authority: CH
Inventors: Lawrence Frederick Gee; Denis Brian Jarvis; Christopher John Aldhous
Original assignee: Philips Nv
Priority date: 1977-01-17
Filing date: 1978-01-13
Publication date: 1980-02-29
Also published as: MX144143A; NL7800409A; NL188433B; BE862950A; AU3242978A; AU511541B2; SE7800389L; JPS5390778A; FR2377707A1; CA1112306A; GB1575741A; FR2377707B1; IT1091814B; IT7819249A0; AR215918A1; BR7800236A; US4218693A; DE2801285A1; DE2801285C2; NL188433C

Description

Die Erfindung bezieht sich auf eine integrierte Schaltung zum Erzeugen mindestens einer logischen Kombination zuzuführender logischer Eingangssignale, die einen Halbleiterkörper mit einem Teil von im wesentlichen einem ersten Leitungstyp und einer Matrixkonfiguration von Feldeffekttransistoren mit isolierter Gate-Elektrode enthält, wobei diese Feldeffekttransistoren im genannten Teil gebildet sind, und wobei die

2

5

10

15

20

25

30

35

40

45

50

55

60

65

Gate-Elektroden und die Source- und Draingebiete dieser Feldeffekttransistoren auf selbstregistrierende Weise in bezug auf-einander angeordnet sind, wobei die Feldeffekttransistoren an Kreuzpunkten einer Anzahl nahezu paralleler erster Leiterbahnen, die die Transistor-Gate-Elektroden enthalten, und einer Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp, die an eine Oberfläche des Halbleiterkörpers grenzen, gebildet sind, und wobei diese Oberflächengebiete die Source- und Drain-Elektrodengebiete der Transistoren enthalten, wobei eine erste Gruppe von Transistoren von einer ersten Art mit einer ersten Schwellwertspannung und eine zweite Gruppe von Transistoren von einer zweiten Art mit einer zweiten Schwellwertspannung sind, und wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren einer der beiden Gruppen zuzuführen sind, wobei die zu erzeugende logische Kombination mit Hilfe der Kreuzungspunkte und der Art der an diesen Kreuzungspunkten vorhandenen Transistoren und mit Hilfe der Verbindungen zwischen den Transistoren der genannten einen Gruppe über die den entgegengesetzten Leitungstyp aufweisenden streifenförmigen Oberflächengebiete festgelegt ist.

Die Herstellung von Festwertspeichern (read-only memo-ries) und logischer Schaltungen in Form von Matrizen von Feldeffekttransistorstrukturen mit isolierter Gate-Elektrode ist in der Technologie der integrierten Schaltungen bereits allgemein bekannt. In der Vergangenheit wurde damit angefangen unter Verwendung einer Technologie, bei der Feldeffekttransistoren mit einer isolierten Gate-Elektrode aus Aluminium erhalten werden. Auf diese Weise erwies es sich als möglich, Festwertspeicher herzustellen oder einfache logische Funktionen abzubilden in Form einer Matrix von Aluminiumzeilen, die Gate-Elektroden enthalten, und von Zeilen diffundierter Source- und Draingebiete, die die Aluminiumzeilen praktisch senkrecht kreuzen. In den Speichern war der Zustand jeder Speicherzelle durch die An- oder Abwesenheit einer wirksamen Transistorstruktur unter demjenigen Teil einer Aluminiumzeile festgelegt, der sich zwischen angrenzenden Teilen von Source- und Draingebieten befand, wobei diese An- oder Abwesenheit durch einen dünnen bzw. dicken Oxidschichtteil unter dem genannten Teil der Aluminium-Gate-Zeile bestimmt wurde. Diese Anordnungen bilden grundsätzlich ODER-Funk-tionen ab. Später wurde beim Einführen der Technologie von Silizium-Gate-Elektroden mit den ihr inhärenten Vorteilen eine andere Matrix für einen Festwertspeicher entworfen. In einer derartigen Anordnung ist die Matrix aber etwas komplexer und beansprucht jede Speicherzelle verhältnismässig viel Raum infolge der Tatsache, dass es bei dem selbstregistrierenden Herstellungsverfahren normalerweise nicht möglich ist, dass eine Polysiliziumzeile direkt über eine Diffusionszeile und ohne dass eine Unterbrechung der Diffusionszeile entsteht, geführt wird. In diesem Festwertspeicher wird der Zustand jeder Speicherzelle durch die An- oder Abwesenheit eines wirksamen Transistors mit einer Gate-Elektrode aus Polysilizium bestimmt, die sich auf einem dünnen Oxidschichtteil befindet und selbstregistrierend in bezug auf diffundierte Zeilen von Source- und Drain-Elektroden angeordnet ist. In der Matrix wird jede Polysiliziumzeile dazu benutzt, die Transistor-Gate-Elektroden, die in der genannten Zeile gebildet sind, zu der betreffenden Adressenzeile parallel zu schalten. Die Source-Elektroden der Transistoren jeder dieser Zeilen sind über die diffundierte Zeile parallelgeschaltet und die Drain-Elektroden dieser Transistoren müssen gesondert kontaktiert werden. Diese Kontaktierung erfolgt über Aluminiumzeilen in der Matrix, die sich senkrecht zu den Polysiliziumzeilen erstrecken und die gegen diese an den Kreuzungspunkten isoliert sind, wobei die Kontaktierung der Drain-Elektroden mittels des Aluminiums über Öffnungen in der Isolierschicht stattfindet. Auch dieser Speicher liefert grundsätzlich eine Abbildung von

616023

ODER-Funktionen.

In «I.E.E.E. Journal of Solid State Circuits», Band SC-11, Nr. 3, Juni 1976, S. 360-364, ist ein verbesserter Festwertspeicher beschrieben, bei dem von der Technologie von Silizium-Gate-Elektroden ausgegangen wird. Diese Anordnung enthält eine Matrix, die eine Anzahl diffundierter Zeilen kreuzen,

wobei an jedem Kreuzungspunkt eine Transistorstruktur gebildet ist.

In der vorliegenden Anmeldung ist der Ausdruck «Kreuzungspunkt» in derart weitem Sinne aufzufassen, dass in dem Layout der Schaltung eine obere Zeile (im genannten verbesserten Festwertspeicher eine Polysiliziumzeile) an der Stelle des Kreuzungspunktes oberhalb der unteren Zeile (in diesem Falle einer Diffusionszeile) zu liegen scheint, während in der Praxis normalerweise eine Diskontinuität in der unteren Zeile an der Stelle des Kreuzungspunktes vorhanden sein wird, z. B. eine Diskontinuität infolge des Fehlens der dotierenden Verunreinigung, die für die untere Zeile verwendet ist, oder eine Diskontinuität, die durch einen Unterschied im Dotierungspegel an der Stelle des Kreuzungspunktes gebildet wird, wobei diese Diskontinuität infolge der Bearbeitungen auftritt, die für die Bildung von Transistoren mit selbstregistrierender Gate-Elektrode erforderlich sind.

In dem genannten verbesserten Festwertspeicher besteht eine erste Gruppe der Transistoren vom Anreicherungstyp und eine zweite Gruppe der Transistoren aus Transistoren vom Verarmungstyp, wobei der Unterschied durch das Vorhandensein eines durch Ionenimplantation erhaltenen Kanals bestimmt wird. Auf diese Weise wird der Zustand einer Speicherzelle durch das Vorhandensein eines Anreicherungstransistors oder eines Verarmungstransistors bestimmt. Die Speicherschaltung besteht aus Anreicherungs- und Verarmungstransistoren, die in Zeilen angeordnet sind, wobei die Polysiliziumzeilen Adressenzeilen bilden. In jeder Zeile bilden die Anreicherungstransistoren Treiberelemente, und es funktionieren die Verarmungstransistoren als Reihenwiderstände. Die Anreicherungstransistoren der Zeile sind mittels der Diffusionszeile und der zwischen den Anreicherungstransistoren liegenden Verarmungstransistoren in Reihe geschaltet. Auf diese Weise kann ein verhältnismässig gedrängter Festwertspeicher gebildet werden, wobei jede Speicherzelle nur wenig Raum beansprucht, insbesondere weil es infolge der Reihenschaltung der Transistoren nicht notwendig ist, dass die Transistoren gesondert kontaktiert werden, wie in den früher vorgeschlagenen Festwertspeichern mit Silizium-Gate-Elektroden, in denen die Transistoren parallel angeordnet sind und ein Aluminiumverbindungsmuster vorhanden ist. Der genannte aus Anreiche-rungs- und Verarmungstransistoren bestehende Festwertspeicher liefert grundsätzlich eine Abbildung einer Anzahl von UND-Gattern. In dem genannten Aufsatz in «I.E.E.E. Journal of Solid State Circuits» wird weiter erwähnt, dass der Festwertspeicher, der als Treiberelemente Anreicherungs- und Verarmungstransistoren enthält, bei programmierbaren logischen Anordnungen und dynamischen, verhältnislosen (ratioless) Vierphasen-Logik-Schaltungen verwendet werden kann. Wenn die Matrixstruktur aber zum Erhalten verhältnismässig komplexer logischer Schaltungen verwendet wird, wird es notwendig, eine verhältnismässig tiefe Matrix anzuwenden, in der, um kombinatorische Logik, d. h. jede gewünschte Kombination von" sowohl UND- als auch ODER-Funktionen zu realisieren, eine unnötige Vervielfachung von Transistorstrukturen auftritt. Insbesondere muss ein ODER-Gatter durch eine oder mehr Zeilen gebildet werden, in denen alle Transistoren bis auf einen, Verarmungstransistoren sind. Das Kombinieren derartiger ODER-Gatter mit UND-Gattern führt zu sehr grossen und tiefen Matrizen.

Nach der Erfindung ist eine integrierte Schaltung der eingangs beschriebenen Art dadurch gekennzeichnet, dass die

3

5

10

15

20

25

30

35

40

45

50

55

60

65

616023

Matrixkonfiguration unregelmässig ist, wobei die zu erzeugende logische Kombination weiter mit Hilfe weiterer innerhalb der Konfiguration gebildeter Verbindungen festgelegt ist, wobei diese weiteren Verbindungen mindestens eine Abzweigung der streifenförmigen Gebiete enthalten.

Bei einer besonderen bevorzugten Ausführungsform einer integrierten Schaltung nach der Erfindung erstreckt sich die genannte Anzahl erster Leiterbahnen als eine Gruppe von Zeilen wenigstens teilweise auf Isoliermaterial auf der Oberfläche des Halbleiterkörpers und praktisch parallel zu einer ersten Richtung, wobei sich die genannte Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp als eine Gruppe von Zeilen nahezu parallel zu einer zweiten Richtung erstreckt, die nahezu senkrecht auf der ersten Richtung steht, wobei die streifenförmigen Gebiete vom entgegengesetzten Leitungstyp Diskontinuitäten an den Stellen der Kreuzungspunkte aufweisen, wobei die genannte erste und die genannte zweite Schwellwertspannung derart bestimmt sind, dass die Transistoren der zweiten Gruppe in beiden logischen Zuständen leitend und die Transistoren der ersten Gruppe nur in einem logischen Zustand leitend sind, wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren der ersten Gruppe zuzuführen sind, und wobei die genannte logische Kombination durch das Verbindungsmuster der Transistoren der ersten Gruppe festgelegt ist, wobei dieses Verbindungsmuster die Reihenschaltung des Hauptstromweges des oder jedes Transistors der ersten Gruppe in einer gemeinsamen sich in der genannten zweiten Richtung erstrek-kenden Zeile, der durch das streifenförmige zu der genannten Zeile gehörige Oberflächengebiet gebildet wird, und des Hauptstromweges des oder jedes Transistors der zweiten Gruppe in dieser Zeile enthält. Diese Ausführungsform ist dadurch gekennzeichnet, dass das genannte Verbindungsmuster weiter die Reihen- und/oder Parallelschaltung der Hauptstromwege eines oder mehrerer der Transistoren der ersten Gruppe in anderen sich in der genannten zweiten Richtung erstreckenden Zeilen enthält, wobei die Zeilen in mindestens einer der genannten zwei Gruppen von Zeilen eine Anzahl verschiedener Längen aufweisen und die genannten weiteren Verbindungen weitere streifenförmige Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in einer zu der ersten Richtung nahezu parallelen Richtung erstrecken, enthalten.

Eine integrierte Schaltung nach der Erfindung enthält an erster Stelle Zeilen in Reihe geschalteter Transistoren mit einer ersten und einer zweiten Schwellwertspannung, z. B. Anreicherungs- und Verarmungstransistoren, die nicht notwendigerweise in einer straff definierten regelmässigen Matrixstruktur angebracht zu sein brauchen, wie dies in dem beschriebenen bekannten Festwertspeicher der Fall ist, sondern die in einer unregelmässig gestalteten Matrixkonfiguration angeordnet sind, in deren in einer Gruppe von Zeilen streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp und/ oder in einer Gruppe von Zeilen von Leiterbahnen, die die Gate-Elektroden der Transistoren enthalten, eine Anzahl der Zeilen verschiedene Längen aufweisen, während ferner wenigstens teilweise innerhalb der Matrixkonfiguration eine Verzweigung von Teilen des Verbindungsmusters angebracht ist. Auf diese Weise ist es möglich, verhältnismässig komplexe logische Schaltungen aufzubauen, ohne dass tiefe Matrizen gebildet zu werden brauchen. Vor allem durch das Vorhandensein der genannten weiteren streifenförmigen Oberflächengebiete vom entgegengesetzten Leitungstyp kann leicht eine kombinatorische logische Funktion mit sowohl UND- als auch ODER-Funktionen innerhalb der Matrixkonfiguration realisiert werden, ohne dass eine Vervielfachung von Transistorstrukturen, die bei Anwendung einer wahren regelmässigen Matrixkonfiguration auftritt, notwendig ist. Dies kann als «Verzweigung» der Logik innerhalb der Matrixkonfiguration bezeichnet werden, im Gegensatz zum Entwerfen mit wahren regelmässigen Matrizen.

Bei einer Weitergestaltung der integrierten Schaltung nach der Erfindung enthält das Verbindungsmuster ausserdem innerhalb der Matrixkonfiguration liegende zweite Leiterbahnen, die sich auf Isoliermaterial erstrecken und von den ersten Leiterbahnen durch Isoliermaterial an den Stellen getrennt sind, an denen sie oberhalb dieser ersten Leiterbahnen liegen, wobei die zweiten Leiterbahnen über Öffnungen im Isoliermaterial leitende Verbindungen mit ersten Leiterbahnen und/oder mit Oberflächengebieten vom entgegengesetzten Leitungstyp bilden. Auf diese Weise wird eine weitere Verbindungsschicht, z. B. aus Aluminium, zur Erzielung einer besseren Packungsdichte verwendet. Ausserdem kann durch Anwendung eines derartigen Verbindungspegels aus Aluminium ein viel grösserer Freiheitsgrad in dem Layout der Schaltung erhalten werden. Mit z. B. einem synchronen oder statischen logischen System mit getakteten Flip-Flops und kombinatorischer Logik ist es auf diese Weise möglich, mit Hilfe des Aluminiums die unterschiedlichen Teile der logischen Schaltung über die Verbindungen zu verteilen und dadurch die Gesamtlänge der Verbindungen zu verringern. Die Logik ist dann mit den Verbindungen verflochten, was mit dem Ausdruck «verflochtene Logik» (interlace logie) bezeichnet werden kann.

Ein weiterer Vorteil einer integrierten Schaltung nach der Erfindung besteht darin, dass es einfach ist, mit Hilfe eines Computers eine Maske zur Herstellung einer logischen Schaltung zu entwerfen. Dies wird durch die Möglichkeit erleichtert, die genannten Zeilen von Oberflächengebieten vom entgegengesetzten Leitungstyp und die genannten Zeilen von Leiterbahnen, die die Gate-Elektroden enthalten, gemäss Linien eines Gitters anzuordnen, wobei die Transistoren, die an den Kreuzungspunkten definiert werden, sich an Gitterpunkten befinden und gemäss den Gitterlinien verlaufenden Verbindungen nicht stören. Es ist weiter in einer derartigen Schaltung günstig, die weiteren Oberflächengebiete vom entgegengesetzten Leitungstyp, sofern sie sich innerhalb der Matrixkonfiguration befinden, wenigstens im wesentlichen an Teilen von Gitterlinien entlang, an denen keine ersten Leiterbahnen vorhanden sind, anzuordnen. Ausserdem können die Mittel zum Entwerfen mit Hilfe eines Computers einfach derart eingerichtet werden, dass bei der Umwandlung einer schematischen Darstellung des Layouts der logischen Schaltung in ein Muster für die Masken nur die Transistoren einer bestimmten Gruppe, z. B. nur die Anreicherungstransistoren, wenn Anreicherungs- und Verarmungstransistoren verwendet werden, spezifiziert zu werden brauchen, wobei die genannten Mittel automatisch die gewünschte Maskenkonfiguration für alle nicht-spezifizierten Kreuzungspunkte ergeben. Weiter können in einem derartigen schematischen Layout der genannten synchronen oder statischen logischen Systeme die Flip-Flops als Blöcke, die den Umfang des Flip-Flops angeben und Anschlüsse aufweisen, die an Gitterpunkten am Rande der Matrixkonfiguration liegen, spezifiziert werden.

Bei einer bevorzugten Ausführungsform der integrierten Schaltung nach der Erfindung weisen die Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, eine Anzahl verschiedener Längen auf, während die Zeilen streifenförmiger Gebiete, die sich in der genannten zweiten Richtung erstrecken, auch eine Anzahl verschiedener Längen aufweisen. Auf diese Weise kann eine gewünschte kombinatorische logische Funktion mit einer verhältnismässig kompakten Matrixkonfiguration abgebildet werden. Eine Ausführung, bei der z. B. alle Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, dieselbe Länge aufweisen und die streifenförmigen Gebiete, die sich in der Matrixkonfiguration verzweigen, eine Anzahl verschiedener Längen besitzen, liegt aber auch im Rahmen der Erfindung.

4

5

10

15

20

25

30

35

40

45

50

55

60

65

Eine einzige Leiterbahn kann in mehr als einer der genannten Zeilen, die sich in der genannten ersten Richtung erstrek-ken, vorhanden sein. So kann z. B. eine Leiterbahn selbst verzweigt oder von einer Zeile zu einer anderen geführt sein. Dadurch kann im allgemeinen eine Vergrösserung der Päk-kungsdichte erzielt werden.

Wenn hier von Leiterbahnen und streifenförmigen Oberflächengebieten, die sich als Zeilen in bestimmten Richtungen erstrecken, die Rede ist, ist darunter zu verstehen, dass sich die Bahnen und Gebiete zum grössten Teil in den genannten Richtungen erstrecken, wobei es nicht ausgeschlossen ist, dass die Bahnen oder Gebiete Endteile besitzen, die z. B. senkrecht auf den genannten Richtungen stehen. So können, obgleich die meisten Transistorkanalgebiete zwischen den Source- und Drainelektrodengebieten in einer Richtung orientiert sind, die zu der genannten zweiten Richtung parallel ist, in der sich die streifenförmigen Oberflächengebiete erstrecken, ausserdem noch einige Transistoren vorhanden sein, deren Kanalgebiete z. B. senkrecht zu der genannten zweiten Richtung orientiert sind. Auch diese Möglichkeit kann dazu benutzt werden, eine grössere Packungsdichte zu erzielen.

Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:

Fig. 1 das Schaltbild eines Teiles eines synchronen logischen Systems, wobei dieser Teil einen Flip-Flop und eine kombinatorische logische Schaltung enthält,

Fig. 2 eine schematische Draufsicht auf das Layout eines Teiles einer integrierten Schaltung nach der Erfindung, wobei dieser Teil aus dem in Fig. 1 dargestellten Teil der logischen Schaltung besteht,

Fig. 3 das Schaltbild eines weiteren synchronen logischen Systems, das aus einem Digital/Analogwandler von einem Typ besteht, bei dem eine Regelschaltung ein veränderliches Impulstastverhältnis bei einer vorgegebenen Frequenz herbeiführt,

Fig. 4 den Konzeptentwurf der Schaltung nach Fig. 3 in einer Ausführung, die sich dazu eignet, mit Hilfe eines Computers das Layout zu entwerfen und Maskenmuster zu prüfen,

Fig. 5 eine schematische Darstellung des Layouts der Schaltung nach den Fig. 3 und 4 in Form einer integrierten Schaltung nach der Erfindung,

Fig. 6 eine schematische Draufsicht auf einen Teil der integrierten Schaltung, die unter Verwendung eines Layouts nach Fig. 5 erhalten wird, und

Fig. 7 einen schematischen Querschnitt durch einen Teil des in Fig. 6 gezeigten Teiles einer integrierten Schaltung.

Das Schaltbild nach Fig. 1 zeigt einen Teil eines synchronen logischen Systems, das aus zweiphasig getakteten Flip-Flops mit zwischengeschalteter kombinatorischer Logik besteht, wobei der dargestellte Teil aus einem einzigen Flip-Flop, das innerhalb der Grenzlinie 1 angegeben ist und Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherungs- sowie vom Verarmungstyp enthält, und aus der zugehörigen logischen Schaltung besteht, die innerhalb der Grenzlinie 2 angegeben ist und eine Konfiguration von Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherungstyp enthält. Die Wirkung der in n-Kanal-Technologie mit einer positiven Vdd ausgeführten Schaltung ist derart, dass, wenn der Takteingang 02 auf einen hohen Pegel gebracht wird, die logische Konfiguration über den Anschluss des Transistors Ti aufgeladen wird, der während dieser Stufe leitend ist, wobei der Transistor T2, gleich wie der Transistor Tto, der auf der Unterseite der Konfiguration an Erde liegt, nichtleitend ist. Während dieser Stufe überträgt der Transistor Tt auch Information von der Drainelektrode des Transistors T3 auf den Ausgangstransistor Ts, wodurch bewirkt wird, dass während dieser Periode sich die Ausgänge Q und Q ändern. Wenn dann der Takteingang 0i auf einen hohen Pegel gebracht wird, ist der Transistor Ti nichtlei-

616023

tend und ist der Transistor T2, gleich wie der Transistor Tio, der auf der Unterseite der Konfiguration an Erde liegt, leitend. Die Konfiguration wird abgetastet, wobei das Signal am Eingang des Flip-Flop 1 «niedrig» oder «hoch» ist, je nachdem ob die Konfiguration einen leitenden Weg, der über den leitenden Transistor Tio zur Erde führt, oder nicht. Dies hängt wieder von den logischen Eingangssignalen an den Gate-Elektroden der in der Konfiguration vorhandenen Anreicherungstransistoren ab. Da T2 leitend ist, wird diese Information auf die Gate-Elektrode von T3 und dadurch unmittelbar auf die Drainelektrode von T3 in invertierter Form übertragen. Der Kondensator C ist dazu vorgesehen, eine etwaige Verzerrung des logischen Pegels am Eingang des Flip-Flops infolge eines Kapazitätsungleichgewichts zwischen der Kapazität der Konfiguration und der Gate-Elektrodenkapazität des Transistors T3 auszugleichen. In dem Flip-Flop 1 sind die Transistoren T7, Ts und Ts Verarmungstransistoren.

Die logische Konfiguration nach Fig. 1 bildet auf zweckmässige Weise ein ODER-Gatter mit drei Eingängen, von denen der erste durch die Transistoren Tu, T12, T13 und Tu, der zweite durch die Transistoren Tis und Tie und der dritte durch die Transistoren T17 und Tis gebildet wird. Der erste Eingang enthält ein ODER-Gatter, das durch die Parallelschaltung des Hauptstromweges des Transistors Ti2und der Hauptstromwege der Transistoren T13 und T14 gebildet wird, während die Reihenschaltung der Hauptstromwege der Transistoren T13 und T14 ein UND-Gatter bildet. Der zweite Eingang enthält ein UND-Gatter, das durch die Reihenschaltung der Hauptstromwege der Transistoren Tis und Tie gebildet wird. Der dritte Eingang enthält ein UND-Gatter, das durch die Reihenschaltung der Hauptstromwege der Transistoren T17 und Tis gebildet wird. Die logischen Eingangssignale an den Gate-Elektroden der Transistoren Tn-Tis werden von den Ausgängen Q und Q anderer Schaltungen, z. B. Flip-Flops, Schmitt-Kippschaltungen oder statischer logischer Gatter, geliefert.

Fig. 2 ist eine schematische Draufsicht auf das Layout des Teiles 2 der Schaltung nach Fig. 1 in einer integrierten Schaltung nach der Erfindung, wobei der Halbleiterkörper aus Silizium besteht. In dieser Schaltung enthalten die Transistoren Gate-Elektroden aus polykristallinem Silizium, wobei die Source- und Draingebiete der Transistoren auf selbstregistrierende Weise in bezug auf diese Gate-Elektroden angeordnet sind. In der vorliegenden Ausführungsform sind die Transistoren n-Kanaltransistoren, die sich in einem Teil des Siliziumkörpers befinden, der im wesentlichen p-leitend ist. Die Source-und Draingebiete der Transistoren werden durch n-leitende Oberflächengebiete gebildet, die durch Dotierung erhalten sind. In dem in Fig. 2 dargestellten Teil der Schaltung sind die Transistoren Tio-Tis in einer unregelmässigen Matrix angeordnet und als Anreicherungstransistoren ausgebildet, wobei diese Matrix ausserdem Verarmungstransistoren enthält. Die Transistorenstrukturen, also Anreicherungs- sowie Verarmungstransistoren, sind an den Kreuzpunkten einer Anzahl von Leiterbahnen PSi-PSe aus polykristallinem Silizium, die sich als Zeilen verschiedener Längen wenigstens teilweise über eine Siliziumoxidschicht auf der Oberfläche des Siliziumkörpers erstrecken, und einer Anzahl streifenförmiger n-leitender Oberflächengebiete SD1-SD4 definiert, die sich als Zeilen verschiedener Längen in einer Richtung erstrecken, die zu den Leiterbahnen aus polykristallinem Silizium nahezu senkrecht ist. Die Bahnen aus polykristallinem Silizium sind an den Stellen der Kreuzungspunkte auf einem verhältnismässig dünnen Teil der Siliziumoxidschicht gelegen und sie enthalten dort die Gate-Elektroden der Transistoren. Die streifenförmigen n-leitenden Oberflächengebiete SD1-SD4 enthalten die Source- und Drainelektrodengebiete der Transistoren und weisen Diskontinuitäten an den Kreuzungspunkten auf, wobei diese Diskontinuitäten, die die Transistorkanalgebiete enthalten, infolge des selbst5

5

10

15

20

25

30

35

40

45

50

55

60

65

616023

registrierenden Verfahrens, das bei der Herstellung der integrierten Schaltung mit Silizium-Gate-Elektroden verwendet wird, gebildet werden. Es sei bemerkt, dass der Ausdruck «Kreuzungspunkt» dementsprechend und im oben angegebenen Sinne aufzufassen ist. Wo die Diskontinuitäten derart sind, dass unter dem Polysilizium das Siliziumoberflächengebiet p-leitend ist, sind die Transistoren Anreicherungstransistoren. Auf diese Weise sind die Transistoren Tio-Tis gebildet, wobei die Bezugsbuchstaben und -Ziffern in Fig. 2 an den Stellen der Kanalgebiete angegeben sind. Wo die Diskontinuitäten derart sind, dass unter dem Polysilizium das Siliziumoberflächengebiet n-leitend ist, sind die Transistoren Verarmungstransistoren. In der vorliegenden Ausführungsform werden die Verarmungstransistoren an bestimmten Kreuzungspunkten dadurch gebildet, dass, bevor die Polysiliziumschicht niedergeschlagen wird, in der die Bahnen PS1-PS4 definiert sind, örtlich durch Ionenimplantation erhaltene n-leitende Oberflächengebiete angebracht sind. Die Gebiete, in denen eine maskierende Photoresist-schicht entfernt wurde, bevor die Oberfläche mit Donatorionen beschossen wurde, liegen innerhalb der mit den ununterbrochenen punktierten Linien angegebenen Grenzen. Die Donatorimplantation ist in der Praxis auf die streifenförmige Öffnung beschränkt, die sich in jedem dieser Gebiete befindet und die in einem verhältnismässig dicken Teil der Siliziumoxidschicht gebildet ist.

In dem vorliegenden Beispiel bilden die Verarmungstransistoren Verbindungen mit niedrigem Widerstand in den Zeilen SD1-SD4. Es ist einleuchtend, dass die Anordnung von Anreicherungstransistoren an bestimmten Kreuzungspunkten verhältnismässig einfach ist und dass die Anordnung vorher durch die Maskierung bestimmt wird, die zum Definieren der Stellen verwendet wird, an denen Donatorionen implantiert werden müssen. In der Zeichnung sind die streifenförmigen Gebiete SD1-SD4 mit einer Schraffierung versehen, die das Vorhandensein n-leitender Oberflächengebiete angibt. An den Stellen der Anreicherungstransistoren sind unter den Polysili-zium-Gate-Elektroden keine Linien der Schraffierung vorhanden. Hier sind weder während der Donatorionenimplantation noch beim Durchführen der Diffusion zur Bildung der streifenförmigen Gebiete Donatorverunreinigungen eingeführt. Die Schraffierung hat eine geringere Dichte unter den Gate-Elek-troden der Verarmungstransistoren, um die implantierte niedrigere Donatorkonzentration in diesen Gebieten anzugeben. Die Grenzen der streifenförmigen Gebiete fallen nahezu mit den Grenzen der Gebiete zusammen, in denen das dickere Siliziumoxid geätzt ist, ehe das dünnere Gate-Oxid gebildet ist, wobei diese Grenzen mit gestrichelten Linien angedeutet sind.

Es sei bemerkt, dass infolge der Anbringung der Bahnen aus polykristallinem Silizium PSi-PSe als Zeilen verschiedener Längen und der Anbringung der streifenförmigen diffundierten Oberflächengebiete SD1-SD4 als Zeilen verschiedener Längen, wobei einige der Bahnen innerhalb der Matrix von Transistoren enden, die Matrix von Transistoren keine regelmässige Matrix ist. Eine regelmässige Matrix wird erhalten, wenn die diffundierten Oberflächengebiete und die Polysiliziumzeilen sich kreuzende Zeilen gleicher Länge bilden. Die Tatsache,

dass die Matrix nicht mehr regelmässig zu sein braucht, wird völlig dazu ausgenutzt, auf einfache, aber vorteilhafte Weise eine Form kombinatorischer Logik zu erhalten. So weist z. B. der Transistor Tu zwei Verbindungswege zu Erde auf, die beide über den Transistor Tio verlaufen. Wenn die Matrix eine regelmässige Matrix gewesen wäre, müsste der Transistor T11 in zwei verschiedenen Zeilen angebracht werden und wäre ausserdem eine grössere Anzahl von Kreuzungspunkten erforderlich, an denen Verarmungstransistoren gebildet werden müssen. Durch die unregelmässige Form der Matrix und durch das Vorhandensein weiterer streifenförmiger diffundierter n-leitender Oberflächengebiete Bi, B2 und B3, die sich in einer Richtung erstrecken, die zu den streifenförmigen Gebieten SD1-SD4 nahezu senkrecht ist, wird aber die kombinatorische logische Funktion einfacher ausgebildet, ohne das unerwünschte Duplikation von Transistorstrukturen auftritt. Insbesondere durch das Vorhandensein der Streifen B2 und B3 ist eine Verzweigung des logischen Baumnetzwerks innerhalb der Verbindungen zwischen den Anreicherungstransistoren T10-T14 erhalten. Auf diese Weise sind die in Reihe geschalteten Transistoren T13 und T14 zu dem Anreicherungstransistor T12 parallelgeschaltet. In dieser Ausführungsform liegen von den weiteren streifenförmigen n-leitenden Verzweigungsgebieten Bi, B2 und B3 die Gebiete B2 und B3 innerhalb der Matrix, während das Gebiet Bi ausserhalb der Matrix liegt. In anderen komplexeren logischen Schaltungen kann eine erhebliche Anzahl derartiger Verzweigungsgebiete innerhalb der Matrix liegen.

Es dürfte einleuchten, dass das vorliegende Ausführungsbeispiel zur Illustrierung der der Erfindung zugrunde liegenden Prinzipien dient. Infolge der verhältnismässig einfachen logischen Schaltung sind die Vorteile, namentlich die Oberflächeneinsparung, anscheinend nicht besonders gross. Dies ist darauf zurückzuführen, dass in diesem Ausführungsbeispiel nur ein ODER-Gatter innerhalb der Matrix vorhanden ist. Die Oberflächeneinsparung macht sich viel deutlicher bemerkbar, wenn weitere ODER-Gatter hinzugefügt werden, insbesondere wenn sich diese an einander gegenüber liegenden Enden der Matrix befinden.

In der vorliegenden Ausführungsform werden die logischen Eingangssignale über die Polysiliziumzeilen PSi, PS2, PS3, PS4 und PS5 zugeführt, wobei die Zeile PSe mit dem Takteingang 0i verbunden ist.

Die Ausführung der Matrix in einer unregelmässigen Form kann zusammen mit (a) der Verzweigung, die durch Anwendung der weiteren streifenförmigen Gebiete, wie Bi, B2 und B3, erhalten ist und zur Bildung der gewünschten kombinatorischen Form logischer Eingangssignale dient, und (b) der Möglichkeit, die gewünschten Transistorstrukturen und die Verbindungen dazwischen zu bilden, ohne dass ein weiterer Pegel von Verbindungsbahnen angewandt zu werden braucht, noch mit grösserem Vorteil benutzt werden, wenn komplexere logische Funktionen abgebildet werden müssen. Dies wird dadurch erreicht, dass ein weiterer Pegel von Verbindungsbahnen angewandt wird, um eine grössere Freiheit beim Anordnen der unterschiedlichen Teile der logischen Schaltung zu erhalten, was z. B. zur Folge hat, dass der praktische Aufbau einer komplexen statischen oder synchronen logischen Schaltung nahezu direkt dem Konzeptentwurf entspricht. Eine Ausführungsform, in der die integrierte Schaltung eine synchrone logische Schaltung enthält, wird nun an Hand der Fig. 3 bis 7 beschrieben.

Fig. 3 zeigt ein praktisches Beispiel einer Steuerschaltung, die ein rechteckiges Signal mit einem veränderlichen Impulstastverhältnis liefert, dessen Wert von der digitalen Eingangsinformation gesteuert wird, wobei diese Schaltung ein Gebilde von von Impulsflanken getriggerten dynamischen Flip-Flops und kombinatorischen logischen Gattern enthält. Bei der üblichen Anwendung dieser Schaltung wird der Ausgang Q des Flip-Flops RW zu einer Schaltung geführt, die die Reihenanordnung eines Widerstandes und eines Kondensators enthält und die sich ausserhalb der integrierten Schaltung befindet. Die Spannung am Kondensator ändert sich mit dem Impulstastverhältnis und die Schaltung ist tatsächlich als ein Digital/Analog-wandler zu betrachten.

Die Flip-Flops Bo, Bi, B2 und B3 bilden Speicher, denen Eingangssignale einer anderen integrierten Schaltung oder eines anderen Teiles derselben integrierten Schaltung, z. B. eines Teiles einer Datenverarbeitungsschaltung mit einem binären Ausgang, zugeführt werden. Die von Impulsflanken getriggerten Flip-Flops Ao, Ai, A2 und A3 bilden zusammen mit dem Teil der kombinatorischen Logik, der mit dem D-Eingang derselben

6

5

10

15

20

25

30

35

40

45

50

55

60

65

verbunden ist und dem von den Ausgängen Q und Q her Signale zugeführt werden, einen binären Synchronzähler mit vier Stufen. Das Flip-Flop RW ist mit seinem D-Eingang an einen weiteren Teil der kombinatorischen logischen Schaltung angeschlossen, der einen Komparator bildet, und der das Flip-Flop RW einstellt («setzt») und bei der Zähllage 0 zurücksetzt.

Aus Fig. 3 ist deutlich ersichtlich, dass die zwischen den Flip-Flops angebrachte kombinatorische Logik aus UND-sowie ODER-Gattern aufgebaut ist. Die zu erzeugende logische Kombination oder die zu erzeugende logische Kombinationen ist oder sind derart aufgebaut, dass wenigstens eine Teilkombination, die eine UND- oder eine ODER-Beziehung bildet, ihrerseits wieder einen Teil einer ODER- bzw. einer UND-Beziehung bildet.

Fig. 4 zeigt den Konzeptentwurf der Schaltung nach Fig. 3, der aus drei Blöcken aufgebaut ist und der mit Feldeffekttransistoren mit isolierter Gate-Elektrode ausgeführt werden muss. Im oberen Block befinden sich Flip-Flops Bo, Bi, B2 und B3, wobei die Eingangsgatter Co, Ci, C2 und C3 sich in dieser Ausführungsform in einer anderen integrierten Schaltung befinden. Im mittleren Block befinden sich die Flip-Flops Ao, Ai, A2 und A3, wobei das mit den D-Eingängen verbundene logische Baumnetzwerk angegeben ist. Beispielsweise wird das logische Baumnetzwerk beschrieben, das mit dem D-Eingang von Ai verbunden ist. Dieses Netzwerk besteht aus einem ODER-Gat-ter mit zwei Eingängen, von denen der eine ein UND-Gatter mit den logischen Eingangssignalen AiQ und AoQ und der andere ein UND-Gatter mit den logischen Eingangssignalen AiQ und AoQ ist. Auf ähnliche Weise ist im unteren Block, der das Flip-Flop RW enthält, das logische Baumnetzwerk aus ODER-Gattern an der Stelle einer Verzweigung und aus UND-Gattern aufgebaut, deren logische Eingangssignale dargestellt sind, wobei diese Eingangssignale durch Ausgangssignale der Flip-Flops gebildet werden.

Es ist einleuchtend, dass es möglich ist, die Schaltung mit einer Topologie oder einem Layout zu realisieren, in der oder in dem die Flip-Flops Bo, Bi, B2, B3 nebeneinander in einer Reihe und die Flip-Flops Ao, Ai, A2, A3 nebeneinander in einer anderen Reihe liegen, wobei die logische Baumschaltung, die von diesen Flip-Flops abhängig ist, in einer Matrix ausgeführt ist, während eine weitere Matrix für die logische Baumschaltung, die von dem Flip-Flop RW abhängig ist, vorhanden ist. Im Falle solcher gesonderter Matrizen wären für die eine Matrix 8x10 Zeilen unter den Flip-Flops Ao-A3 und für die andere Matrix 9x 17 Zeilen unter dem Flip-Flop RW notwendig, wobei weiter auch ein all zu komplexes ausserhalb der Matrizen liegendes Verbindungsmuster erforderlich wäre.

Auch ist es möglich, die Flip-Flops in einer Reihe anzuordnen und die logische Schaltung in einer regelmässigen Matrix auszuführen. Dies bedeutet bei Anwendung der Technologie mit Anreicherungs- und Verarmungstransistoren mit Silizium-Gate-Elektroden, dass eine verhältnismässig tiefe Matrix mit 17 Polysiliziumzeilen und 41 Diffusionszeilen erforderlich ist. Dies erfordert verhältnismässig viel Raum auf der verfügbaren Siliziumoberfläche, während ausserdem durch die Notwendigkeit, auf das anzubringende Verbindungsmuster Rücksicht zu nehmen, die Matrix eine grössere Breite als die Reihe von Flip-Flops aufweisen wird. Wenn jedoch eine Struktur nach der Erfindung verwendet wird, in der ein weiterer Pegel von Verbindungsbahnen vorhanden ist, wird ein verhältnismässig einfaches Layout erhalten, wobei viel Raum auf der Siliziumoberfläche eingespart wird. Diese Raumeinsparung beträgt im vorliegenden Beispiel mindestens 30% und kann in einigen anderen Beispielen bis zu 50% im Vergleich zu dem Layout in Form einer regelmässigen Matrix betragen. Die kombinatorische Logik ist gleichsam mit den Verbindungen aller Flip-Flops verflochten, die in einer Reihe angeordnet sind. Ausserdem gibt es bei Anwendung einer Konfiguration mit einer derartigen

616023

Struktur eine grosse Flexibilität in den Möglichkeiten für die topologische Form anderer Teile der Schaltung, wenn die Konfiguration einen Teil einer sehr stark integrierten Schaltung bildet.

Fig. 5 ist eine schematische Darstellung des Layouts der Schaltung nach den Fig. 3 und 4, wie sie als Teil einer integrierten Schaltung nach der Erfindung ausgeführt wird. In diesem Ausführungsbeispiel besteht der Halbleiterkörper aus Silizium und sind die Transistoren n-Kanaltransistoren. Innerhalb der oberen nahezu rechteckigen Strukturen, die durch volle Linien angedeutet sind, befinden sich die Flip-Flops A0-A3, B0-B3 und RW. Der Aufbau der Flip-Flops entspricht nahezu dem Aufbau nach Fig. 1, und dessen Layout wird nicht beschrieben, weil es für die Beschreibung der integrierten Schaltung nach der Erfindung nicht von wesentlicher Bedeutung ist. Die Verbindungen zwischen den Seiten aneinander grenzender rechteckiger Strukturen geben an, dass sich positive und negative (in diesem Falle an Erde gelegte) Speiseleitungen zusammen mit den Takteingangsleitungen 0i und 02 als ununterbrochene Aluminiumzeilen über die ganze Reihe von Flip-Flops erstrecken, wobei sie je Verbindungen mit Teilen der einzelnen Flip-Flops über Öffnungen in der Isolierschicht auf der Oberfläche des Halbleiterkörpers bilden. Auf der Unterseite jeder das Gebiet eines Flip-Flops angebenden rechteckigen Struktur sind drei Verbindungen dargestellt, die für Ao, Bo, Bi, Ai, A2, A3, RW nacheinander von links nach rechts den D-Eingang des Flip-Flops, den normalen Ausgang Q des Flip-Flops und den invertierten Ausgang Q des Flip-Flops und für B2 und B3 nacheinander von links nach rechts den invertierten Ausgang Q, den normalen Ausgang Q und den D-Eingang bilden.

Neben der Reihe von neun Flip-Flops befindet sich eine unregelmässige Matrixkonfiguration von Transistoren mit einer Struktur, die der nach Fig. 2 entspricht, wobei ausserdem noch ein weiterer Pegel von Verbindungen verwendet wird, der durch Leiterbahnen aus Aluminium gebildet wird, die sich über die Matrix erstrecken. Innerhalb des Gebietes der Matrix geben in der Figur gestrichelte Linien diffundierte n-leitende streifenförmige Oberflächengebiete an, die die Source- und Draingebiete der Transistoren enthalten. Die durch abwechselnd Striche und Kreuzchen gebildeten Linien geben Leiterbahnen aus polykristallinem Silizium an, die die Gate-Elektro-den der Transistoren enthalten. Die vollen Linien stellen Bahnen aus Aluminium dar, die Verbindungen bilden. Gewisse der Kreuzungspunkte der Polysiliziumbahnen mit den diffundierten streifenförmigen Gebieten sind mit Quadraten angegeben. An diesen Kreuzungspunkten werden die Anreicherungstransistoren gebildet, wobei die Diskontinuitäten in den streifenförmigen Oberflächengebieten derart sind, dass das Material des Siliziumkörpers unter den Gate-Elektroden aus Polysilizium an diesen Kreuzungspunkten leitend ist. An den verbleibenden Kreuzungspunkten, die nicht speziell markiert worden sind,

sind die Transistoren Verarmungstransistoren, wobei an der Oberfläche des Siliziumkörpers an diesen Kreuzungspunkten örtlich implantierte Donatorkonzentrationen vorhanden sind, wobei die Diskontinuitäten in den streifenförmigen Gebieten an diesen Stellen aus einer Änderung in der Dotierung bestehen.

Die dicken schwarzen Punkte innerhalb und an den Grenzlinien der Matrix geben eine Verbindung zwischen verschiedenen Pegeln an. Diese Verbindungen umfassen Verbindungen von Polysiliziumbahnen mit Diffusionszeilen, Verbindungen von Aluminiumbahnen mit Polysiliziumbahnen und Verbindungen von Aluminiumbahnen mit Diffusionszeilen. Gleich wie in der Matrix nach Fig. 2 weisen in dieser Matrix die Zeilen diffundierter streifenförmiger Gebiete und die Zeilen von Polysiliziumbahnen beide verschiedene Längen auf, wobei gewisse der diffundierten streifenförmigen Gebiete mit weiteren diffundierten streifenförmigen Gebieten verbunden sind, die sich nahezu

7

5

10

15

20

25

30

35

40

45

50

55

60

65

616023

parallel zu den Polysiliziumzeilen erstrecken. Auf diese Weise ist das logische Baumnetzwerk auf zweckmässige Weise verzweigt, wobei sich einige der genannten weiteren diffundierten streifenförmigen Gebiete innerhalb der Matrix erstrecken.

Beispielsweise werden die so erhaltenen Verzweigungen des logischen Baumnetzwerks und der Gebrauch von Aluminiumverbindungsbahnen insbesondere für den Teil der Logik beschrieben, der mit dem D-Eingang des Flip-Flops A3 verbunden ist. Von diesem D-Eingang sind vier diffundierte streifenförmige Zeilen abgezweigt. In der ersten Zeile befindet sich der Hauptstromweg des Transistors mit dem Eingangssignal AiQ, wobei die drei übrigen Transistoren, die an den Kreuzungspunkten dieser Zeile gebildet sind, als Verarmungstransistoren ausgebildet sind, wobei ihre Hauptstromwege in Reihe miteinander und in Reihe mit dem Hauptstromweg des Transistors mit dem Eingangssignal AiQ geschaltet sind. In der zweiten Zeile befinden sich die Hauptstromwege der Transistoren mit den Eingangssignalen AoQ und A3Q, wobei die beiden übrigen Transistoren, die an den Kreuzungspunkten dieser Zeile gebildet sind, als Verarmungstransistoren ausgebildet sind, wobei ihre Hauptstromwege mit denen der Transistoren mit den Eingangssignalen AoQ und A3Q in Reihe geschaltet sind. In der dritten Zeile befindet sich der Transistor mit dem Eingangssignal A2Q, wobei der andere Transistor, der an dem anderen Kreuzungspunkt dieser Zeile gebildet ist, als Verarmungstransistor ausgebildet ist. In der vierten Zeile sind zwei Kreuzungspunkte vorhanden, von denen der erste aus dem Transistor mit dem Eingangssignal A3Q besteht, wobei an dem anderen Kreuzungspunkt ein Verarmungstransistor vorhanden ist. Am Ende der genannten vierten Zeile befindet sich eine Verbindung einer Aluminiumbahn mit dem diffundierten streifenförmigen Gebiet. Diese Bahn bildet an ihrem anderen Ende eine Verbindung mit dem Ende eines anderen diffundierten streifenförmigen Gebietes, in dem sich die Reihenschaltung der Transistoren mit den Eingangssignalen AoQ, AiQ und A2Q befindet. Auf diese Weise ist die UND-Gatterstruktur mit den Eingangssignalen AoQ, AiQ, A2Q und A3Q zum Teil in dem Teil der Logik untergebracht, der unter dem Flip-Flop A2 angeordnet ist. Die anderen Teile des Teiles der Logik, der mit dem D-Eingang von A3 verbunden ist, insbesondere die ODER-Gatter, sind mit Hilfe des beschriebenen Verzweigens unter Verwendung weiterer streifenförmiger sich nahezu parallel zu den Polysiliziumbahnen erstreckender Gebiete gebildet.

In dem Ausführungsbeispiel befinden sich die Polysiliziumbahnen, die sich nahezu parallel zu einer bestimmten Richtung erstrecken, und die diffundierten streifenförmigen Gebiete, die sich nahezu parallel zu einer anderen zu der genannten ersten Richtung nahezu senkrechten Richtung erstrecken, wenigstens teilweise auf Linien eines imaginären Gitters, wobei die Transistoren in der Matrix an gewissen der Gitterpunkte gebildet sind, während die weiteren diffundierten streifenförmigen Gebiete, die sich parallel zu den Polysiliziumzeilen erstrecken, sofern diese innerhalb der Matrix liegen, sich auch auf Gitterlinien erstrecken. In diesem Ausführungsbeispiel ist auch dargestellt, dass die Polysiliziumbahnen von einer Zeile zu der anderen abgelenkt werden können. So ist unter A3 in der genannten dritten verzweigten Zeile die Gate-Elektrode des Transistors mit dem Eingangssignal A2Q durch eine Polysiliziumbahn gebildet, die am ersten Kreuzungspunkt unter A2 die Diffusionszeile kontaktiert und dann zu einer niedriger liegenden Zeile abgelenkt wird. Eine derartige Ablenkung einer Polysiliziumzeile ist auch unter dem Flip-Flop A3 dargestellt.

Aus Fig. 5 ist ersichtlich, dass bei Anwendung der Struktur nach der Erfindung eine verhältnismässig untiefe Matrix erhalten wird, in der die kombinatorischen logischen Teile der Schaltung mit den Verbindungen zwischen den Flip-Flops verflochten sind.

Fig. 6 ist eine schematische Draufsicht auf den Halbleiterkörper und die angebrachten Schichten eines Teiles der integrierten Schaltung, die einen Teil mit dem an Hand der Fig. 5 beschriebenen Layout enthält. Der in dieser Figur gezeigte Teil ist der Teil der Matrixkonfiguration unter den Flip-Flops Ai, A2 und A3. Die Weise, in der die unterschiedlichen Schichten und Gebiete voneinander unterschieden werden, ist gleich der in Fig. 2, mit der Ergänzung, dass die Aluminiumbahnen mit vollen Linien ohne eine zwischenliegende Schraffierung angedeutet sind, dass Aluminiumverbindungen mit diffundierten Oberflächengebieten mit Quadraten innerhalb der Aluminiumzeilen angegeben sind und dass, was die Verbindungen von Polysiliziumbahnen mit diffundierten Oberflächengebieten anbelangt, die Grenzlinien der Gebiete, innerhalb deren während der Herstellung eine Maskierungsschicht entfernt ist, damit die dünne Oxidschicht selektiv entfernt werden kann, bevor die Polysilizi-umschicht niedergeschlagen wird, in der dann die Bahnen definiert werden, mit ununterbrochenen durch Kreuzchen gebildeten Linien angedeutet sind. Um diese Kontakte zwischen Poly-siliziumgebieten und diffundierten Gebieten, an denen eine Verunreinigung durch das Polysilizium, das mit der Siliziumoberfläche in Kontakt ist, hindurchdiffundiert ist, weiter zu markieren, sind zentral an diesen Verbindungen schwarze Punkte angebracht.

Zur Identifikation sind die Anreicherungstransistoren alle gesondert mit ihren Eingangssignalen angedeutet, die über die Polysiliziumzeilen und die Verbindungen dieser Zeilen mit den Ausgängen der Flip-Flops zugeführt werden.

Fig. 7 zeigt einen schematischen Querschnitt durch einen Teil des Halbleiterkörpers der integrierten Schaltung längs der Linie VII-VII der Fig. 6. Der p-leitende Teil 21 des Halbleiterkörpers aus Silizium ist mit auf seiner Oberfläche einem verhältnismässig dicken Siliziumoxidschichtteil 22 und einem verhältnismässig dünnen Siliziumoxidschichtteil 23 dargestellt. Die unterschiedlichen Abmessungen der unterschiedlichen Gebiete werden hier nicht angegeben, weil sie für die vorliegende Erfindung nicht von wesentlicher Bedeutung sind. In allen Fällen können sie leicht und auf übliche Weise vom Fachmann bestimmt werden. Das streifenförmige n+-leitende diffundierte Gebiet liegt in dem Querschnitt innerhalb der Öffnung in der dicken Oxidschicht 22, wobei das eine Ende mit 24 und das andere Ende mit 25 bezeichnet ist. Das n+-leitende streifenförmige Gebiet 24,25 wird von sechs Polysiliziumbahnen gekreuzt, in denen durch Dotierung Donatoren angebracht sind. Diese Bahnen befinden sich auf je einem Teil der dünnen Oxidschicht 23. Aus dem Querschnitt geht hervor, dass an jedem der sechs Kreuzungspunkte eine Diskontinuität in dem n+-Gebiet 24,25 vorhanden ist. An drei der Kreuzungspunkte wird die Diskontinuität durch eine Abwesenheit von Donatorverunreinigungen infolge der mit Hilfe der Polysiliziumbahnen erhaltenen Diffusionsmaskierung gebildet. An diesen Kreuzungspunkten sind Anreicherungstransistoren gebildet, und die Polysiliziumbahnen, in denen die Gate-Elektroden gebildet sind, sind mit AoQ, AiQ und A2Q bezeichnet. An den drei anderen Kreuzungspunkten wird die Diskontinuität durch eine Änderung des Donatordotierungspegels gebildet und in diesen Gebieten enthält die Oberfläche Konzentrationen 26 implantierter Donatorionen, die bewirken, dass die Transistorstrukturen, die mit den darüberliegenden Polysiliziumbahnen gebildet werden, Verarmungstransistoren sind. Wie aus Fig. 6 ersichtlich ist, wird diese implantierte Donatorkonzentration auch in den direkt angrenzenden Teilen des streifenförmigen Gebietes 24,25 vorhanden sein, aber weil diese Konzentration im Vergleich zu der in dem n+-diffundierten Oberflächengebiet niedrig ist, ist diese in den genannten Teilen in Fig. 7 nicht angegeben.

An der Oberfläche des p-leitenden Körpers 21 unter der dickeren Oxidschicht 22 ist ein höher dotiertes Oberflächengebiet 31 vorhanden, das eine kanalunterbrechende Zone bildet,

8

5

10

15

20

25

30

35

40

45

50

55

60

65

9 616023

die üblicherweise in Silizium-Gate-Elektrodenschaltungen ver- zweiter Pegel von Verbindungen eine Schicht von Metallbah-wendet wird. Über Polysiliziumbahnen und die Teile der Silizium- nen, z. B. Aluminiumbahnen, verwendet wird, das Layout erheb-oberfläche, die während der Donatordiffusion unbedeckt lieh verkleinert wird.

waren, um das Gebiet 24,25 zu bilden und das Polysilizium zu In den beschriebenen Ausführungsbeispielen sind die Tran dotieren, erstreckt sich eine niedergeschlagene Siliziumoxid- 5 sistoren der Matrix als Anreicherungs- und Verarmungstransischicht 32. In einer Öffnung 27 (Fig. 6), die in der Schicht 32 stören ausgebildet, wobei ein Verarmungstransistor ein Transi-gebildet ist, ist eine leitende Verbindung zwischen dem stor ist, der bei dem niedrigen logischen Pegel leitend ist. Wenn n+-Gebietteil 25 und einer Aluminiumbahn 28, die sich weiter die logischen Pegel verschoben werden, ist es auch möglich, über die Schicht 32 erstreckt, gebildet. Weitere Aluminiumbah- nur Anreicherungstransistoren in der Matrix zu verwenden, nen 34 und 35, die sich über die niedergeschlagene Silizium- 10 wobei eine Gruppe dieser Transistoren eine andere Schwelloxidschicht 32 erstrecken, sind in Fig. 7. dargestellt. Auf der obe- wertspannung als eine zweite Gruppe aufweist. In einer derarti-ren Fläche der Schicht 32 und über die Aluminiumbahnen 28, gen Abwandlung werden, wenn eine positive Logik verwendet 34 und 35 liegt eine niedergeschlagene Glasschicht 36. wird, in einer Matrix mit n-Kanaltransistoren die logischen

Im Rahmen der Erfindung sind viele Abwandlungen mög- Pegel derart gewählt sein, dass die Transistoren der Gruppe lieh. Die integrierte Schaltung kann unter Verwendung einer ' s mit der niedrigeren Schwellwertspannung in beiden logischen Technologie mit Selbstregistrierung gebildet werden, die von Zuständen leitend sind.

der beschriebenen Technologie verschieden ist, bei der Polysili- Weiter sei bemerkt, dass eine integrierte Schaltung nach zium für die Gate-Elektroden angewendet wird. Z. B. kann der Erfindung eine Anzahl unregelmässiger Matrizen, die die eine Technologie, bei der selbstregistrierende Gate-Elektroden genannte Struktur aufweisen, enthalten kann, die sich an ver-aus Metall verwendet werden, Anwendung finden. Obgleich die 20 schiedenen Stellen an der Oberfläche des Halbleiterkörpers beschriebenen Ausführungsbeispiele beide dynamische logi- befinden. Das weitere Merkmal, dass innerhalb der Matrix ein sehe Systeme sind, ist es auch möglich, die Struktur nach der zweiter Pegel von Verbindungen, der z. B. aus Aluminium-Erfindung in statischen logischen Schaltungen anzuwenden, in schichtteilen besteht, verwendet werden kann, derart, dass die denen die Länge : Breite-Verhältnisse der unterschiedlichen logische Schaltung in bezug auf das Layout optimal aufgebaut Transistoren aufeinander abgestimmt sind (rationed logie), 25 werden kann, bedeutet auch, dass in einer grossintegrierten wobei die Transistoren der Matrix die gleiche Grösse haben,. Schaltung mit einer Anzahl logischer Schaltungen, die je als der Transistor Tio (siehe Fig. 1) nicht vorhanden ist und der eine Matrix der beschriebenen Form ausgebildet sind, die

Transistor Ti aus einem Verarmungstransistor mit sehr hoher Matrizen einfach in bezug auf das Verbindungsmuster unterImpedanz besteht. Auch bei derartigen Schaltungen werden schiedlicher Teile der Schaltung, das durch Teile der Alumini-die gleichen Vorteile erhalten, wobei insbesondere, wenn als 30 umschicht gebildet wird, verteilt werden können.

G

4 Blatt Zeichnungen

Claims

616023

PATENTANSPRÜCHE

1. Integrierte Schaltung zum Erzeugen mindestens einer logischen Kombination zuzuführender logischer Eingangssignale, die einen Halbleiterkörper mit einem Teil von im wesentlichen einem ersten Leitungstyp und einer Matrixkonfiguration von Feldeffekttransistoren mit isolierter Gate-Elektrode enthält, wobei diese Feldeffekttransistoren in dem genannten Teil gebildet sind, und wobei die Gate-Elektroden und die Source-und Draingebiete dieser Feldeffekttransistoren auf selbstregistrierende Weise in bezug aufeinander angeordnet sind, wobei die Feldeffekttransistoren an Kreuzungspunkten einer Anzahl nahezu paralleler erster Leiterbahnen, die die Transistor-Gate-Elektroden enthalten, und einer Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp, die an eine Oberfläche des Halbleiterkörpers grenzen, gebildet sind, und wobei diese Oberflächengebiete die Source- und Drainelektrodengebiete der Transistoren enthalten, wobei eine erste Gruppe von Transistoren von einer ersten Art mit einer ersten Schwellwertspannung und eine zweite Gruppe von Transistoren von einer zweiten Art mit einer zweiten Schwellwertspannung sind, und wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren einer der beiden Gruppen zuzuführen sind, wobei die zu erzeugende logische Kombination mit Hilfe der Kreuzungspunkte und der Art der an diesen Kreuzungspunkten vorhandenen Transistoren und mit Hilfe der Verbindungen zwischen den Transistoren der genannten einen Gruppe über die den entgegengesetzten Leitungstyp aufweisenden streifenförmigen Oberflächengebiete festgelegt ist, dadurch gekennzeichnet, dass die Matrixkonfiguration unregelmässig ist, wobei die zu erzeugende logische Kombination weiter mit Hilfe weiterer innerhalb der Konfiguration gebildeter Verbindungen festgelegt ist, wobei diese weiteren Verbindungen mindestens eine Abzweigung der streifenförmigen Gebiete enthalten.
2. Integrierte Schaltung nach Anspruch 1, bei der sich die genannte Anzahl erster Leiterbahnen als eine Gruppe von Zeilen wenigstens teilweise auf Isoliermaterial auf der Oberfläche des Halbleiterkörpers und praktisch parallel zu einer ersten Richtung erstreckt, wobei sich die genannte Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp als eine Gruppe von Zeilen nahezu parallel zu einer zweiten Richtung erstreckt, die nahezu senkrecht auf der ersten Richtung steht, wobei die streifenförmigen Gebiete vom entgegengesetzten Leitungstyp Diskontinuitäten an den Stellen der Kreuzungspunkte aufweisen, wobei die genannte erste und die genannte zweite Schwellwertspannung derart bestimmt sind, dass die Transistoren der zweiten Gruppe in beiden logischen Zuständen leitend und die Transistoren der ersten Gruppe nur in einem logischen Zustand leitend sind, wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren der ersten Gruppe zuzuführen sind, und wobei die genannte logische Kombination durch das Verbindungsmuster der Transistoren der ersten Gruppe festgelegt ist, wobei dieses Verbindungsmuster die Reihenschaltung des Hauptstromweges des oder jedes Transistors der ersten Gruppe in einer gemeinsamen sich in der genannten zweiten Richtung erstreckenden Zeile, der durch das streifenförmige zu der genannten Zeile gehörige Oberflächengebiet gebildet wird, und des Hauptstromweges des oder jedes Transistors der zweiten Gruppe in dieser Zeile enthält, dadurch gekennzeichnet, dass das genannte Verbindungsmuster weiter die Reihen- und/ oder Parallelschaltung der Hauptstromwege eines oder mehrerer der Transistoren der ersten Gruppe in anderen sich in der genannten zweiten Richtung erstreckenden Zeilen enthält, wobei die Zeilen in mindestens einer der genannten zwei Gruppen von Zeilen eine Anzahl verschiedener Längen aufweisen und die genannten weiteren Verbindungen weitere streifenförmige Oberflächengebiete vom entgegengesetzten Leitungstyp,

die sich in einer zu der ersten Richtung nahezu parallelen Richtung erstrecken, enthalten.
3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Transistoren der ersten Gruppe Anreicherungstransistoren und die Transistoren der zweiten Gruppe Verarmungstransistoren sind.
4. Integrierte Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass das Verbindungsmuster ausserdem weitere innerhalb der Matrixkonfiguration liegende zweite Leiterbahnen enthält, die sich auf Isoliermaterial erstrecken und die an den Stellen, an denen sie über den ersten Leiterbahnen liegen, durch Isoliermaterial von den ersten Leiterbahnen getrennt sind, wobei die zweiten Leiterbahnen über Öffnungen im Isoliermaterial leitende Verbindungen mit ersten Leiterbahnen und/oder mit Oberflächengebieten vom entgegengesetzten Leitungstyp bilden.
5. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass die zweiten Leiterbahnen aus Aluminium bestehen.
6. Integrierte Schaltung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, eine Anzahl verschiedener Längen aufweisen, während die Zeilen streifenförmiger Gebiete, die sich in der genannten zweiten Richtung erstrecken, auch eine Anzahl verschiedener Längen aufweisen.
7. Integrierte Schaltung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass eine ununterbrochene erste Leiterbahn Teile aufweist, die sich in verschiedenen der genannten sich in der ersten Richtung erstreckenden Zeilen befinden.
8. Integrierte Schaltung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass die ersten Leiterbahnen, die sich in der ersten Richtung erstrecken, und die streifenförmigen Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in der zweiten Richtung erstrecken, längs der Linien eines Gitters verlaufen, wobei die Transistorstrukturen an den Kreuzungspunkten an Gitterpunkten des Gitters liegen.
9. Integrierte Schaltung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass sich die weiteren Oberflächengebiete vom entgegengesetzten Leitungstyp an den Stellen, an denen sie innerhalb der Matrixkonfiguration liegen, im wesentlichen an Teilen von Gitterlinien entlang erstrecken, an denen sich keine ersten Leiterbahnen befinden.
10. Integrierte Schaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass für die ersten Leiterbahnen polykristallines Silizium verwendet wird.
11. Integrierte Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass sie ein logisches System enthält, das aus getakteten Flip-Flops und mit diesen verbundenen kombinatorischen logischen Netzwerke innerhalb der Matrixkonfiguration von Transistoren realisiert sind, und wobei die Verbindungen zwischen den Flip-Flops und die Verbindungen zwischen den Transistoren zur Bildung der kombinatorischen logischen Netzwerke miteinander kombiniert und innerhalb der Matrixkonfiguration definiert sind.