DE3343030A1 - Doppelgate-hochleistungsfeldeffekttransistor - Google Patents
Doppelgate-hochleistungsfeldeffekttransistorInfo
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Description
RCA 77333 Dr.Zi/Schä
US.-Ser.No. 444,725
AT: 26. November 1982
US.-Ser.No. 444,725
AT: 26. November 1982
RCA Corporation, New York, N.Y., V.St.v.A.
Die Erfindung bezieht sich auf einen Doppelgate-Feldeffekttransistor
(FET) entsprechend dem Oberbegriff des Anspruchs 1 und insbesondere auf einen Doppelgate-Hochleistungsfeldeffekttransistor.
Es sind Doppelgate-FET bekannt, die die vorteilhafte
Eigenschaft haben, bei hohen Frequenzen, beispielsweise im K -Band, eine hohe Verstärkung aufzuweisen. Außerdem
kann durch Änderung der Vorspannung des zweiten Gates . die Verstärkung variiert werden. Die bekannten Do'ppelgate-FET
können jedoch nur eine geringe Ausgangsleistung von ca. 10 mW abgeben.
Andererseits können gewisse bekannte Einzelgate-FET,
insbesondere der aus der US-PS 3 993 515 bekannte,, kopfstehend ("flip- chip") montierte FET-Typ, mehrere
Hundert Milliwatt Ausgangsleistung abgeben, er läßt jedoch keine hohe und steuerbare Vestärkung bei hohen
Frequenzen zu.
20
20
T Aufgabe der vorliegenden Erfindung ist es daher, einen
'Doppelgate-FET zu schaffen, der hohe einstellbare Verstärkung bei hohen Frequenzen mit hoher Ausgangsleistung
verbindet. Weitere Aufgaben der Erfindung ergeben sich aus den im folgenden dargestellten Vorteilen der
Erfindung.
Diese Aufgaben werden durch den im Patentanspruch 1 gekennzeichneten FET gelöst. Vorteilhafte Ausgestaltungen
und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
Bei einer bevorzugten Ausführungsform der Erfindung hat ein FETVHalbleiterplättchen mindestens einen Drain-Kon-
T5 taktfleck und einen Source-Kontaktfleck und eine Vielzahl
von Elektroden, die jeweils mit den Kontaktflecken verbunden sind, ferner mindestens zwei Gate-Kontaktflecke
und mehrere Gate-Elektroden, die mit jeweils einem Gate-Kontaktfleck verbunden sind, und
schließlich mehr.ere weitere Elektroden, und ein Transistorträger weist ein elektrisch isolierendes und thermisch
gut leitendes Substrat auf, auf dem ein Source-Anschluß, ein Drain-Anschluß und ein Gate-1-Anschluß, ein
Gate-2-Anschluß und ein zusätzlicher Anschluß angeordnet
sind. Der Träger und das Halbleiterplättchen sind wie folgt, angeordnet: Der Drain-Kontaktfleck des Plättchens
ist elektrisch mit dem Drain-Anschluß des Trägers verbunden, der Source-Kontaktfleck des Plättchens ist
elektrisch mit dem Source-Anschluß des Trägers verbunden, einer der Gate-Kontaktflecken des Plättchens ist
elektrisch mit dem Gate-1-Anschluß -des Trägers verbunden,
ein anderer der Gate-Kontaktflecken des Plättchens ist elektrisch mit
dem Gate-2-Anschluß des Trägers verbunden und die weiteren Elektroden des Plättchens sind elektrisch mit
dem zusätzlichen Anschluß des Trägers verbunden.
. 5 Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher
erläutert.
Es zeigen:
10
10
Fig. 1 als Aufsicht ein konventionelles FET-Halbleiterplättchen
für einen Einzelgate-Leistungsfeldeffekttransistor;
Fig. 2 ein Aufriß und Schnitt entlang Linie 2-2 des FET-Halbleiterplättchens aus Fig. 1;
Fig. 3 als Aufsicht einen Einzelgate-Leistungs-FET-Träger,
über dem - in Umrissen dargestellt - das konventionelle FET-Plättchen aus Fig. 1 angeordnet
ist; ·
Fig. 4 als Aufriß und Schnitt entlang Linie 4-4 der Fig.
3 den Träger und das Plättchen aus Fig. 1 entsprechend der konventionellen AusfUhrungsform;
Fig. 5 ein Schaltbild eines konventionellen Einzelgate-Leistungsfeldeffekttransistors
entsprechend den Fig. 3 und 4;
30
30
Fig. 6 als Aufsicht einen Doppelgate-Leistungs-FET-Träger,
über dem - in Umrissen dargestellt - das FET-Plättchen aus Fig. 1 entsprechend einer
bevorzugten Ausführungsform der vorliegenden
Erfindung angeordnet ist;
Fig. 7 als Aufriß und im Schnitt entlang Linie 7-7 der Fig. 6 den Träger und das Plättchen aus Fig. 1
entsprechend einer bevorzugten Ausführungsform der Erfindung; und
Fig. 8 ein Schaltbild eines Doppelgate-Leistungsfeldeffekttransistors
entsprechend einer bevorzugten AusfUhrungsform der Erfindung gemäß der
Fig. 6 und 7.
In den Figuren 1 und 2 ist AAufsieht bzw. Aufriß und
Querschnitt ein FET-Halbleiterplättchen oder Pellet zur
Herstellung eines Einzelgate-Leistungsfeldeffekttransistors dargestellt. Das Plättchen 10 umfaßt ein
Halbleitersubstrat 12 aus Galliumarsenid (GaAs), auf dfl(js
eine η-dotierte, ungefähr 0,3 μπι dicke GaAs-Schicht 14
aufgebracht ist. Auf der Schicht 14. befindet sich ein
Muster von Elektroden und Kontaktflecken, die im folgenden näher beschrieben werden. Die Kontaktflecken
und Elektroden sind zwar bei der bekannten Einzelgate-Anwendung und der erfindungsgemäßen Doppelgate-Anwendung
physisch gleich angeordnet, sie werden jedoch in unterschiedlicher Weise verwendet.
In den Figuren 1 und 2 wird die erfindungsgemäße Verwendung der Elektroden und Kontaktflecken durch
Buchstaben S (Source), D (Drain) und G (Gate) ohne Klammern ( ) und die konventionelle Verwendung der
Elektroden und Kontaktflecken durch die gleichen, aber
BAD ORIGINAL
Ι in Klammern gesetzten Buchstaben bezeichnet. Alle S-, D-
und G-Elektroden erstrecken sich zwischen den Linien 16-16 und 18-18 in Fig. 1. In Fig. 1 sind vier
Kontaktflecken 20, 22, 24 und 26 dargestellt. Üblicherweise
sind Elektroden und Anschlußflecken aus Gold und auf dem Substrat 14 niedergeschlagen.
Bei einer konventionellen Anordnung gibt es beispielsweise zwei Drain-Kontaktflecken 20, 22. Der (D)-Kontaktfleck
20 ist mit zwei (D)-Elektroden 20a und 20b verbunden. Ähnlich gibt es auch bei der konventionellen
Ausführungsform zwei Gate-Kontaktflecken 24 und 26. Beispielsweise ist der (G)-Kontaktfleck 26 mit vier
(G)-Elektroden 26a, 26b, 26c und 26d verbunden. Bei der Anordnung nach Fig. 2 liegen alle fünf konventionellen
(S)-Elektroden 30, 32, 34, 36 und 38 über der Schicht 14 und höher als alle vier (D)-Elektroden 20a, 20b, 22a und
22b. Die acht (G)-Elektroden (die in Fig. 2 wegen ihrer geringen Größe nicht mit Bezugszahlen versehen sind,
sind in Ausnehmungen der Schicht 14 abgesenkt, um eine leichtere Herstellung zu ermöglichen. Bei der konventionellen
Ausführungsform sind die fünf (S)-Elektroden mit keinen Source-Kontaktflecken, sondern über einen Träger
elektrisch miteinander verbunden, wie es im folgenden beschrieben wird. In Fig. 2 ist nicht zu sehen, daß die
oberen Flächen der Kontaktflecken 20, 22, 24 und 26 sich
auf der gleichen Höhe wie die oberen Flächen der (S)-Elektroden befinden.
Bei einem typischen konventionellen Halbleiterplättchen oder Pellet kann sich das Elektroden- und Kontaktlei-
tungsmuster, das in den Figuren 1 und 2 dargestellt ist,
abgesehen von einer (S)-Endelektrode (beispielsweise 38) wiederholen. Das heißt, daß eine Gruppe von Kontaktflecken
und Elektroden zwischen den und einschließlich der Elektroden 30 und 26d links von der Elektrode 30
angeordnet werden. Da diese sich wiederholenden Gruppen von Elektroden für die vorliegende Erfindung nicht
wesentlich sind, sind sie nicht dargestellt.
Die verschiedenen Kontaktflecken und Elektroden werden
bei der Erfindung ganz anders verwendet als beim Stand der Technik. Beispielsweise werden bei Fig. 1 die
Elektroden 22a und 22b als Source-Elektroden und nicht wie beim Stand der Technik als Drain-Elektroden verwen-
T5 det. Entsprechend ist auch der Kontaktfleck 22, der mit
den Elektroden 22a und 22b verbunden ist, ein Source-Kontaktfleck und nicht ein Drain-Kontaktfleck. Die
Elektroden 30, 32 und ein Teil der Elektroden 34 werden als Drain-Elektroden und nicht als Source-Elektroden
verwendet. Schließlich werden die Gate-Elektroden, die mit dem Gate-Kontaktfleck 24 verbunden sind, als
Gate-1-Elektroden, und die Gate-Elektroden, die mit dem Gate-Kontaktfleck 26 verbunden sind, als Gate-2-Elektroden
des Doppelgate-FET verwendet und nicht einfach als Gate-Elektrode eines Einzelgate-FET.
Beim Stand der Technik wird das FET-Plättchen 10 auf
einem Träger 50 kopfstehend) oder "flip-chip" befestigt, wie es in der Aufsicht in Fig. 3 und als Schnitt
in Fig. 4 dargestellt ist. In den Figuren 3 und 4 ist die mechanische Konstruktion eines Einzelgate-Leistungsfeldeffekttransistors
und in Fig. 5 die elektrische Schaltung eines solchen Transistors dargestellt. In Fig.
3 ist das Plättchen 10 nur in Umrissen gezeigt, so daß
-ιοί der Träger deutlich zu erkennen bleibt. Da außerdem der
Maßstab in den Figuren 3 und 4 kleiner als in den Figuren 1 und 2 ist, werden nur die Gate- und
Drain-Kontaktflecken, nicht aber die Elektroden dargestellt,
und die Source-Elektroden sind einfach nur als ein langes Kästchen und nicht als individuelle Elektroden
dargestellt. Die Verwendung der Klammern mit den Bezeichnungen G, D und S ist konsistent mit deren
Verwendung in den Figuren 1 und 2.
·
Der Träger 50 umfaßt ein Teil 52, das zum Zwecke der
Wärmeleitung und zur elektrische Verbindung mit allen Source-Elektroden (S) aus Kupfer besteht und die Form
eines kopfstehenden T aufweist, wie es in Fig. 4 dargestellt ist. Zwecks guter Wärmeableitung weist der
vertikale Teil 52a des T typischerweise einen trapezoiden Querschnitt, wie er in Fig. 4 dargestellt ist, auf.
Der Träger 50 enthält außerdem zwei keramische Aufsätze 54 und 56, die im wesentlichen parallel zum Teil 52a
laufen und es flankieren. Auf jedem keramischen Aufsatz befindet sich eine Kupferschicht 58 bzw. 60. Die
Gate-Kontaktflecken 24 und 26 des Plättchens sind mit der Kupferschicht 58 durch kurze Stücke von Verbindungsdrähten 62 bzw. 64 verbunden. Ähnlich sind die Drain-
Kontaktflecken 20 und 22 des Plättchens mit der Kupferschicht 60 durch kurze Stücke von Verbindungsdrähten
66 bzw. 68 verbunden. Folglich sind die Gate-Kontaktflecken 24 und 26 elektrisch durch die Kupferschicht
58, die Drain-Kontaktflecken 20 und 22 durch die Schicht 60 und die Source-Elektroden durch den T-förmigen
Bereich 52a, der außerdem die in den Source-Elektroden und den anderen Teilen des Plättchens 10 entstehende
-: :-: ■■'■ 33Λ3030
Wärme ableitet, miteinander verbunden. Die Schicht 58 ist der Gate-Anschluß des Transistors, der in Fig. 3 mit
g bezeichnet ist. Die Schicht 56 ist der Drain-Anschluß der Transistors, der in Fig. 3 mit d bezeichnet ist, und
das T-förmige Teil 52 ist der Source-Anschluß des Transistors, der in Fig. 3 mit s bezeichnet ist.
Fig. 5 zeigt das elektrische Schaltbild des in den Figuren 3 und 4 mechanisch dargestellten Transistors.
Die in Klammer ( ) gesetzten Buchstaben gelten für den Stand der Technik; D, G und S haben die gleichen
Bedeutungen wie in den Figuren 1 'und 2, während die mit
den kleinen Buchstaben d, g und s bezeichneten Anschlüsse denen in Fig. 3 entsprechen.
In den Figuren 6, 7 und 8 wird gezeigt, wie das Plättchen aus Fig. 1 und 2, das ursprünglich für einen
Einzelgate-Leistungsfeldeffekttransistor bestimmt war, für die Herstellung eines Doppelgate-FET verwendet wird,
der mit größerer Leistung als ein konventioneller Doppelgate-FET belastet werden kann. Fig. 6 zeigt als
Aufsicht eine erfindungsgemäße Ausführungsform eines
Doppelgate-FET. Der FET umfaßt einen Träger 70 und - wie in Fig. 3 in Umrissen - das FET-Plättchen 10 aus den
Figuren 1 und 2. Ähnlich wie in Fig. 3 sind nur die Gate- und die Drain-Kontaktflecken (von den Drain-Kontaktflecken
wird einer als Source-Kontaktfleck verwendet) und eine allgemeine Source- (Drain-) Fläche
dargestellt. Fig. 7 zeigt einen Aufriß und Schnitt entlang der Linien 7-7 der Fig. 6, und zwar mit
montiertem FET-Plättchen 10.
Der Träger 70 umfaßt ein Substrat 72, das vorzugsweise aus Berylliumoxid (BeO) besteht und auf dem ein
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Leitungsmuster, typischerweise aus Kupfer und Gold, aufgebracht ist. Berylliumoxid ist bekannterweise ein
guter elektrischer Isolator und ein guter Wärmeleiter. Das Leitungsmuster enthält einen Drain-Kontaktfleck 74,
der mit dem Drain-Kontaktflecken 20 des Plättchens 10 fluchtet und elektrisch verbunden ist, einen Source-Kontaktfleck
76, der mit dem Source-Kontaktflecken 22 (einem Drain-Kontaktflecken der konventionellen Anordnung)
fluchtet und elektrisch verbunden ist, einen Gate-1-Kontaktfleck 78, der mit dem Gate-Gi-Kontaktflecken
24 des Plättchens 10 fluchtet und elektrisch verbunden ist, und einen Gate-2-Kontaktfleck 80, der mit
dem Gate-G2-Kontaktflecken 26 des Plättchens 10 fluchtet und elektrisch verbunden ist. Das Leitungsmuster umfaßt
außerdem einen Kontaktfleck 82, der mit allen Elektroden 30, 32, 34, 36 und 38 fluchtet und elektrisch verbunden
ist. Die verschiedenen Kontaktflecken und Elektroden auf
dem Plättchen 10 sind mit den jeweiligen Kontaktflecken
auf dem Träger 70 verlötet. Die beim Betrieb im Plättchen 10 entstehende wärme wird auch durch die
verschiedenen Kontaktflecken zu dem BeO-Substrat 72 und
von dort zu den anderen Teilen der Schaltung (nicht gezeigt) und schließlich in die Umgebung abgeleitet.
Der Kontaktfleck 74, 76, 78 und 80 sind die Anschlußklemmen des Doppelgate-Transistors und mit Kleinbuchstaben
bezeichnet, die im Schaltbild des Doppelgate-FET in Fig. 8 mit den gleichen Buchstaben bezeichnet
sind. Der Kontaktfleck 74 ist also der Drain-Kontaktfleck d des Transistors der Kontaktfleck 76 der
Source-Kontaktfleck s des Transistors, der, wie in Fig.
8 dargestellt, üblicherweise mit Erde verbunden ist, der
■1 Kontaktfleck 78 ist die Gate-g1-Anschlußklemme des
Transistors und der Kontaktfleck 80 ist die Gate-g2-Anschlußklemme
des Transistors.
5 Obwohl in den Figuren 6, 7 und 8 kein externer Anschluß
am Source-(S2/D1)-Kontaktflecken 82 dargestellt ist,
kann bei einigen Anwendungen eine Verbindung dieses Kontaktfleckes mit anderen Schaltungselementen (nicht
gezeigt) wünschenswert sein und kann dann einfach durch ·} Q Hinzufügen der gewünschten Schaltung auf dem BeO-Substrat
72 mit geeigneter Verbindung zum Kontaktfleck 82 hergestellt werden.
Bei Betrachtung der Figuren 1 und 2 sowie der Figuren 6, ^ 5 7 und 8 ist ersichtlich, daß bei der Erfindung die
konventionell als Source verwendeten Elektroden als Drain-Elektroden verwendet werden, Beispiele hierfür
sind die Elektroden 30, 32 und 34 in Fig. 1; ferner werden die konventionell als Drain verwendeten Elektroden
als Source-Elektroden verwendet, Beispiele hierfür sind die Elektroden 22a und 22b, und die verschiedenen,
beim Stand der Technik elektrisch miteinander verbundenen Gate-Elektroden (Fig. 3) werden elektrisch in zwei
Gates G1 und G2 aufgeteilt.
Durch die Verwendung eines FET-Halbleiterplättchens 10
(Fig. 1), das beim Stand der Technik zur Herstellung eines Einzelgate-Leistungsfeldeffekttransistors dient in
Kombination mit einem neuartigen Träger, durch den die Plättchenelektroden anders als bei dem konventionellen
Träger geschaltet werden und der auch andere externe
-14-
Anschlüsse, wie es in den Figuren 6 und 7 dargestellt
ist, aufweist, wird ein Doppelgate-FET geschaffen, der mit einem Vielfachen der; Leistung konventioneller
Doppelgate-FET belastet werden kann. Außerdem können weitere Schaltkreise und Schaltungselemente, die nicht
gezeigt sind, auf dem BeO-Substrat 72 angeordnet werden und mit den Kontaktflecken 74, 76, 78 und 80 in
geeigneter Weise verbunden werden.
Claims (4)
- FSR-. EH ETEH- V.:BEZ-OLB-DIPL. ING. PETER SCHÜTZDIPL. ING. WOLFGANG HEUSLERPATENTANWÄLTEMARIA-THERESIA-STRASSE 22 POSTFACH Θ6 02 60D-βΟΟΟ MUENCHEN 86RCA 77333 Dr.Zi/Schä
US.-Ser.No. 444,725
AT: 26. November 1982ZUGELASSEN BEIM EUROPAISCHEN PATENTAMTEUROPEAN PATENT ATTORNEYS MANDATAIRES EN BREVETS EUROPEEfTELEFON 10891 470 60 06TELEX 322 63STELEGRAMM SOMBEZFAX CR Il + III (0891 2716063RCA Corporation,
N.ew York, N.Y. , V.St.v.A.Doppelgate-HochleistungsfeldeffekttransistorPatentansprücheDoppelgate-Feldeffekttransistor (FET) mit einem FET-Halbleiterplättchen (10, Fig. 1, 2) und einem Träger (50, Fig. 3 und 4), bei dem das Halbleiterplättchen (10) (a) Source-Elektroden (30, 32, 34, 36, 38), einen ersten und einen zweite Drain-Kontaktfleck (20, 22) mit einer Vielzahl von Elektroden (20a, 20b, 22a, 22b) und (b) mindestens zwei Gate-Kontaktflecken (24, 26) mit einer Vielzahl von Elektroden (24a-d, 26a-d) aufweist und bei dem der Träger (50) einen ersten, einen zweiten undPOSTSCHECK MÖNCHEN NR. 69148-800BANKKONTO HYPOBANK MÖNCHEN (BLZ 700200401 KTO. 6060S67378 SWIFT HYPO DE Mleinen dritten Anschluß (52, 60, 58) aufweist, die elektrisch voneinander isoliert sind und die mit den Source-Elektroden, Drain-Kontaktflecken bzw. Gate-Kontaktflecken verbunden sind; dadurch gekennzeichnet, daß der Träger (50) ein Substrat (70, Fig. 7) aus einem Material umfaßt, das elektrisch isoliert, um die Kontaktflecke und Elektroden voneinander zu isolieren, und das thermisch gut leitfähig ist;der zweite Trägeranschluß (60) in einen Source-Anschluß (76) und einen Drain-Anschluß (74) aufgeteilt ist und der dritte Anschluß (58) des Trägers in einen Gate-1- und Gate-2-Anschluß (78, 80) aufgeteilt ist; undder Träger (50) und das Halbleiterplättchen(10) so angeordnet sind, daß der erste und der zweite Gate-Kontaktfleck (24, 26) des Halbleiterplättchens (10) mit dem Gate-1- bzw. Gate-2-Anschluß (78,80) des Trägers (50) verbunden ist, und daß der erste und der zweite Drain-Kontaktfleck des Halbleiterplättchens (10) mit dem Source- bzw. Drain-Anschluß des Trägers verbunden sind und die Source-Elektroden des Halbleiterplättchens mit dem ersten Anschluß (52) des Trägers verbunden sind. - 2. Doppelgate-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (70) aus Berylliumoxid besteht.
- 3. Doppelgate-Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß die Source-Elektroden (30, 32, 34, 36, 38) des Halbleiterplättchens (10) als Source- und Drain-Elektroden dienen, die alle mit dem ersten Anschluß (52) des Trägers (50) und .nicht mit irgendeinem anderen Kontaktfleck des Halbleiter-BAD ORIGINAL1 plättchens verbunden sind.
- 4. Doppelgate-Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die 5 Elektroden auf einer langgestreckten Linie liegen.
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