DE19721967C2 - Speicherbaustein - Google Patents
SpeicherbausteinInfo
- Publication number
- DE19721967C2 DE19721967C2 DE19721967A DE19721967A DE19721967C2 DE 19721967 C2 DE19721967 C2 DE 19721967C2 DE 19721967 A DE19721967 A DE 19721967A DE 19721967 A DE19721967 A DE 19721967A DE 19721967 C2 DE19721967 C2 DE 19721967C2
- Authority
- DE
- Germany
- Prior art keywords
- motherboard
- connection
- adapter board
- semiconductor memory
- memory devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
- H05K1/0295—Programmable, customizable or modifiable circuits adapted for choosing between different types or different locations of mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09954—More mounting possibilities, e.g. on same place of PCB, or by using different sets of edge pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10386—Clip leads; Terminals gripping the edge of a substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
Die vorliegende Erfindung bezieht sich auf einen
Speicherbaustein mit einer Adapterplatine, die mit einer
Halbleiterspeichereinrichtung versehen ist, und einer
Grundplatine zur Bereitstellung der Adapterplatine.
Herkömmlicherweise wurden in einem Fall der Erhöhung der
Anzahl von auf einer Grundplatine vorgesehenen
Halbleiterspeichereinrichtungen viele Arten von direkten
Befestigungsverfahren auf einer oberen und einer unteren
Oberfläche der Grundplatine angewendet. Daher war die Anzahl
von zu befestigenden Halbleiterspeichereinrichtungen durch
durch eine Befestigungsfläche auf der Grundplatine
beschränkt.
Zur Lösung eines derartigen Problems, d. h. zur Erhöhung der
Speicherkapazität der Grundplatine, wurde ein in der
japanischen Patentveröffentlichung Nr. 8-76947 offenbartes
Verfahren vorgeschlagen, bei dem
Halbleiterspeichereinrichtungen auf einer Adapterplatine
befestigt sind, wobei die Adapterplatinen auf der
Grundplatine befestigt sind.
Andererseits hat sich die Speicherkapazität der
Halbleiterspeichereinrichtungen mit dem Fortschreiten von
Generationen vervierfacht. Wenn die
Halbleiterspeichereinrichtungen allerdings durch eine neue
Generation von Halbleiterspeichereinrichtungen (d. h.
Speichereinrichtungen, die eine viermal größere
Speicherkapazität als die vorhergehende Generation von
Halbleiterspeichereinrichtungen aufweisen) ersetzt werden,
verändert sich die Anzahl von Anschlüssen zur Verbindung der
Adapterplatine mit der Grundplatine und deren Zuordnung.
Daher müssen die Anzahl von Anschlüssen und deren Zuordnung
auf der Grundplatine jedes mal dann verändert werden, wenn
sich die Generation der Halbleiterspeichereinrichtungen bei
dem vorstehend angeführten Verfahren verändert.
Die DE 37 05 828 A1 offenbart eine Vorrichtung zum
Anschließen eines anschlusskompatiblen integrierten
Schaltkreises an eine Leiterplatte. Die Leiterplatte eines
Einplatinen-Computers enthält u. a. zwei als integrierte
Schaltkreise ausgebildete Mikroprozessoren sowie mindestens
einen Lötsockel zur Aufnahme eines Speicherchips (RAM). Zur
Bildung einer Speichererweiterung wurde der ursprünglich
vorhandene RAM-Baustein ausgelötet und durch einen
Speicherchip mit größerer Speicherkapazität ersetzt. Da der
neue Speicherchip mit dem Lötsockel nicht anschlusskompatibel
ist, wurde der Chip auf den Lötplatz einer Adapterplatine
gelötet, die ihrerseits mit ihren Randkontaktierungen an die
Lötfelder des Lötsockels angelötet ist. Durch entsprechende
Verdrahtung der Leiterbahnen auf der Adapterplatine wird die
fehlende Anschlusskompatibilität hergestellt. Der
Speicherchip weist gegenüber dem Lötsockel einige überzählige
Adressanschlüsse auf, die über entsprechende Leiterbahnen
innerhalb der Adapterplatine mit den Lötaugen verbunden sind.
An diese Lötaugen können Schaltdrähte angelötet werden, über
die mit Hilfe mechanischer oder elektronischer Schalter die
verschiedenen Adressbereiche des Speicherchips ansprechbar
sind.
Ferner offenbart die US-A-5 640 760 ein Verfahren zur
dreidimensionalen Verbindung von Baueinheiten elektronischer
Komponenten unter Verwendung gedruckter Schaltungen. Die
Baueinheiten sind dabei in m Reihen und n Spalten eines
isolierenden Substrats auf einer oder beiden Seiten des
Substrats angeordnet.
Des weiteren ist in der US-A-5 191 404 eine Baueinheit mit
hoher Packungsdichte und geringem Profil für integrierte
Schaltungschips offenbart. Gemäß der US-A-5 191 404 sollte
eine Speicherarraytechnologie hoher Packungsdichte
ausgebildet werden, bei der eine ältere, kostengünstigere
Speicherchiptechnologie verwendet werden kann, ohne dass eine
Neuentwicklung vorhandener Computerplattformen erforderlich
ist.
Der Erfindung liegt die Aufgabe zugrunde, einen
Speicherbaustein auszubilden, der für eine neue Generation
von darauf anbringbaren Halbleiterspeichereinrichtungen nur
durch Veränderung des Entwurfs einer Adapterplatine ohne
Veränderung des Entwurfs einer Grundplatine anwendbar ist.
Diese Aufgabe wird durch einen Speicherbaustein mit den
Merkmalen gemäß Patentanspruch 1 gelöst.
Als Ergebnis ausführlicher Studien wurde herausgefunden, daß
im Fall einer Grundplatine mit Verbindungsanschlüssen zur
Verbindung mit zumindest zwei Generationen von
Adapterplatinen, wobei ein Teil der Verbindungsanschlüsse bei
einer Adapterplatine einer ersten Generation und der andere
Teil der Verbindungsanschlüsse bei einer Adapterplatine einer
zweiten Generation anwendbar sind, die Grundplatine nicht neu
entworfen werden muß, und eine Generationsänderung der
Halbleiterspeichereinrichtungen bewältigt wird.
Wenn eine Veränderung der Generation der
Halbleiterspeichereinrichtungen unter Verwendung des
Speicherbausteins mit einem derartigen Aufbau erforderlich
ist, wird nur die Konstruktion bzw. der Entwurf der
Adapterplatine verändert, und die Adapterplatine wird durch
Auswahl und Verbindung lediglich erforderlicher Anschlüsse
aus den zuvor an der Grundplatine vorgesehenen
Verbindungsanschlüssen verbunden, so daß die Adapterplatine
nach der Entwurfsänderung der Adapterplatine ohne Veränderung
des Entwurfs bzw. der Konstruktion der Grundplatine
vorgesehen werden kann. Daher ist es erfindungsgemäß möglich,
die Generation von Halbleiterspeichereinrichtungen ohne
Veränderung des Entwurfs der Grundplatine zu verändern.
Insbesondere wird es unter Verwendung eines derartigen
Verfahrens möglich, die Adapterplatine ohne Veränderung der
Größe des Grundplatinenbereichs, auf den die Adapterplatine
gepackt ist, oder mit einer minimalen Größenveränderung
auszutauschen.
Wie vorstehend beschrieben, ist desweiteren erfindungsgemäß
die Veränderung der Grundplatine zum Zeitpunkt des Austauschs
der Adapterplatine nicht erforderlich. Dem zu Folge wird die
Größe der Grundplatine selbst dann nicht verändert, wenn die
Adapterplatine mit einer Generationsänderung der
Halbleiterspeichereinrichtungen vergrößert wird, und ein
Versuch unternommen wird, die Generation der
Halbleiterspeichereinrichtungen ohne Veränderung der Größe
des Speicherbausteins zu verändern, und beispielsweise die
Speicherkapazität der Grundplatine zu erhöhen.
Gemäß einem Ausführungsbeispiel der Erfindung sind
Verbindungsanschlüsse an der Grundplatine zur Verbindung mit
drei Bauarten von Adapterplatinen vorgesehen. Unter
Verwendung dreier Bauarten von Adapterplatinen entsprechend
den Verbindungsanschlüssen wird eine Veränderung der
Generation der Halbleiterspeichereinrichtungen dreier
Generationen möglich.
Der in der Beschreibung verwendete Ausdruck "Generation von
Halbleiterspeichereinrichtungen" bezieht sich im Allgemeinen
auf die Generation der Speicherkapazität der
Halbleiterspeichereinrichtungen. Insbesondere bezieht sich
die Generation der Halbleiterspeichereinrichtungen auf die
Generation der Speicherkapazität der
Halbleiterspeichereinrichtungen, die sich um das vierfache,
wie beispielsweise 1 M-Bit, 4 M-Bits, 16 M-Bits und
dergleichen erhöht. In der Erfindung schließt die
Generationsänderung einen Fall ein, in dem die
Speicherkapazität die gleiche ist und sich die Anzahl von
Zugriffsbits erhöht.
Da die Anordnung der an den vorstehend angeführten ersten und
zweiten Adapterplatinen vorgesehenen Verbindungsanschlüsse
zur Verbindung mit der Grundplatine in Übereinstimmung mit
einer Stiftanordnung bzw. Pin-Anordnung oder dergleichen der
auf jeder Adapterplatine vorgesehenen
Halbleiterspeichereinrichtungen entworfen ist, ist es
erforderlich, eine Übereinstimmung der Anordnung von an der
Grundplatine vorgesehenen Verbindungsanschlüssen zur
Verbindung mit zwei Bauarten von Adapterplatinen mit der
zugehörigen Stiftanordnung und dergleichen zu ermöglichen. Da
die Anordnung (Zuordnungsreihenfolge oder dergleichen) der
Verbindungsanschlüsse zur Verbindung mit den vorstehend
angeführten zwei verschiedenen Bauarten von Adapterplatinen
von einander verschieden ist, ist die Bereitstellung eines
gemeinsamen Anschlusses und die gemeinsame Verwendung des
gemeinsamen Anschlusses schwierig. Daher sind die
Verbindungsanschlüsse zur Verbindung mit der Adapterplatine
zur Verbindung der zweiten Adapterplatine erfindungsgemäß
parallel zu der Aussenseite der Verbindungsanschlüsse zur
Verbindung mit der Adapterplatine zur Verbindung der ersten
Adapterplatine angeordnet, und die unter
Verbindungsanschlüssen mit jeweiligen Adapterplatinen
gemeinsamen Verbindungsanschlüsse sind mit einer Verdrahtung
auf der Grundplatine verbunden.
Demnach ist es vorzuziehen, daß die Verbindungsanschlüsse zur
Verbindung mit den Adapterplatinen zur Verbindung der ersten
und zweiten Adapterplatinen derart entworfen sind, daß die
unter den zwei Adapterplatinen gemeinsamen Anschlüsse so nahe
wie möglich zu einander angeordnet sind, um die Verdrahtung
auf der Grundplatine zu verkürzen und die mehrlagige
Verdrahtung zu verringern.
Die Erfindung wird nachstehend an hand von bevorzugten
Ausführungsbeispielen unter Bezugnahme auf die beiliegende
Zeichnung ausführlich beschrieben. Es zeigen:
Fig. 1 eine Aussenansicht eines Speicherbausteins, bei dem
eine Adapterplatine auf einer Grundplatine gemäß dem
Ausführungsbeispiel der Erfindung vorgesehen ist, Fig. 2
eine Layout-Ansicht von Verbindungsanschlüssen zur Verbindung
mit einer Adapterplatine, die gemeinsam als Adapterplatine
für 64 M-Bit dynamische Schreib-Lese-Speicher (× 4) und als
Adapterplatine für 16 M-Bit dynamische Schreib-Lese-Speicher
(× 4) gemäß dem Ausführungsbeispiel der Erfindung verwendet
wird,
Fig. 3 eine Layout-Ansicht von Verbindungsanschlüssen zur
Verbindung mit einer Adapterplatine, die gemeinsam als
Adapterplatine für 16 M-Bit dynamische Schreib-Lese-Speicher
(× 8) und als Adapterplatine für 16 M-Bit dynamische Schreib-
Lese-Speicher (× 4) gemäß dem Ausführungsbeispiel der
Erfindung verwendet wird,
Fig. 4 eine Draufsicht auf eine Adapterplatine gemäß dem
Ausführungsbeispiel der Erfindung,
Fig. 5 eine Seitenansicht einer Adapterplatine gemäß dem
Ausführungsbeispiel der Erfindung,
Fig. 6 eine Seitenansicht der Adapterplatine gemäß dem
Ausführungsbeispiel der Erfindung,
Fig. 7 eine Unteransicht einer Adapterplatine gemäß dem
Ausführungsbeispiel der Erfindung,
Fig. 8 eine Darstellung einer elektrischen Verdrahtung einer
Zwei-Systeme-Steuerung gemäß dem Ausführungsbeispiel der
Erfindung und
Fig. 9 eine Draufsicht auf eine Adapterplatine gemäß dem
Ausführungsbeispiel der Erfindung.
Gemäß einem ersten bevorzugten Ausführungsbeispiel kann jeder
der ersten und zweiten Verbindungsanschlüsse der Grundplatine
in zwei Reihen parallel zu einander angeordnet sein, sind die
zweiten Verbindungsanschlüsse der Grundplatine parallel und
an der Außenseite bezüglich der ersten Verbindungsanschlüsse
angeordnet und zwischen jeweiligen Adapterplatinen gemeinsame
Anschlüsse der ersten und zweiten Verbindungsanschlüsse
miteinander auf der Grundplatine verbunden.
Erfindungsgemäß kann jede Adapterplatine mit vier
Halbleiterspeichereinrichtungen der ersten Generation
versehen werden, um eine Adapterplatine mit einer
Speicherkapazität der zweiten Generation zu erhalten. Da die
Speicherkapazität der Halbleiterspeichereinrichtungen um das
vierfache erhöht wird, wird die Handhabung einer derartigen
Adapterplatine als Halbleiterspeichereinrichtung mit der
Speicherkapazität der nächsten Generation durch
Bereitstellung von vier Halbleiterspeichereinrichtungen auf
der Adapterplatine möglich. Da die zur Verfügung stehende
Menge an Halbleiterspeichereinrichtungen der jüngsten
Generation im Allgemeinen unsicher ist, können vier
Halbleiterspeichereinrichtungen der vorhergehenden
Generation, die mit einer stabilen Menge bereitgestellt
werden können, an Stelle der Halbleiterspeichereinrichtungen
der jüngsten Generation verwendet werden.
In diesem Fall ist vorzuziehen, eine Bestückung mit hoher
Dichte zu verwirklichen, so daß jeweils zwei
Halbleiterspeichereinrichtungen an einer oberen Oberfläche
und einer unteren Oberfläche der Adapterplatine vorgesehen
werden.
Gemäß einem zweiten Ausführungsbeispiel der Erfindung ist es
vorzuziehen, daß die Halbleiterspeichereinrichtungen auf der
oberen Oberfläche der Adapterplatine durch ein erstes
Steuersystem gesteuert werden können, und daß die
Halbleiterspeichereinrichtungen auf der unteren Oberfläche
der Adapterplatine durch ein zweiten Steuersystem gesteuert
werden können. Dadurch kann ein Zugriff auf die
Halbleiterspeichereinrichtungen auf der oberen Oberfläche der
Adapterplatine unter Verwendung des ersten Steuersystems und
ein Zugriff auf die Halbleiterspeichereinrichtungen auf der
unteren Oberfläche der Adapterplatine unter Verwendung des
zweiten Steuersystems abwechselnd durchgeführt werden, so daß
die für den Zugriff auf die Halbleiterspeichereinrichtungen
erforderliche Zeit verringert wird, wodurch das Schreiben von
Daten in die Halbleiterspeichereinrichtungen und das Lesen
von Daten mit hoher Geschwindigkeit möglich ist. Mit den
durch die vorstehend angeführten zwei Steuersysteme
gesteuerten Adapterplatinen wird eine Durchführung des
Betriebs als Adapterplatine mittels der Steuerung eines
Systems entweder durch Entfernung der
Halbleiterspeichereinrichtungen auf der oberen Oberfläche der
Adapterplatinen oder der Halbleiterspeichereinrichtungen auf
der unteren Oberfläche der Adapterplatinen möglich.
Die Verbindungsanschlüsse zur Verbindung mit der Grundplatine
können Anschlüsse einer Anschlussart bzw. bedrahtete
Anschlüsse sein. Unter Verwendung eines Anschlusses der
Anschlussart kann der Verbindungsanschluß verglichen mit dem
Fall der Bump-Verbindung (Anschlußverbindung) leicht
gehandhabt werden. Des weiteren sind die
Verbindungsanschlüsse zur Verbindung mit der Grundplatine
vorzugsweise von einer Vier-Richtungs-Bauart entlang von vier
Seiten um die Adapterplatine. Durch die Anwendung der
Verbindungsanschlüsse zur Verbindung mit einer Grundplatine
der Vier-Richtungs-Bauart können die auf der Grundplatine
entsprechend ihrer Anwendung vorgesehenen
Verbindungsanschlüsse zur Verbindung mit der Adapterplatine
auch in einer rechteckigen Struktur angeordnet sein. In folge
dessen kann ein Abstand bezüglich des Verbindungsanschlusses
zur Verbindung mit der Adapterplatine erweitert und die
Pfadlenkung (Routing) der Schaltungsverdrahtung auf der
Grundplatine erleichtert werden. Daher wird die mehrlagige
Verdrahtung (Verdrahtung auf einer inneren Schicht)
verringert und es wird ein Versuch unternommen, den Umfang
der Schaltungsverdrahtung zu verringern.
Insbesondere wird der erfindungsgemäße Speicherbaustein für
eine ECC-(Fehlerkorrekturcode-)Funktion und/oder eine
Paritätsfunktion verwendet. Die vorstehen aufgeführten
Halbleiterspeichereinrichtungen können auch für eine ECC-
Funktion und/oder eine Paritätsfunktion verwendet werden, da
ein Teil der Halbleiterspeichereinrichtungen in dem
Speicherbaustein für die ECC-Funktion und/oder die
Paritätsfunktion verwendet wird, mit dem Ergebnis, daß der
Speicherbaustein eine Überprüfungsfunktion der
Halbleiterspeichereinichtungen haben kann.
Wie aus der vorstehenden Beschreibung ersichtlich ist, kann
die Generation der Halbleiterspeichereinrichtungen, wenn die
Änderung der Generation der Halbleiterspeichereinrichtungen,
d. h. eine Erhöhung der Speicherkapazität erforderlich ist,
lediglich mittels einer Entwurfveränderung der Adapterplatine
ohne Veränderung des Entwurfs der Grundplatine geändert
werden. Daher ist es möglich, die Entwicklungszeit des der
Speicherkapazität der nächsten Generation entsprechenden
Speicherbausteins zu verkürzen und die Entwicklungskosten zu
verringern.
Desweiteren wird es möglich, eine derartige Adapterplatine
als ein Gebilde als eine Halbleiterspeichereinrichtung mit
einer Speicherkapazität der nächsten Generation durch
Bereitstellung der vier Halbleiterspeichereinrichtungen auf
der Adapterplatine zu handhaben, um eine Adapterplatine mit
der Speicherkapazität der nächsten Generation auszubilden.
Insbesondere wird es möglich, Speicherbausteine auf stabile
Art und Weise ungeachtet der zur Verfügung stehenden Menge an
Halbleiterspeichereinrichtungen unter Verwendung der
vorstehend angeführten Adapterplatine mit vier
Halbleiterspeichereinrichtungen mit der Speicherkapazität der
vorhergehenden Generation an Stelle von
Halbleiterspeichereinrichtungen der jüngsten Generation
bereitzustellen, deren verfügbare Menge instabil ist.
Fig. 1 zeigt eine Aussenansicht eines Speicherbausteins
gemäß dem Ausführungsbeispiel der Erfindung.
Der Speicherbaustein umfaßt eine Grundplatine 1 und eine
Adapterplatine 2. Die Grundplatine 1 weißt
Verbindungsanschlüsse zur Verbindung mit der Adapterplatine
auf. Die Adapterplatine 2 kann auf der Grundplatine 1 durch
Anordnung und Verbindung von Verbindungsanschlüssen zur
Verbindung mit der Grundplatine an den Verbindungsanschlüssen
zur Verbindung mit der Adapterplatine vorgesehen sein. Die
vorstehend angeführte Adapterplatine 2 ist mit zwei
Halbleiterspeichereinrichtungen auf der Oberfläche der
Adapterplatine und zwei Halbleiterspeichereinrichtungen auf
der rückwärtigen Oberfläche versehen. Somit sind im ganzen
vier Halbleiterspeichereinrichtungen auf der Adapterplatine
vorgesehen, wobei die vier Halbleiterspeichereinrichtungen
miteinander mittels der Verbindungsanschlüsse zur Verbindung
mit der Grundplatine 1 und der Schaltungsverdrahtung
verbunden sind.
Als vorstehend angeführte Adapterplatine 2 werden zwei
Bauarten von Adapterplatinen derart hergestellt, daß die
Halbleiterspeichereinrichtungen verschiedener Generationen
darauf vorgesehen werden können. Andererseits werden
Verbindungsanschlüsse 4 auf der vorstehend angeführten
Grundplatine 1 zur Verbindung mit den zwei Bauarten von
Adapterplatinen vorgesehen. Mit einem derartigen Aufbau kann
die Adapterplatine 2 durch Auswahl der Verbindungsanschlüsse
zur Verbindung mit der Adapterplatine entsprechend der Bauart
der. Adapterplatine ausgetauscht werden, um die Adapterplatine
2 mit den Verbindungsanschlüssen 4 zu verbinden, mit dem
Ergebnis, daß ein Versuch zur Änderung der Generation der auf
der Grundplatine 1 vorgesehenen
Halblelterspeichereinrichtungen und zur Erhöhung der
Speicherkapazität des Speicherbausteins unternommen werden
kann.
Bei diesem Ausführungsbeispiel wird ein Fall beschrieben, in
dem zwei Bauarten von Adapterplatinen verwendet werden. Es
ist aber auch möglich, drei oder mehrere Bauarten von
Adapterplatinen zu verwenden.
Fig. 2 zeigt einen Entwurf bzw. ein Layout von
Verbindungsanschlüssen 4 zur Verbindung mit der
Adapterplatine, wobei Anschlüsse mit zwei Bauarten von
Adapterplatinen verbunden werden können, d. h. mit einer
Adapterplatine für 16 M-Byte dynamische Schreib-Lese-Speicher
(DRAMs) (JEDEC-Norm 4 M-Bit × 4 DRAMs) und mit einer
Adapterplatine für 64 M-Byte dynamische Schreib-Lese-Speicher
(DRAMs) (JEDEC-Norm 16 M-Bit × 4 DRAMs).
Zwei Reihen von 16 Verbindungsanschlüssen sind aussen zur
Verbindung mit der Adapterplatine zum Anschluß der
Adapterplatinen für die 16 M-Bit dynamischen Schreib-Lese-
Speicher vorgesehen. Zwei Reihen von 13
Verbindungsanschlüssen sind innen zur Verbindung mit der
Adapterplatine zum Anschluß der Adapterplatine für die 16 M-
Bit dynamischen Schreib-Lese-Speicher vorgesehen. Gemeinsam
von den zwei Bauarten von Verbindungsanschlüssen verwendete
Verbindungsanschlüsse sind derart entworfen, daß die
Verbindungsanschlüsse so nahe wie möglich aneinander
angeordnet und miteinander mittels der Verdrahtung auf der
Grundplatine verbunden sind, wie es in Fig. 2 gezeigt ist.
Die vorstehend angeführte Grundplatine 1 weist einen
geschichteten Aufbau auf, und die Verdrahtung ist auf der
Grundplatine jeweils auf einer äußeren Schicht und auf einer
inneren Schicht angebracht (Fig. 2 und 3).
Zuerst wird ein Vorgang zum Lesen von Daten in dem Fall
beschrieben, daß die Adapterplatine 2 für dynamische Schreib-
Lese-Speicher (DRAMs) mit 16 M-Bit-Einheiten gemäß dem
Ausführungsbeispiel auf der Grundplatine 1 vorgesehen ist.
Die vorstehend angeführte Adapterplatine 2 ist mit der
Grundplatine 1 mittels des Anschlusses (innen) für die 16 M-
Bit dynamischen Schreib-Lese-Speicher verbunden, und ein von
Adressenanschlüssen A0 bis A11 einzugebendes Adressensignal
wird durch RAS/CAS in Bits an höheren Stellen und Bits an
niedrigeren Stellen unterteilt.
Bei diesem Ausführungsbeispiel werden die auf der
Adapterplatine 2 vorgesehenen Halbleiterspeichereinrichtungen
3 in ein erstes Steuersystem mit zwei
Halbleiterspeichereinrichtungen auf der oberen Oberfläche der
Adapterplatine 2 und ein zweites Steuersystem mit zwei
Halbleiterspeichereinrichtungen an der unteren Oberfläche
aufgeteilt, wie es in Fig. 8 gezeigt ist.
Wenn also Daten in den Halbleiterspeichereinrichtungen auf
der Adapterplatine 2 gelesen werden, wird das Adressensignal
in das durch RAS/CAS ausgewählte erste Steuersystem derart
eingegeben, daß die Daten in den zwei
Halbleiterspeichereinrichtungen auf der oberen Oberfläche
gelesen werden. Da die bei dem Ausführungsbeispiel
verwendeten Halbleiterspeichereinrichtungen eine Zugriff auf
Vier-Bit-Daten ermöglichen, werden die Vier-Bit-Daten an der
durch den RAS/CAS-Anschluß auf die gleiche Weise ausgewählten
vorstehend angeführten Adresse der ersten
Halbleiterspeichereinrichtung (IC1) als Vier-Bit-Datensignale
DQ1 bis DQ4 ausgegeben. Dann werden Vier-Bit-Daten der
anderen Halbleiterspeichereinrichtung (IC2) als 4-Bit-
Datensignale DQ1 bis DQ4 auf die gleiche Weise ausgegeben.
Danach wird das zweite Steuersystem ausgewählt, und es wird
auf die zwei Halbleiterspeichereinrichtungen (IC3, IC4) auf
der unteren Oberfläche der Adapterplatine nacheinander
zugegriffen, so daß die 4-Bit-Daten aus jeder
Halbleiterspeichereinrichtung auf die gleiche Weise
ausgegeben werden.
Diese Datenelemente durchlaufen eine (nicht gezeigte)
Schaltungsverdrahtung auf der Grundplatine 1, um an einem
entsprechend der Beschreibung der JEDEC-Norm vorgesehenen
(nicht gezeigten) Eingabe-/Ausgabe-Stift bzw. -Anschluß der
Grundplatine ausgegeben zu werden.
Anschlüsse wie VCC, VSS, A0 bis A11, RAS, CAS und dergleichen
sind mit den (nicht gezeigten) Eingabe-/Ausgabestiften der
Grundplatine jeweils mittels einer Pfadverdrahtung auf der
Grundplatine 1 verbunden.
Wenn andererseits die Adapterplatine 2 für die 64 M-Bit
dynamischen Schreib-Lese-Speicher vorgesehen ist, sind die
Grundplatine 1 und die Adapterplatine 2 miteinander mittels
der Verbindungsschlüsse für die 64 M-Bit dynamischen Schreib-
Lese-Speicher (außen) verbunden, mit dem Ergebnis, daß von
den Adressenanschlüssen A0 bis A12 in die Adapterplatine 2
einzugebende Adressensignale durch den RAS/CAS-Anschluß in
Bits an höheren Stellen und Bits an niedrigeren Stellen
unterteilt werden. Im Fall der 64 M-Bit dynamischen Schreib-
Lese-Speicher (DRAMs) ist ein Anschluß A12 getrennt
vorgesehen, da sich die Adressenanzahl erhöht.
Desweiteren kann im Fall der Adapterplatine für die 64 M-Bit
dynamischen Schreib-Lese-Speicher das Datensignal durch das
Verfahren ähnlich dem Fall der Adapterplatine für die
vorstehend angeführten 16 M-Bit dynamischen Schreib-Lese-
Speicher gelesen werden. Bei diesem Ausführungsbeispiel
können die vorstehend angeführten Dateneingabe-
/ausgabeanschlüsse (DQ0 - DQ3) zum Schreiben von Daten durch
Umschalten mittels des RAS/CAS-Anschlusses verwendet werden.
Auf der vorstehend beschriebenen Grundplatine 1 sind zwei
oder mehrere Verbindungsanschlüsse zur Verbindung mit der
Adapterplatine vorgesehen, die derartigen 16/64 M-Bit
dynamischen Schreib-Lese-Speichern entsprechen kann. Ein
Speicherbaustein, der einer Vielzahl von Generationen
entsprechen kann, kann jeweils durch Bereitstellung der
Adapterplatinen 2 in Fig. 4 auf der Grundplatine 1
ausgebildet werden. Fig. 1 zeigt einen Fall, in dem jeweils
die Verbindungsanschlüsse an zwei Stellen der Grundplatine 1
zur Verbindung mit den vorstehend beschriebenen
Adapterplatinen und die Adapterplatinen 2 an zwei Stellen
vorgesehen sind.
Die Beschreibung der vorstehend beschriebenen Grundplatine
genügt der JEDEC-Norm. Gemäß der JEDEC-Norm sind 168 Stifte
und eine 8-Byte-DIMM-Spezifikation für die Grundplatine
festgelegt.
Auf diese Weise kann die Generation des gesamten
Speicherbausteins verändert werden, d. h., die
Speicherkapazität kann lediglich durch das Austauschen der
Adapterplatine ohne Veränderung des Entwurfs der Grundplatine
1 erhöht werden, indem zuvor auf der Grundplatine 1
Verbindungsanschlüsse zur Verbindung mit der Adapterplatine
vorgesehen werden, die jeweils der Adapterplatine für die 16 M-Bit
dynamische Schreib-Lese-Speicher und der Adapterplatine
für die 64 M-Bit dynamischen Schreib-Lese-Speicher
entspricht.
Wenn somit eine einer Vielzahl von Generationen entsprechende
Grundplatine vorab entwickelt wird, kann die Generation der
Speicherkapazität des Speicherbausteins lediglich durch die
Entwurfsänderung der Adapterplatine verändert werden, mit dem
Ergebnis, daß die Entwicklungszeit des Speicherbausteins der
nächsten Generation verkürzt und die Entwicklungskosten
gesenkt werden können.
Hinsichtlich der Verbindungsanschlüsse zur Verbindung mit der
vorstehend beschriebenen Adapterplatine ist, wenn die erste
Adapterplatine durch die zweite Adapterplatine durch
Anordnung der Verbindungsanschlüsse zur Verbindung mit der
der Adapterplatine für die 64 M-Bit dynamischen Schreib-Lese-
Speicher entsprechenden Adapterplatine außerhalb der
Verbindungsanschlüsse zur Verbindung mit der der
Adapterplatine für die 16 M-Bit dynamischen Schreib-Lese-
Speicher entsprechenden Adapterplatine, wie es in Fig. 2
gezeigt ist, ausgetauscht wird, ist ein durch die erste
Adapterplatine belegter Bereich gleich oder in dem durch die
zweite Adapterplatine belegten Bereich enthalten.
In folge dessen wird die Generation der Adapterplatine von
dem 16 M-Bit dynamischen Schreib-Lese-Speicher (DRAM) in den
64 M-Bit dynamischen Schreib-Lese-Speicher (DRAM) ohne
Änderung des Packungsbereichs der Adapterplatine 2 auf der
Grundplatine 1 oder mit einer minimalen Änderung des
Packungsbereichs geändert.
Der Verbindungsanschluß 4 zur Verbindung mit der
Adapterplatine kann mit der Adapterplatine 2 durch eine
Lötverbindung (Fig. 5) unter Verwendung eines an dem
Verbindungsanschluß 7 auf der Adapterplatine zur Verbindung
mit der Grundplatine ausgebildeten Anschlusses ("bump") 8
oder durch eine Lötverbindung (Fig. 6) des
Verbindungsanschlusses 9 zur Verbindung mit der Grundplatine
der Anschlussart verbunden werden.
Fig. 3 zeigt einen Entwurf bzw. ein Layout eines
Verbindungsanschlusses 4 zur Verbindung mit der
Adapterplatine in dem Fall, daß zwei Bauarten von
Adapterplatinen 2, die ausgetauscht werden können, eine
Adapterplatine für 16 M-Bit dynamische Schreib-Lese-Speicher
mit einem 8-Bit-Zugriff (JEDEC-Norm 2 M-Bit × 8 dynamische
Schreib-Lese-Speicher (DRAMs)) und eine Adapterplatine für 16 M-Bit
dynamische Schreib-Lese-Speicher mit einem 4-Bit-
Zugriff (JEDEC-Norm 4 M-Bit × 4 dynamische Schreib-Lese-
Speicher (DRAMs)) darstellen.
Des weiteren ist in diesem Fall der Anschluß des dynamischen
Schreib-Lese-Speichers für einen 8-Bit-Zugriff parallel
angeordnet, so daß die Anschlüsse an der Aussenseite der
Anschlüsse für die dynamischen Schreib-Lese-Speicher mit dem
4-Bit-Zugriff wie in dem in Fig. 3 gezeigten vorstehend
beschriebenen Fall parallel zueinander sind.
Bei einem derartigen Ausführungsbeispiel sind vier
Dateneingabe-/ausgabeanschlüsse (DQ1 bis DQ4) unter den
Verbindungsanschlüssen zur Verbindung mit der der
Adapterplatine für die 16 M-Bit dynamischen Schreib-Lese-
Speicher mit dem 4-Bit-Zugriff entsprechenden Adapterplatine
entsprechend der Tatsache vorgesehen, daß die Zugriffs-Bit-
Anzahl verschieden ist, während 8 Dateneingabe-
/ausgabeanschlüsse (DQ1 bis DQ8) unter den
Verbindungsanschlüssen zur Verbindung mit der der
Adapterplatine für die 16 M-Bit dynamischen Schreib-Lese-
Speicher mit dem 8-Bit-Zugriff entsprechenden Adapterplatine
vorgesehen sind, mit dem Ergebnis, daß die
Verbindungsanschlüsse jeweils mit den (nicht gezeigten)
Eingabe-/Ausgabestiften der Grundplatine verbunden sind.
Bei diesem Ausführungsbeispiel wird der Anschluß A11 aus den
Verbindungsanschlüssen zur Verbindung mit der Adapterplatine
für die 16 M-Bit dynamischen Schreib-Lese-Speicher (× 4) nicht
verwendet (nicht verbunden).
Auf diese Weise können Halbleiterspeichereinrichtungen mit
der gleichen Speicherkapazität und unterschiedlichen
Zugriffsbitanzahlen durch das Austauschen der zwei Bauarten
von DRAM-Adapterplatinen mit unterschiedlichen
Zugriffsbitanzahlen ohne Veränderung des Entwurfs der
Grundplatine 1 ausgetauscht werden. Daher kann die
Entwicklungszeit des Speicherbausteins verkürzt und die
Entwicklungskosten können reduziert werden.
Bei diesem Ausführungsbeispiel können zwei Bauarten von
Grundplatinen-Verbindungsanschlüssen in vier Reihen parallel
zueinander derart angeordnet werden, daß die innen
vorgesehenen Anschlüsse (zweite Reihe, dritte Reihe) einer
Adapterplatine entsprechen, und daß die außen vorgesehenen
Anschlüsse (erste Reihe, vierte Reihe) der anderen
Adapterplatine entsprechen. Beispielsweise können die
vorstehend beschiebenen Anschlüsse derart ausgebildet sein,
daß die in der ersten und dritten Reihe vorgesehenen
Anschlüsse einer Adapterplatine entsprechen, während die in
der zweiten und vierten Reihe vorgesehenen Anschlüsse der
anderen Adapterplatine entsprechen.
Die Fig. 4 und 5 zeigen jeweils eine Draufsicht und eine
Seitenansicht einer Adapterplatine gemäß dem
Ausführungsbeispiel, wobei die vorstehend beschriebenen vier
Halbleiterspeichereinrichtungen 3 vorgesehen sind.
Bezüglich der vorstehend beschriebenen Adapterplatine 2 ist
eine Anschlußfläche 5 zur Anordnung der
Halbleiterspeichereinrichtungen 3 auf einem mit einem offenen
Abschnitt versehenen Substrat an einer Peripherie des offenen
Abschnitts vorgesehen. Außerdem ist der Verbindungsanschluß 7
zur Verbindung mit der Grundplatine an dem rechten und linken
umgebenden Abschnitt des Substrats 2 an einer Position
vorgesehen, die dem Verbindungsanschluß 4 auf der
Grundplatine zur Verbindung mit der Adapterplatine
entspricht, um mit der Anschlußfläche 5 verbunden zu werden
(nicht gezeigt). Des weiteren ist an dem Verbindungsanschluß
7 auf der Grundplatine der Lötanschluß 8 zur Verbindung mit
der Grundplatine 1 vorgesehen.
Auf diese Weise kann eine Adapterplatine mit der
Speicherkapazität der nächsten Generation unter Verwendung
der Halbleiterspeichereinrichtungen mit der Speicherkapazität
der vorhergehenden Generation ausgebildet werden, indem die
Adapterplatine 2 mit vier eine Gruppe bildenden
Halbleiterspeichereinrichtungen 3 gebildet wird. D. h., da
sich die Speicherkapazität der
Halbleiterspeichereinrichtungen jedesmal um das vierfache
erhöht, wenn sich die Generation ändert, wird eine derartige
Adapterplatine 2 als eine Gruppe betrachtet und kann als
Halbleiterspeichereinrichtung mit der Speicherkapazität der
nächsten Generation gehandhabt werden. Da außerdem die zur
Verfügung stehende Menge der Halbleiterspeichereinrichtungen
mit der Speicherkapazität der jüngsten Generation unsicher
ist, wird eine Verwendung der Halbleiterspeichereinrichtungen
mit der Speicherkapazität der vorhergehenden Generation mit
einer stabilen verfügbaren Menge an Stelle der
Halbleiterspeichereinrichtungen der jüngsten Generation
möglich.
Auf der in Fig. 5 gezeigten Adapterplatine 2 ist ein
Lötanschluß 8 an dem Verbindungsanschluß 7 zur Verbindung mit
der Grundplatine vorgesehen. Es kann allerdings auch, wie es
in Fig. 6 gezeigt ist, ein Zuleitungsanschluß 9 an Stelle
des Lötanschlusses 8 verwendet werden.
Fig. 7 zeigt ein Ausführungsbeispiel (Untenansicht), in dem
der Verbindungsanschluß 7 zur Verbindung mit der Grundplatine
in vier Richtungen um die Adapterplatine 2 vorgesehen ist.
Bei dem in Fig. 4 gezeigten Ausführungsbeispiel ist der
Verbindungsanschluß 7 zur Verbindung mit der Grundplatine nur
an einer rechten und einer linken Peripherie der
Adapterplatine 2 vorgesehen. Andererseits ist bei dem
Ausführungsbeispiel der Verbindungsanschluß auch an einer
oberen und unteren Peripherie vorgesehen.
In folge dessen kann der Verbindungsanschluß 4 zur Verbindung
mit der Adapterplatine, der entsprechend den
Verbindungsanschlüssen zur Verbindung mit der Grundplatine
vorgesehen ist, in einer rechteckigen Struktur und nicht in
zwei Reihen einer linearen Struktur, wie es in Fig. 2 und 3
gezeigt ist, angeordnet sein. Dem zu Folge kann ein Abstand
zwischen den Verbindungsanschlüssen 4 zur Verbindung mit der
Adapterplatine erweitert und die Pfadlenkung der
Schaltungsverdrahtung auf der Grundplatine kann erleichtert
werden. Gleichzeitig kann die mehrlagige Verdrahtungsstruktur
reduziert werden, und es wird ein Versuch unternommen, den
Umfang der Schaltungsverdrahtung und dergleichen zu
verringern.
Des weiteren ist die Verwendung der
Halbleiterspeichereinrichtungen 3 auf der Adapterplatine 2
als ECC-(Fehlerkorrekturcode-)Funktion und/oder als
Paritätsfunktion möglich, wenn dies erforderlich ist. In
folge dessen wird die Überprüfung von Fehlern in Eingabe-
/Ausgabedaten der Halbleiterspeichereinrichtungen möglich.
Insbesondere dann, wenn eine Vielzahl von Adapterplatinen 2
auf der Grundplatine 1 vorgesehen ist, ist es möglich, die
(der in Rechts und Links in Fig. 4 unterteilten
Adapterplatine entsprechenden) Adapterplatine mit zwei
Halbleiterspeichereinrichtungen 3 auf der oberen und unteren
Oberfläche, wie es in Fig. 9 gezeigt ist, zur Erhöhung der
Packungsdichte zu verwenden. Unter Verwendung einer
derartigen Adapterplatine wird es in einigen Fällen möglich,
Halbleiterspeichereinrichtungen in einem nahen Bereich, in
dem Halbleiterspeichereinrichtungen nicht gepackt werden
können, in eine Adapterplatine 2 mit vier
Halbleiterspeichereinrichtungen 3 zu packen.
Erfindungsgemäß ist ein Speicherbaustein ausgebildet, bei dem
die Generation von Halbleiterspeichereinrichtungen nur durch
Änderung des Entwurfs einer Adapterplatine ohne Änderung des
Entwurfs einer Grundplatine geändert werden kann.
Die Grundplatine weist Verbindungsanschlüsse mit der
Fähigkeit zur Verbindung mit einer Adapterplatine einer
ersten Generation und/oder einer Adapterplatine einer zweiten
Generation auf, so daß selbst dann, wenn in Folge einer
Generationsänderung der Halbleiterspeichereinrichtungen ein
Verbindungsanschlußplatz geändert wird, die Adapterplatine
der nächsten Generation mit der Grundplatine durch eine
Auswahl eines geeigneten Anschlusses aus den
Verbindungsanschlüssen an der Grundplatine verbunden werden
kann.
Claims (7)
1. Speicherbaustein mit
einer Grundplatine (1), auf der zumindest zwei Bauarten von Adapterplatinen (2) anbringbar sind, wobei zumindest eine erste oder zweite Adapterplatine an der Grundplatine angebracht ist, wobei die erste Adapterplatine eine Vielzahl von darauf vorgesehenen Halbleiterspeichereinrichtungen einer ersten Generation und Verbindungsanschlüssen zur Verbindung mit der Grundplatine aufweist und die zweite Adapterplatine eine Vielzahl von darauf vorgesehenen Halbleiterspeichereinrichtungen einer zweiten Generation und Verbindungsanschlüssen zur Verbindung mit der Grundplatine aufweist, wobei die Grundplatine
ein erstes Array von Grundplatinenverbindungsanschlüssen zur Verbindung mit Verbindungsanschlüssen der ersten Adapterplatine umfasst, wobei das erste Array der Grundplatinenverbindungsanschlüsse durch zwei parallele Reihen erster Grundplatinenverbindungsanschlüsse definiert ist, und die Grundplatine
ein zweites Array von Grundplatinenverbindungsanschlüssen zur Verbindung mit Verbindungsanschlüssen der zweiten Adapterplatine umfasst, wobei das zweite Array der Grundplatinenverbindungsanschlüsse durch zwei parallele Reihen zweiter Grundplatinenverbindungsanschlüsse definiert ist, und das erste und zweite Array der Grundplatinenverbindungsanschlüsse auf einer Oberfläche der Grundplatine derart angeordnet sind, dass die Reihen erster Grundplatinenverbindungsanschlüsse zwischen den parallelen Reihen zweiter Grundplatinenverbindungsanschlüsse liegen.
einer Grundplatine (1), auf der zumindest zwei Bauarten von Adapterplatinen (2) anbringbar sind, wobei zumindest eine erste oder zweite Adapterplatine an der Grundplatine angebracht ist, wobei die erste Adapterplatine eine Vielzahl von darauf vorgesehenen Halbleiterspeichereinrichtungen einer ersten Generation und Verbindungsanschlüssen zur Verbindung mit der Grundplatine aufweist und die zweite Adapterplatine eine Vielzahl von darauf vorgesehenen Halbleiterspeichereinrichtungen einer zweiten Generation und Verbindungsanschlüssen zur Verbindung mit der Grundplatine aufweist, wobei die Grundplatine
ein erstes Array von Grundplatinenverbindungsanschlüssen zur Verbindung mit Verbindungsanschlüssen der ersten Adapterplatine umfasst, wobei das erste Array der Grundplatinenverbindungsanschlüsse durch zwei parallele Reihen erster Grundplatinenverbindungsanschlüsse definiert ist, und die Grundplatine
ein zweites Array von Grundplatinenverbindungsanschlüssen zur Verbindung mit Verbindungsanschlüssen der zweiten Adapterplatine umfasst, wobei das zweite Array der Grundplatinenverbindungsanschlüsse durch zwei parallele Reihen zweiter Grundplatinenverbindungsanschlüsse definiert ist, und das erste und zweite Array der Grundplatinenverbindungsanschlüsse auf einer Oberfläche der Grundplatine derart angeordnet sind, dass die Reihen erster Grundplatinenverbindungsanschlüsse zwischen den parallelen Reihen zweiter Grundplatinenverbindungsanschlüsse liegen.
2. Speicherbaustein nach Anspruch 1, wobei die Anschlüsse
der ersten und zweiten Grundplatinenverbindungsanschlüsse,
die zwischen jeweiligen Adapterplatinen gemeinsam sind,
miteinander auf der Grundplatine verbunden sind.
3. Speicherbaustein nach Anspruch 1, wobei die erste
Adapterplatine mit vier Halbleiterspeichereinrichtungen der
ersten Generation versehen ist, um eine Adapterplatine mit
einer Speicherkapazität der zweiten Generation auszubilden.
4. Speicherbaustein nach Anspruch 3, wobei zwei
Halbleiterspeichereinrichtungen jeweils auf einer oberen
Oberfläche und einer unteren Oberfläche der Adapterplatine
ausgebildet sind.
5. Speicherbaustein nach Anspruch 4, wobei die
Halbleiterspeichereinrichtungen auf der oberen Oberfläche
der Adapterplatine durch ein erstes Steuersystem gesteuert
werden, und die Halbleiterspeichereinrichtungen auf der
unteren Oberfläche der Adapterplatine durch ein zweites
Steuersystem gesteuert werden.
6. Speicherbaustein nach Anspruch 1, wobei die
Verbindungsanschlüsse zur Verbindung mit der Grundplatine
bedrahtete Anschlüsse sind.
7. Speicherbaustein nach Anspruch 1, wobei die
Halbleiterspeichereinrichtungen eine Fehlerkorrekturcode-Funktion und/oder
Paritätsfunktion aufweisen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8327147A JPH10173122A (ja) | 1996-12-06 | 1996-12-06 | メモリモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19721967A1 DE19721967A1 (de) | 1998-06-10 |
DE19721967C2 true DE19721967C2 (de) | 2002-03-07 |
Family
ID=18195844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19721967A Expired - Fee Related DE19721967C2 (de) | 1996-12-06 | 1997-05-26 | Speicherbaustein |
Country Status (6)
Country | Link |
---|---|
US (1) | US6038132A (de) |
JP (1) | JPH10173122A (de) |
KR (1) | KR100276618B1 (de) |
CN (1) | CN1184333A (de) |
DE (1) | DE19721967C2 (de) |
TW (1) | TW333696B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007003481A1 (de) * | 2006-12-11 | 2008-06-12 | Kreton Corp., Jhonghe | Speicherchip und Einschiebekarte mit demselben darauf |
Families Citing this family (86)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5484959A (en) * | 1992-12-11 | 1996-01-16 | Staktek Corporation | High density lead-on-package fabrication method and apparatus |
US6222739B1 (en) * | 1998-01-20 | 2001-04-24 | Viking Components | High-density computer module with stacked parallel-plane packaging |
DE19816794A1 (de) * | 1998-04-16 | 1999-10-21 | Bosch Gmbh Robert | Leiterplattenverbund |
KR100290445B1 (ko) * | 1998-09-03 | 2001-06-01 | 윤종용 | 메모리모듈과 이 메모리모듈이 삽입되는 소켓 |
US6160718A (en) * | 1998-12-08 | 2000-12-12 | Viking Components | Multi-chip package with stacked chips and interconnect bumps |
JP2000183467A (ja) * | 1998-12-14 | 2000-06-30 | Oki Electric Ind Co Ltd | 半田付着防止機構 |
US6414868B1 (en) | 1999-06-07 | 2002-07-02 | Sun Microsystems, Inc. | Memory expansion module including multiple memory banks and a bank control circuit |
US6404660B1 (en) * | 1999-12-23 | 2002-06-11 | Rambus, Inc. | Semiconductor package with a controlled impedance bus and method of forming same |
JP4569913B2 (ja) * | 2000-03-10 | 2010-10-27 | エルピーダメモリ株式会社 | メモリモジュール |
US6713854B1 (en) * | 2000-10-16 | 2004-03-30 | Legacy Electronics, Inc | Electronic circuit module with a carrier having a mounting pad array |
US7102892B2 (en) * | 2000-03-13 | 2006-09-05 | Legacy Electronics, Inc. | Modular integrated circuit chip carrier |
US7337522B2 (en) * | 2000-10-16 | 2008-03-04 | Legacy Electronics, Inc. | Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips |
JP2002305284A (ja) | 2001-02-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置積層構造体 |
US7610447B2 (en) * | 2001-02-28 | 2009-10-27 | Rambus Inc. | Upgradable memory system with reconfigurable interconnect |
US6889304B2 (en) | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
EP1378152A4 (de) * | 2001-03-14 | 2006-02-01 | Legacy Electronics Inc | Verfahren und vorrichtung zur herstellung einer leiterplatte mit einem dreidimensionalen, an der oberfläche angebrachten array von halbleiterchips |
US6714433B2 (en) | 2001-06-15 | 2004-03-30 | Sun Microsystems, Inc. | Memory module with equal driver loading |
KR100429878B1 (ko) * | 2001-09-10 | 2004-05-03 | 삼성전자주식회사 | 메모리 모듈과 그에 사용되는 인쇄회로기판 |
US7202555B2 (en) * | 2001-10-26 | 2007-04-10 | Staktek Group L.P. | Pitch change and chip scale stacking system and method |
US7656678B2 (en) * | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
US7026708B2 (en) * | 2001-10-26 | 2006-04-11 | Staktek Group L.P. | Low profile chip scale stacking system and method |
US6956284B2 (en) * | 2001-10-26 | 2005-10-18 | Staktek Group L.P. | Integrated circuit stacking system and method |
US7371609B2 (en) * | 2001-10-26 | 2008-05-13 | Staktek Group L.P. | Stacked module systems and methods |
US6674644B2 (en) | 2001-11-01 | 2004-01-06 | Sun Microsystems, Inc. | Module and connector having multiple contact rows |
KR100505641B1 (ko) * | 2002-09-10 | 2005-08-03 | 삼성전자주식회사 | 메모리 모듈 및 이를 구비하는 메모리 시스템 |
US7224595B2 (en) * | 2004-07-30 | 2007-05-29 | International Business Machines Corporation | 276-Pin buffered memory module with enhanced fault tolerance |
US7296129B2 (en) * | 2004-07-30 | 2007-11-13 | International Business Machines Corporation | System, method and storage medium for providing a serialized memory interface with a bus repeater |
US7389375B2 (en) * | 2004-07-30 | 2008-06-17 | International Business Machines Corporation | System, method and storage medium for a multi-mode memory buffer device |
US7539800B2 (en) | 2004-07-30 | 2009-05-26 | International Business Machines Corporation | System, method and storage medium for providing segment level sparing |
US20060036826A1 (en) * | 2004-07-30 | 2006-02-16 | International Business Machines Corporation | System, method and storage medium for providing a bus speed multiplier |
US7324352B2 (en) * | 2004-09-03 | 2008-01-29 | Staktek Group L.P. | High capacity thin module system and method |
US7606050B2 (en) * | 2004-09-03 | 2009-10-20 | Entorian Technologies, Lp | Compact module system and method |
US20060049513A1 (en) * | 2004-09-03 | 2006-03-09 | Staktek Group L.P. | Thin module system and method with thermal management |
US7511968B2 (en) * | 2004-09-03 | 2009-03-31 | Entorian Technologies, Lp | Buffered thin module system and method |
US7606049B2 (en) * | 2004-09-03 | 2009-10-20 | Entorian Technologies, Lp | Module thermal management system and method |
US20060261449A1 (en) * | 2005-05-18 | 2006-11-23 | Staktek Group L.P. | Memory module system and method |
US7443023B2 (en) * | 2004-09-03 | 2008-10-28 | Entorian Technologies, Lp | High capacity thin module system |
US7423885B2 (en) * | 2004-09-03 | 2008-09-09 | Entorian Technologies, Lp | Die module system |
US7522421B2 (en) * | 2004-09-03 | 2009-04-21 | Entorian Technologies, Lp | Split core circuit module |
US7760513B2 (en) * | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
US20060050492A1 (en) * | 2004-09-03 | 2006-03-09 | Staktek Group, L.P. | Thin module system and method |
US7606040B2 (en) * | 2004-09-03 | 2009-10-20 | Entorian Technologies, Lp | Memory module system and method |
US7289327B2 (en) * | 2006-02-27 | 2007-10-30 | Stakick Group L.P. | Active cooling methods and apparatus for modules |
US7468893B2 (en) * | 2004-09-03 | 2008-12-23 | Entorian Technologies, Lp | Thin module system and method |
US20060055024A1 (en) * | 2004-09-14 | 2006-03-16 | Staktek Group, L.P. | Adapted leaded integrated circuit module |
US20060072297A1 (en) * | 2004-10-01 | 2006-04-06 | Staktek Group L.P. | Circuit Module Access System and Method |
US7395476B2 (en) * | 2004-10-29 | 2008-07-01 | International Business Machines Corporation | System, method and storage medium for providing a high speed test interface to a memory subsystem |
US7299313B2 (en) * | 2004-10-29 | 2007-11-20 | International Business Machines Corporation | System, method and storage medium for a memory subsystem command interface |
US7277988B2 (en) | 2004-10-29 | 2007-10-02 | International Business Machines Corporation | System, method and storage medium for providing data caching and data compression in a memory subsystem |
US7441060B2 (en) * | 2004-10-29 | 2008-10-21 | International Business Machines Corporation | System, method and storage medium for providing a service interface to a memory system |
US20060095620A1 (en) * | 2004-10-29 | 2006-05-04 | International Business Machines Corporation | System, method and storage medium for merging bus data in a memory subsystem |
US7512762B2 (en) * | 2004-10-29 | 2009-03-31 | International Business Machines Corporation | System, method and storage medium for a memory subsystem with positional read data latency |
US7331010B2 (en) * | 2004-10-29 | 2008-02-12 | International Business Machines Corporation | System, method and storage medium for providing fault detection and correction in a memory subsystem |
US7356737B2 (en) * | 2004-10-29 | 2008-04-08 | International Business Machines Corporation | System, method and storage medium for testing a memory module |
US7305574B2 (en) | 2004-10-29 | 2007-12-04 | International Business Machines Corporation | System, method and storage medium for bus calibration in a memory subsystem |
US20060118936A1 (en) * | 2004-12-03 | 2006-06-08 | Staktek Group L.P. | Circuit module component mounting system and method |
WO2006076381A2 (en) * | 2005-01-12 | 2006-07-20 | Legacy Electronics, Inc. | Radial circuit board, system, and methods |
US20060175693A1 (en) * | 2005-02-04 | 2006-08-10 | Staktek Group, L.P. | Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit |
US20060244114A1 (en) * | 2005-04-28 | 2006-11-02 | Staktek Group L.P. | Systems, methods, and apparatus for connecting a set of contacts on an integrated circuit to a flex circuit via a contact beam |
US20060250780A1 (en) * | 2005-05-06 | 2006-11-09 | Staktek Group L.P. | System component interposer |
US7414312B2 (en) * | 2005-05-24 | 2008-08-19 | Kingston Technology Corp. | Memory-module board layout for use with memory chips of different data widths |
US7478259B2 (en) * | 2005-10-31 | 2009-01-13 | International Business Machines Corporation | System, method and storage medium for deriving clocks in a memory system |
US7685392B2 (en) | 2005-11-28 | 2010-03-23 | International Business Machines Corporation | Providing indeterminate read data latency in a memory system |
TW200723125A (en) * | 2005-12-05 | 2007-06-16 | A Data Technology Co Ltd | Memory card module |
US7511969B2 (en) * | 2006-02-02 | 2009-03-31 | Entorian Technologies, Lp | Composite core circuit module system and method |
US7636813B2 (en) * | 2006-05-22 | 2009-12-22 | International Business Machines Corporation | Systems and methods for providing remote pre-fetch buffers |
US7640386B2 (en) * | 2006-05-24 | 2009-12-29 | International Business Machines Corporation | Systems and methods for providing memory modules with multiple hub devices |
US7594055B2 (en) * | 2006-05-24 | 2009-09-22 | International Business Machines Corporation | Systems and methods for providing distributed technology independent memory controllers |
US7584336B2 (en) * | 2006-06-08 | 2009-09-01 | International Business Machines Corporation | Systems and methods for providing data modification operations in memory subsystems |
US7493439B2 (en) * | 2006-08-01 | 2009-02-17 | International Business Machines Corporation | Systems and methods for providing performance monitoring in a memory system |
US7669086B2 (en) * | 2006-08-02 | 2010-02-23 | International Business Machines Corporation | Systems and methods for providing collision detection in a memory system |
US7581073B2 (en) * | 2006-08-09 | 2009-08-25 | International Business Machines Corporation | Systems and methods for providing distributed autonomous power management in a memory system |
US7587559B2 (en) * | 2006-08-10 | 2009-09-08 | International Business Machines Corporation | Systems and methods for memory module power management |
US7539842B2 (en) | 2006-08-15 | 2009-05-26 | International Business Machines Corporation | Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables |
US7490217B2 (en) | 2006-08-15 | 2009-02-10 | International Business Machines Corporation | Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables |
US7870459B2 (en) * | 2006-10-23 | 2011-01-11 | International Business Machines Corporation | High density high reliability memory module with power gating and a fault tolerant address and command bus |
US7477522B2 (en) * | 2006-10-23 | 2009-01-13 | International Business Machines Corporation | High density high reliability memory module with a fault tolerant address and command bus |
US7721140B2 (en) * | 2007-01-02 | 2010-05-18 | International Business Machines Corporation | Systems and methods for improving serviceability of a memory system |
US7603526B2 (en) * | 2007-01-29 | 2009-10-13 | International Business Machines Corporation | Systems and methods for providing dynamic memory pre-fetch |
US7606988B2 (en) | 2007-01-29 | 2009-10-20 | International Business Machines Corporation | Systems and methods for providing a dynamic memory bank page policy |
KR101257912B1 (ko) * | 2007-02-14 | 2013-04-24 | 삼성전자주식회사 | 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법 |
US20090119114A1 (en) * | 2007-11-02 | 2009-05-07 | David Alaniz | Systems and Methods for Enabling Customer Service |
USD709894S1 (en) * | 2012-09-22 | 2014-07-29 | Apple Inc. | Electronic device |
US9823703B2 (en) | 2014-03-27 | 2017-11-21 | Google Inc. | Modules and connections for modules to couple to a computing device |
CN104092476B (zh) | 2014-05-27 | 2017-06-13 | 西安中兴新软件有限责任公司 | 一种兼容电路及终端 |
JP6543129B2 (ja) | 2015-07-29 | 2019-07-10 | ルネサスエレクトロニクス株式会社 | 電子装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3705828A1 (de) * | 1986-04-25 | 1987-10-29 | Eckhard Dr Ing Wolf | Vorrichtung zum anschliessen eines anschlussinkompatiblen integrierten schaltkreises an eine leiterplatte |
US5191404A (en) * | 1989-12-20 | 1993-03-02 | Digital Equipment Corporation | High density memory array packaging |
US5640760A (en) * | 1994-05-10 | 1997-06-24 | Thomson-Csf | Method for the 3D interconnection of packages of electronic components using printed circuit boards |
JPH09321218A (ja) * | 1996-03-29 | 1997-12-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR930011739A (ko) * | 1991-11-25 | 1993-06-24 | 이헌조 | 휘도 및 색도신호의 스큐보정 안정화장치 |
KR940008054A (ko) * | 1992-09-01 | 1994-04-28 | 김광호 | 반도체 패키지의 실장구조 |
EP0662245A4 (de) * | 1992-09-16 | 1995-10-04 | James E Clayton | Ein dünner multichip-modul. |
JPH06334294A (ja) * | 1993-05-18 | 1994-12-02 | Mitsubishi Electric Corp | プリント配線構造 |
JP3167503B2 (ja) * | 1993-05-28 | 2001-05-21 | 日立化成工業株式会社 | メモリモジュールの製造方法 |
JPH0722727A (ja) * | 1993-06-29 | 1995-01-24 | Ibiden Co Ltd | 電子部品搭載用基板 |
US5412538A (en) * | 1993-07-19 | 1995-05-02 | Cordata, Inc. | Space-saving memory module |
US5375084A (en) * | 1993-11-08 | 1994-12-20 | International Business Machines Corporation | Selectable interface between memory controller and memory simms |
US5513135A (en) * | 1994-12-02 | 1996-04-30 | International Business Machines Corporation | Synchronous memory packaged in single/dual in-line memory module and method of fabrication |
JPH08256191A (ja) * | 1995-03-17 | 1996-10-01 | Toshiba Corp | データ処理装置 |
US5754408A (en) * | 1995-11-29 | 1998-05-19 | Mitsubishi Semiconductor America, Inc. | Stackable double-density integrated circuit assemblies |
-
1996
- 1996-12-06 JP JP8327147A patent/JPH10173122A/ja active Pending
-
1997
- 1997-04-15 TW TW086104828A patent/TW333696B/zh active
- 1997-05-07 US US08/852,294 patent/US6038132A/en not_active Expired - Fee Related
- 1997-05-19 KR KR1019970019253A patent/KR100276618B1/ko not_active IP Right Cessation
- 1997-05-26 DE DE19721967A patent/DE19721967C2/de not_active Expired - Fee Related
- 1997-07-28 CN CN97115486A patent/CN1184333A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3705828A1 (de) * | 1986-04-25 | 1987-10-29 | Eckhard Dr Ing Wolf | Vorrichtung zum anschliessen eines anschlussinkompatiblen integrierten schaltkreises an eine leiterplatte |
US5191404A (en) * | 1989-12-20 | 1993-03-02 | Digital Equipment Corporation | High density memory array packaging |
US5640760A (en) * | 1994-05-10 | 1997-06-24 | Thomson-Csf | Method for the 3D interconnection of packages of electronic components using printed circuit boards |
JPH09321218A (ja) * | 1996-03-29 | 1997-12-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007003481A1 (de) * | 2006-12-11 | 2008-06-12 | Kreton Corp., Jhonghe | Speicherchip und Einschiebekarte mit demselben darauf |
Also Published As
Publication number | Publication date |
---|---|
KR19980063301A (ko) | 1998-10-07 |
TW333696B (en) | 1998-06-11 |
DE19721967A1 (de) | 1998-06-10 |
CN1184333A (zh) | 1998-06-10 |
JPH10173122A (ja) | 1998-06-26 |
US6038132A (en) | 2000-03-14 |
KR100276618B1 (ko) | 2001-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19721967C2 (de) | Speicherbaustein | |
DE10240730B4 (de) | Leiterplatte, Speichermodul und Herstellungsverfahren | |
DE69233297T2 (de) | Packung für elektronische Schaltung | |
DE10156272B4 (de) | Multi-Chip-Speichervorrichtung und Speichermodul mit einer unabhängigen Steuerung der Speicherchips | |
DE102009030524B4 (de) | Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chips | |
DE102005055185B4 (de) | Halbleiterspeichermodul | |
DE102004004880B4 (de) | Verbindungsverfahren für direkt verbundene gestapelte integrierte Schaltungen sowie integrierter Schaltungschip und integriertes Schaltungsgehäuse | |
DE102005060081B4 (de) | Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren | |
DE19511249A1 (de) | Gespiegelte Anschlußstiftzuweisung für eine zweiseitige Multichip-Anordnung | |
DE10154556A1 (de) | Gestapelte Halbleiterbauelementestruktur | |
DE10138958B4 (de) | Chip-Scale-Packung, gedruckte Leiterplatte, Elektronikmodul und Leiterplatten-Entwurfsverfahren | |
EP1205977A2 (de) | Speicheranordnung mit einem zentralen Anschlussfeld | |
DE69723801T2 (de) | Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung | |
DE112005003014T5 (de) | Speichermodul Routing | |
DE102006017947B4 (de) | Speicherbaustein, entsprechende Baugruppe sowie entsprechendes Herstellungsverfahren | |
DE69034109T2 (de) | Halbleiter-IC-Vorrichtung und deren Herstellungsverfahren | |
DE10126610B4 (de) | Speichermodul und Verfahren zum Testen eines Halbleiterchips | |
DE102006003377B3 (de) | Halbleiterbaustein mit einem integrierten Halbleiterchip und einem Chipgehäuse und elektronisches Bauteil | |
DE2851608C2 (de) | ||
DE3739985A1 (de) | Is-karte | |
EP0219627A1 (de) | Mehrschichtige gedruckte Schaltungsplatte | |
DE2415047C3 (de) | ||
EP0883129A2 (de) | Elektronische Speichervorrichtung, insbesondere zur Anwendung bei implantierbaren medizinischen Geräten | |
DE102008012828A1 (de) | Elektronisches System mit integriertem Schaltkreis und passivem Bauelement | |
DE10024297A1 (de) | Halbleiterspeichereinrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |