KR0140213Y1 - 반도체 기억장치 - Google Patents

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KR0140213Y1
KR0140213Y1 KR2019970013772U KR19970013772U KR0140213Y1 KR 0140213 Y1 KR0140213 Y1 KR 0140213Y1 KR 2019970013772 U KR2019970013772 U KR 2019970013772U KR 19970013772 U KR19970013772 U KR 19970013772U KR 0140213 Y1 KR0140213 Y1 KR 0140213Y1
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KR
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memory cell
cell array
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KR2019970013772U
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Inventor
미츠루 시미즈
슈소 후지이
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
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Abstract

본 고안은, 반도체 기억장치에 관한 것으로, 메모리를 대용량화하는 경우 WL, BL, 신호배선 등의 용량 및 저항의 증대에 따른 배선지연 및 BL의 용량증대나 중복하는 회로블록에 따른 동작전류의 대폭적인 증대가 생기는 결점을 해결하기 위한 것이다.
이를 위해 본 고안은, 행렬형상으로 배치된 메모리셀 어레이를 갖춘 반도체 기억장치에 있어서, 열방향 및 행방항의 분할에 의해 최소한 4개의 블록으로 분할되는 메모리셀 어레이(22a∼22d,22a'∼22d')와, 열방향으로 분할된 상기 메모리셀 어레이의 블록 사이에 배치되는 불규칙적 반복패턴의 주변회로(23), 상기 메모리셀 어레이의 블록에 대응하여 배치되는 제1디코더를 포함한 주변회로(24a∼24d), 상기 메모리셀 어레이와 상기 불규칙적 반복패턴의 주변회로(23)와의 사이에 배치되는 제2디코더를 포함한 주변회로(25) 및, 상기 메모리셀 어레이의 외주부에 배치되는 본딩패드와 입력보호회로를 포함한 주변회로 (29)를 구비한 것을 특징으로 한다.
이러한 구성에 의하면, WL, BL, 신호선 등의 배선길이도 짧게 할 수 있으므로, 그 배선용량, 저항 등을 낮게 억제하는 것이 가능하게 된다. 그리고, 중복하는 회로블록도 없게 되어, 메모리가 대용량화되더라도 고속화와저소비전력화를 실현할 수 있게 된다.

Description

반도체 기억장치
제1도는 본 고안의 1실시예에 따른 반도체 기억장치의 칩 레이아웃을 나타낸 평면패턴도.
제2도는 불규칙적 반복패턴의 주변회로를 상세하게 나타낸 도면.
제3도는 제1도의 RDC를 포함한 주변회로를 상세하게 나타낸 도면.
제4도와 제5도는 각각 본 고안의 다른 실시예에 따른 반도체 기억장치의 칩 레이아웃을 나타낸 평면패턴도.
제6도는 종래의 반도체 기억장치의 칩 레이아웃을 나타낸 평면패턴도이다..
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체칩
225∼22d, 22a'∼22d' : 메모리셀 어레이의 각 블록
23 : 불규칙적 패턴의 주변회로
24a∼24d : RDC(행디코더)를 포함한 주변회로
25 : CDC(열디코더)를 포함한 주변회로 27 : 비트선(BL)
26 : 워드선(WL) 28 : 열선택선
29 : 본딩패드·입력보호회로를 포함한 주변회로
[산업상의 이용분야]
본 고안은 반도체 기억장치에 관한 것으로, 특히 메모리셀 어레이의 칩 레이아웃에 관한 것이다.
[종래의 기술과 그 문제점]
종래, 반도체 기억장치, 예컨대 다이나믹 RAM(이하, DRAM이라 함)이나 스태틱 RAM(이하, SRAM이라 함)은 제6도에 나타낸 바와 같은 칩 레이아웃을 하고 있다.
즉, 반도체칩 (11)의 중앙부에는 메모리셀 어레이영역(12)이 형성되어 있고, 메모리셀 어레이영역 (12)의 외주부에는 주변회로영역 및 본딩패드·입력보호회로영역 (13)이 형성되어 있다. 또, 메모리셀 어레이영역 (12)의 열방향을 따라 행디코더 (14)가 형성되어 있고, 메모리셀 어레이영역 (12)의 행방향을 따라 열디코더(15)가 형성되어 있다.
이와 같이, DRAM이나 SRAM의 칩 레이아웃은 메모리셀 어레이영역 (12)과 주변회로영역 및 본딩패드·입력보호회로영역 (13)으로 크게 분할된다. 메모리셀 어레이영역 (12)에는, 워드선(이하, WL이라 함)과 비트선(이하, BL이라 함)마다 규칙적 반복패턴으로서 설치된 메모리셀 회로부와, 이 메모리셀 회로부를 선택하는 디코더[행디코더(14), 열디코더(15)], 상기 메모리셀 회로부의 데이터를 증폭하는 감지증폭기 등이 형성되어 있다. 또, 주변회로영역 (13)에는 WL과 BL마다에는 설치되지 않는 불규칙적 패턴의 회로 등이 형성되어 있다.
그렇지만, 이러한 칩 레이아웃을 갖춘 DRAM이나 SRAM에서는, 메모리의 대용량화에 따라 1개의 메모리셀 어레이가 증대하여, WL이나 BL에서의 저항 및 용량의 대폭적인 증대가 문제로 되었다. 이 저항 및 용량의 대폭적인 증대는, WL이나 BL의 배선지연, 더 나아가서는 BL의 충방전전류(IBL)의 증대를 초래한다는 것이 알려져 있다.
구체적으로는, WL이나 BL의 배선지연 등을 고려한 경우, 예컨대 메모리셀 어레이의 증대에 의해 WL 및 BL의 배선길이 (ℓ)가 2배로 되었다고 하면, WL 및 BL의 저항 R(∝ℓ )은 2배, 또 그 용량 C(∝ℓ)은 2배로 증가한다. 또, 배선지연시간(td)은 R·C에 비례하기 때문에, WL이나 BL의 배선지연은 4배로 된다. 즉, 배선길이(ℓ)가 n배로 증가한 때, 신호의 전송은 n2배의 시간만큼 지연되는 결과로 된다.
또, BL의 충방전전류(IBL)의 증대를 고려한 경우, 예컨대 BL의 용량(CB)이 2배로 되었다고 하면, BL의 충방전전류(IBL)는 용량(CB)에 비례하기 때문에 2배로 증가한다. 즉,
(단, tRC는 주기시간, Q는 전하량, V는 전압, SA수는 감지증폭기수, I는 동작전류, Iperi는 주변회로영역에서 소비되는 전류이다. )
로 표현되는 바와 같이, BL의 용량(CB)이 n배로 되었다고 하면, 그 충방전전류(IBL,)는 n배로 증가한다. 또한, 이 충방전전류(IBL)의 증대는 그대로 동작전류(I)에 플러스된다.
따라서, WL이나 BL의 배선지연은 반도체 기억장치의 고속화는 커녕 각 타이밍의 스펙조차 클리어할 수 없게 한다. 이것은 WL이나 BL에 관계없이 모든 배선에 공통의 문제이다.
또, 충방전전류(IBL)의 증대는, 이 충방전전류(IBL)가 동작전류(I)의 6∼7할을 지배하고 있으므로, 장치의 특성에 큰 영향을 미치게 된다.
더욱이, 반도체칩 중앙분에 메모리셀 어레이영역(12)을 배치하고, 그 외주부에 주변회로영역 (13)을 배치하는 것은, 신호배선을 줄이기는 커녕 어떻게 해도 중복하는 회로블록을 증대시키게 된다. 이 중복하는 회로블록은 주변회로영역에서 소비되는 전류(Iperi)를 증대시키기 때문에, 더욱 동작전류(I)를 증대시키는 결과로 되고 있다.
이와 같이, 종래에는 메모리의 대용량화를 도모하면, WL, BL, 신호배선 등의 용량 및 저창의 증대에 따른 배선지연 및 BL의 용량증대나 중복하는 회로블록에 따른 동작전류의 대폭적인 증대가 생기는 결점이 있었다.
[고안의 목적]
본 고안은 메모리의 대용량화를 도모해도 고속화 및 저소비전력화를 실현할 수 있는 반도체 기억잘치를 제공함에 그 목적이 있다.
[고안의 구성]
상기한 목적을 달성하기 위해 본 고안의 반도체 기억장치는, 열방향으로 2분할되는 동시에 행방향으로 2분할됨으로써 4개의 블록으로 분할되는 메모리셀 어레이와, 열방향으로 2분할된 메모리셀 어레이의 블록 사이에 배치되는 불규칙적 반복패턴의 주변회로, 행방향으로 2분할된 메모리셀 어레이의 블록 사이에 배치되는 제1디코더를 포함한 주변회로, 열방향으로 2분할된 메모리셀 어레이의 블록파 상기 불규칙적 반복패턴의 주변회로와의 사이에 배치되는 제2디코더를 포함한 주변회로 및, 상기 메모리셀 어레이의 외주부에 배치되는 븐딩패드와 입력보호회로를 포함한 주변회로를 갖추고 있다.
또 본 고안은, 열방향으로 2분할되는 동시에 행방향으로 2분할됨으로써 4개의 블록으로 분할된 메모리셀 어레이와, 열방향으로 2분할된 메모리셀 어레이의 블록 사이에 배치되는 불규칙적 반복패턴의 주변회로, 상기 메모리셀 어레이의 각 블록이 다시 행방향으로 2분할됨으로써 그 2분할된 메모리셀 어레이의 블록 사이에 배치되는 제1디코더를 포함한 주변회로, 열방향으로 2분할된 메모리셀 어레이의 블록과 상기 불규칙적 반복패턴의 주변회로와의 사이에 배치되는 제2디코더를 포함한 주변회로 및, 강기 메모리셀 어레이의 외주부에 배치되는 본딩패드와 입력보호회로를 포함한 주변회로를 갖추고 있다.
더욱이, 상기 메모리셀 어레이의 각 블록은 열방향으로 2n(n은 자연수)으로 분할되고, 각각이 최소의 메모리셀 어레이로 구성되어 있다.
또, 상기 제1디코더는 인접하는 메모리셀 어레이의 블록에 공유되고 있다.
[작용]
이러한 구성에 의하면, 메모리셀 어레이를 열방찰으로 크게 2분할하고, 그 사이에 불규칙적 반복패턴의 주변회로를 배치하고 있다. 또, 2분할된 메모리셀 어레이를 행방향으로 다시 2분할하고, 그 사이에는 제1디코더를 포함한 주변회로를 배치하고 있다. 이 때문에, 메모리셀 어레이에 접속되는 WL, BL 등의 배선길이를 짧게 할 수 있으므로 그 배선용량, 저항 등을 낮게 억제하는 것이 가능하게 된다. 또, 중복하는 회로블록도 없게 되어, 메모리가 대용량화되더라도 고속화와 저소비전력화에 크게 공헌할 수 있게 된다.
[실시예]
이하, 도면을 참조하면서 본 고안의 1실시예에 대해 상세히 설명한다. 이 설명에 있어서, 모든 도면에 걸쳐 공통하는 부분에는 공통의 참조부호를 사용함으로써 중복설명을 피하기로 한다.
제1도는 본 고안의 1실시예에 따른 반도체 기억장치의 칩 레이아웃을 나타낸 도면으로, 반도체칩 (21)의 중앙부에는 규칙적 반복패턴(행렬형상)의 메모리셀 어레이가 배치되어 있다. 이 메모리셀 어레이는, 그 열방향(즉, 제1도에 있어서 좌우방향)으로 크게 2분할되는 동시에 행방향(즉, 제1도에 있어서 상하방향)으로 크게 2분할되어 있다. 또, 열방향으로 2분할된 메모리셀 어레이의 블록(22a,22b)과 메모리셀 어레이의 블록(22c,22d)의 사이에는 불규칙적 반복패턴의 주변회로(23)가 배치되어 있다. 더욱이, 이 불규칙적 반복패턴의 주변회로(23)에는 중앙에 신호배선이 한데 모인 버스선(23a)이 배치되고, 그 양측에 주변회로블록(23b)이 배치되어 있다(제2도 참조). 여기에서, 상기 신호배선은 행디코더(이하, RDC라 함)에 접속되어 있다. 또, 행방향으로 2분할된 메모리셀 어레이의 블록(22a,22c)과 메모리셀어레이의 블록(22b,22d)과의 사이에는 각각 RDC(제1디코더)를 포함한 주변회로(24a,24c)가 배치되어 있다. 여기에서, RDC를 포함한 주변회로(24a)는 그에 인접하는 메모리셀 어레이의 블록(22a)과 메모리셀 어레이의 블록(22b)에 의해 공유되고 있다. 또, RDC를 포함한 주변회로(24c)는 그에 인접하는 메모리셀 어레이의 블록(22c)과 메모리셀 어레이의 블록(22d)에 의해 공유되고 있다. 더욱이, 불규칙적 반복패턴의 주변회로(23)와 메모리셀 어레이의 각 블록(22a∼22d)과의 사이에는 각각 열디코더(제2디코더; 이하, CDC라 함)를 포함한 주변회로(25)가 배치되어 있다.
그리고, 메모리셀 어레이의 자 블록(22a∼22d)은 다시 열방향으로 2n(n은 자연수)으로 분할(동도면에서 점선으로 구절(區切)되는 8분할)되고, 각각이 최소의 메모리셀 어레이로 구성되어 있다. 최소의 메모리셀 어레이에서는, 행방향으로 WL(26)이 배선되고, 또 열방향으로 BL(27)이 배선되어 있다. 또, 열선택선(CSL; 28)이 BL(27)과 평행하게 메모리셀 어레이영역위를 관통하여 배선되어 있고, 더욱이 반도체칩(21)의 외측, 즉 메모리셀 어레이의 외주부에는 본텅패드 · 입력보호회로를 포함한 주변회로(29)가 배치되어 있다. 또한, 필요에 따라 본딩패드 · 입력보호회로를 포함한 주변회로(29)에는 불규칙적 반복패턴의 주변회로블록(23b; 제2도 참조)을 배치해도 좋다.
제3도는 상기 제1도의 RDC를 포함한 주변회로(24a), 즉 동도면의 A로 표시한 부분을 상세하게 나타낸 것이다.
메모리셀 어레이의 블록(22a)을 구성하는 최소의 메모리셀 어레이(30a,30a)와 메모리셀 어레이의 블록(22b)을 구성하는 최소의 메모리셀 어레이(30b,30b)에 끼인 부분에는, 어드레스를 선택하는 회로(RDC; 31)가 배치되어 있다. 이 어드레스를 선택하는 회로(31)는 그에 인접하는 최소의 메모리셀 어레이(30a,30b)에 의해 공유되고 있다. 또, 어드레스를 선택하는 회로(31)와 최소의 메모리셀 어레이(30a,30b)와의 사이에는 WL을 구동하는 회로(32)가 최소의 메모리셀 어레이(30a,30b)에 고유로 배치되어 있다. 또, 최소의 메모리셀 어레이(30a,30b)에 의해 끼인 부분(33)에는 감지증폭기회로, 게이팅회로 등이 배치되어 있다. 더욱이, RDC회로를 포함한 주변회로(24a)에는 사방을 최소의 메모리셀 어레이 (30a,30b)에 의해 둘러싸인 부분(34)에 간극이 생기는데, 이 부분(34)에는 어드레스를 선택하는 회로나 행계열의 용장회로, 퓨우즈 등을 배치하면 패턴을 유효하게 활용할 수 있다.
이러한 구성에 의하면, 메모리셀 어레이를 크게 4개의 블록(22a∼22d)으로 분할하고 있다. 그리고, 그 메모리셀 어레이의 블록(22a∼22d) 사이에 불규칙적 반복패턴의 주변회로(23)와 RDC를 포함한 주변회로(24a,24c) 등을 형성하고 있다. 이 때문에, 1개의 WL에 연결되는 메모리셀의 수를 감소시킬 수 있게 됨과 더불어, WL이나 BL의 배선길이도 짧게 억제할 수 있게 된다. 또, RDC를 포함한 주변회로(24a,24c)는 각각 행방향으로 분할된 메모리셀 어레이의 블록(22a,22b; 22c,22d)에 공유되고 있기 때문에, RDC의 신호배선도 공통화할 수 있어서 칩의 축소화에 공헌할 수 있게 된다. 여기에서, RDC를 포함한 주변회로(24a,24c)는 그에 인접하는 메모리셀 어레이의 블록(22a,22b; 22c,22d)에 공유화시키지 않고, 제4도에 나타낸 바와 같이 RDC를 포함한 주변회로(24a∼24d)를 각각의 메모리셀 어레이의 블록(22a∼22d)에 고유로 설치해도 좋다. 그러나, 이 경우는 RDC의 제어신호선의 배선용량 및 저항, 칩면적 등이 문제로 되므로 바람직하지 않다. 더욱이, 메모리셀 어레이의 각 블록(22a∼22d)은 다시 열방향으로 2n(n은 자연수)으로 분할되고, 각각이 최소의 메모리셀 어레이 (30a,30b)로 구성되어 있다. 이에 따라, 최소의 메모리셀 어레이(30a,30b) 단위로 행선택이 가능하게 되고, 다시 WL의 세분화가 가능하게 된다. 따라서, WL, BL, 신호배선 등을 짧게 할 수 있으므로 그 배선용량, 저항 등을 낮게 억제하는 것이 가능하게 된다. 또, 중복하는 회로블록도 없게 되어, 고속화와 저소비전력화에 크게 공헌할 수 있게 된다. 또한, 16M DRAM과 같이 메모리의 대용량화를 도모함과 더불어 WL이나 BL의 배선지연, BL의 충방전전류 등의 디바이스특성의 향상을 달성하기 위해서는, 이와 같이 메모리셀 어레이영역을 크게 4개의 블록으로 분할하는 것이 대단히 효과적이다.
그런데, 본 고안은 상기 실시예에 한정되지 않고 여러가지의 변형이 가능하다.
제5도는 그 하나로서 4개로 분할된 메모리셀 어레이의 각 블록을 다시 행방향으로 크게 2분할한 반도체 기억장치의 칩 레이아웃을 나타내고 있다.
즉, 반도체칩 (21)의 중앙부에는 4개로 분할된 규칙적 반복패턴의 메모리셀 어레이의 블록(22a,22a',22b,22b',22c,22c',22d,22d')이 각각 형성되어 있다. 그리고 열방향으로 분할된 메모리셀 어레이의 블록(22a,22a',22b,22b')과 메모리셀 어레이의 블록(22c,22c',226,22d')과의 사이에는 불규칙적 반복패턴의 주변회로영역 (23)이 형성되어 있다.
또, 4개로 분할된 메모리셀 어레이의 각 블록(22a,22a',22b,22b',22c,22c',22d,22d')은 각각 행방향으로 다시 크게 2분할되어 있다. 그리고, 그 분할된 메모리셀 어레이의 블록(22a,22a') 사이에는 RDC(제1디코더)를 포함한 주변회로(24a)가, 메모리셀 어레이의 블록(22b,22b') 사이에는 RDC를 포함한 주변회로(24b)가, 메모리셀 어레이의 블록(22c,22c') 사이에는 RDC를 포함한 주변회로(24c)가, 메모리셀 어레이의 블록(22d,22d') 사이에는 RDC를 포함한 주변회로(24d)가 각각 배치되어 있라. 여기서, RDC를 포함한 주변회로(24a∼24d)는, 그에 인접하는 메모리셀 어레이의 블록에 의해 공유되고 있다. 더욱이, 불규칙적 반복패턴의 주변회로(23)와 메모리셀 어레이의 각 블록(22a∼22d,22a'∼22d')과의 사이에는 각각 CDC(제2디코더)를 포함한 주변회로(25)가 배치되어 있다. 그리고, 메모리셀 어레이의 각 블록(22a∼22d,22a'∼22d')은 더욱이 열방향으로 2n(n은 자연수)으로 분할(동도면에서는 점선으로 구절되는 8분할)되고, 각각이 최소의 메모리셀 어레이로 구성되어 있다. 또, 반도체칩(21)의 외측, 즉 메모리셀 어레이의 외주부에는 본딩패드·입력보호회로를 포함한 주변회로 (29)가 형성되어 있다. 이러한 구성에 의하면, 4개로 분할된 메모리셀 어레이의 각 블록(22a,22a',22b,22b',22c,22c',22d,22d')은 각각이 행방향으로 다시 크게 2분할되어 있다. 그리고, 이러한 8개로 분할된 메모리셀 어레이의 블록 사이에 불규칙적 반복패턴의 주변회로(23), RDC를 포함한 주변회로(24) 등이 형성되어 있다. 이 때문에, 상기 제1도의 실시예와 동일한 효과를 얻을 수 있다.
[고안의 효과]
이상 설명한 바와 같이 본 고안의 반도체장치에 의하면, 다음과 같은 효과를 얻을 수 있다.
즉, 반도체칩 중앙부에 있는 메모리셀 어레이를 열방향으로 크게 2분할하고, 그 사이에 불규칙적 반복패턴으로 이루어진 주변회로를 배치하고 있다. 또, 2분할된 메모리셀 어레이를 행방향으로 다시 2분할하고, 그 사이에는 RDC를 포함한 주변회로를 배치하고 있다. 이 때문에, WL, BL, 신호선등의 배선길이도 짤게 할 수 있으므로 그 배선용량, 저항 등을 낮게 억제하는 것이 가능하게 된다. 그리고, 중복하는 회로블록도 없게 되어, 메모리가 대용량화되더라도 고속화와 저소비전력화에 크게 공헌할 수 있게 된다.

Claims (6)

  1. 메모리셀 어레이를 열 및 행방창으로 분할함으로써 얻어지고, 각각이 복수개의 섹션을 형성하도록 열방향으로 분할되어 있는 4개의 블록을 갖춘 규칙적 행/열 메모리셀 어레이와, 열방향으로 분할된 상기 규칙적 행/열 메모리셀 어레이의 블록 사이에 배치되는 제1의 주변회로, 행방향으로 분할된 상기 규칙적 행/열 메모리셀 어레이의 인접한 블록 사이에 배치되고, 제1디코더를 포함한 제2의 주변회로, 상기 제1의 주변회로와 각각의 인접하는 블록과의 사이에 열방향으로 배치되고, 제2디코더를 포함한 제3의 주변회로 및, 상기 4개의 블록 각각에서 인접하는 섹션 사이에 설치되는 감지증폭기를 구비하고, 상기 섹션 각각은 열방향으로 연장되는 비트선을 더 포함하고, 상기 블록 각각은 상기 섹션과 교차하면서 상기 비트선과 평행하게 연장되는 열선택선을 포함하고 있으며, 상기 섹션 각각은 상기 제2의 주변회로에 접속되어 행방향으로 연장되는 워드선을 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 메모리셀 어레이를 열 및 행방향으로 분할함으로써 얻어지고, 그중 4개가 행방향으로 배치되어 있으며, 각각이 복수개의 섹션을 형성하도록 열방창으로 분할되어 있는 8개의 블록을 갖춘 규칙적 행/열 메모리셀 어레이와, 열방향으로 분할된 상기 규칙적 행/열 메모리셀 어레이의 블록 사이에 배치되는 제1의 주변회로, 행방향으로 분할된 상기 규칙적 행/열 메모리셀 어레이의 블록의 각각의 쌍 사이에 배치되고, 제1디코더를 포함한 제2의 주변회로, 상기 제1의 주변회로와 각각의 블록과의 사이에 열방향으로 배치되고, 제2디코더를 포함한 제3주변회로 및, 상기 8개의 블록 각각에서 인접하는 섹션 사이에 설치되는 감지증폭기를 구비한 것을 특징으로 하는 반도체 기억장치.
  3. 메모리셀 어레이를 ℓ 및 m(ℓ, m: 자연수)에 각각 대응하는 열 및 행방향으로 분할함으로써 얻어지고, 각각이 복수개의 섹션을 형성하도록 열방향으로 분할되어 있는, ℓ×m개의 블록을 갖춘 규칙적 행/열 메모리셀 어레이와, 열방향으로 분할된 상기 규칙적 행/열 메모리셀 어레이의 블록에 불규칙하게 배치되는 불규칙적 제1의 주변회로, 행방향으로 분할된 상기 규칙적 행/열 메모리셀 어레이의 블록의 각각의 쌍 사이에 배치되고, 제1더코더를 포함한 제2의 주변회로, 상기 제1의 주변회로와 각각의 블록과의 사이에 열방향으로 배치되고, 제2디코더를 포함한 제3의 주변회로, 상기 메모리셀 어레이의 외주부에 배치되고, 상기 블록의 인접한 쌍 사이의 영역을 포함한 제4의 주변회로 및, 상기 블록에서 인접하는 섹션 사이에 설치되는 감지증폭기를 구비하고, 상기 제4주변회로가 본딩패드와 입력보호회로를 포함한 것을 특징으로 하는 반도체 기억장치.
  4. 행 및 열방향으로 배치되고, 각각이 행방향으로 연장되는 워드선 및 열방향으로 연장되는 비트선에 접속된 메모리셀을 갖추고 있으며, 메모리셀 어레이 블륵의 제1행에 배치되는 제1 및 제2메모리셀 어레이 블록과, 메모리셀 어레이 블록의 상기 제1행에 인접한 메모리셀 어레이 블록의 제2행에 배치되는 제3 및 제4메모리셀 어레이 블록을 포함하고 있는 복수개의 메모리셀 어레이 블록과, 상기 메모리셀 어레이 블록의 각각의 메모리부와 교차하여 열방창으로 연장되는 선택선, 상기 제1행의 제1 및 제2메모리셀 어레이 블록과 상기 제2행의 제3 및 제4메모리셀 어레이 블록 사이에 배치되는 제1의 주변회로, 상기 워드선을 선택하기 위한 디코더를 각각 포함하고 있는 제1 및 제2의 주변회로부를 갖춘 제2의 주변회로, 상기 선택선을 선택하기 위한 디코더를 각각 포함하고 있는 제1, 제2, 제3 및 제4의 주변회로부를 갖춘 제3의 주변회로 및, 상기 메모리셀 어레이 블록 각각의 메모리부 사이에 설치되는 감지증폭기를 구비하고, 상기 제2의 주변회로의 제1의 주변회로부는 상기 제1 및 제2메모리셀 어레이 블록 사이에 배치되고, 상기 제2의 주변회로의 제2의 주변회로부는 상기 제3 및 제4메모리셀 어레이 블록 사이에 배치되어 있으며, 상기 제3의 주변회로의 제1의 주변회로부는 상기 제1메모리셀 어레이 블록의 메모리부와 상기 제1의 주변회로 사이에 배치되고, 상기 제3의 주변회로의 제2의 주변회로부는 상기 제2메모리셀 어레이 블록의 메모리부와 상기 제1의 주변회로 사이에 배치되며, 상기 제3의 주변회로의 제3의 주변회로부는 상기 제3메모리셀 어레이 블록의 메모리부와 상기 제1의 주변회로 사이에 배치되고, 상기 제3의 주변회로의 제4의 주변회로부는 상기 제4메모리셀 어레이 블록의 메모리부와 상기 제1의 주변회로 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 행 및 열방향으로 배치되고, 각각이 행방향으로 연장되는 워드선 및 열방향으로 연장되는 비트선에 접속된 메모리셀을 갖추고 있으며, 메모리셀 어레이 블록의 제1행에 배치되는 제1, 제2, 제3 및 제4메모리셀 어레이 블록과, 메모리셀 어레이 블록의 상기 제1행에 인접한 메모리셀 어레이 블록의 제2행에 배치되는 제5, 제6, 제7 및 제8메모리셀 어레이 블록물 포함하고 있는 복수개의 메모리셀 어레이 블록과, 상기 메모리셀 어레이 블록의 각각의 메모리부와 교차하여 열방향으로 연장되는 선택선, 상기 제1행의 제1, 제2, 제3 및 제4메모리셀 어레이 블록과 상기 제2행의 제5, 제6, 제7 및 제8메모리셀 어레이 블록 사이에 배치되는 제1의 주변회로, 상기 워드선을 선택하기 위한 디코더를 각각 포함하고 있는 제1, 제2, 제3 및 제4의 주변회로부를 갖춘 제2의 주변회로, 상기 메모리셀 어레이 블록중 대응하는 메모리셀 어레이 블록에 접속된 선택선을 선택하기 위한 디코더를 각각 포함하고 있는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8의 주변치로분를 갖춘 제3의 주변회로 및, 상기 메모리셀 어레이 블록 각각의 메모리부 사이에 설치되는 감지증폭기를 구비하고, 상기 제2의 주변회로의 제1의 주변회로부는 상기 제1 및 제2메모리셀 어레이 블록 사이에 배치되고, 상기 제2의 주변회로의 제2의 주변회로부는 상기 제3 및 제4메모리셀 어레이 블록 사이에 배치되며, 상기 제2의 주변회로의 제3의 주변회로부는 상기 제5 및 제6메모리셀 어레이 블록 사이에 배치되고, 상기 제2의 주변히로의 제4의 주변회로부는 상기 제7 및 제8메모리셀 어레이 블록 사이에 배치되어 있으며, 상기 제3의 주변회로의 각각의 주변회로부는 각각의 대응하는 메모리셀 어레이 블록의 메모리부와 상기 제1의 주변회로 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 메모리셀 어레이를 열 및 행방향으로 분할함으로써 얻어지고, 각각이 복수개의 섹션을 형성하도록 열방향으로 더 분할되어 있는 4개의 블록을 갖춘 메모리셀 어레이와, 열방향으로 분할된 상기 메모리셀 어레이의 블록 사이에 배치되는 제1의 주변회로, 어떤 동일 열에 서로 간격을 두고 배치되어 있는 제1 및 제2의 주변회로부와, 다른 동일 열에 서로 간격을 두고 배치되어 있는 제3 및 제4의 주변회로부를 포함한 제2의 주변회로, 상기 제1의 주변회로와 각각의 인접하는 블록과의 사이에 열방향으로 배치되고, 제2디코더를 포함한 제3의 주변회로 및, 상기 4개의 블록 각각에서 인접하는 섹션 사이에 설치되는 감지증폭기를 구비하고, 상기 섹션 각각은 상기 제1의 주변회로에 접속되어 행방향으로 연장되는 워드선을 더 포함하고 있고, 상기 제1, 제2, 제3 및 제4의 주변회로부 각각은, 제1디코더를 포함하고, 상기 4개의 블록중 하나에 전기적으로 각각 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
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