DE69019551T2 - Speicheranordnungen. - Google Patents

Speicheranordnungen.

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Description

  • Diese Erfindung betrifft Speichereinrichtungen.
  • Generell wird bei einem statischen Speicher mit wahlfreiem Zugriff (SRAM), der eine Art Halbleiterspeichereinrichtung ist, eine Signalpotentialdifferenz über einem Paar Bitleitungen oder einem Paar gemeinsamer Datenleitungen erzeugt, um ein Datenauslesen oder Datenschreiben zu bewirken. Für einen Hochgeschwindigkeits-Auslesebetrieb oder -Schreibbetrieb ist es notwendig, den Logikpegel schnell zu ändern. Infolgedessen dient eine bekannte Technik dazu, ein Paar Bitleitungen oder ein Paar gemeinsamer Datenleitungen, über welchen die Signalpotentialdifferenz erzeugt wird, zu verkürzen, um den Logikpegel für die nächsten Daten auszugleichen. Wenn Bitleitungen mit einem zu dem einer Speicherzelle des SRAM entgegengesetzten Logikpegel zum Zeitpunkt einer Reihenauswahl mit der Zelle verbunden werden, können die Daten auf der Zelle gelegentlich umgekehrt werden. Infolgedessen ist auch eine Voraufladungstechnik zum vorübergehenden Anheben der Bitleitungsspannung in Richtung der Quellenspannung vor der Reihenauswahl (Wortleitungsauswahl) der Bitleitungen bekannt.
  • Ein solcher Ausgleich oder solches Voraufladen wird gewöhnlich zum Zeitpunkt des Schreibens oder Lesens und vor der Reihenauswahl ausgeführt. Das Timing wird durch eine Adressenübergangsdetektorschaltung (ATD-Schaltung) erzeugt, die bei Adressenänderungen Impulse erzeugt. Beispielsweise werden gemäß der veröffentlichten japanischen Patentanmeldung JP-A- 57 74 884 oder dem US-Patent US -A-4 355 377 Impulse in der Adressenübergangsdetektorschaltung in Abhängigkeit von Adressenänderungen erzeugt und zu einem Taktgenerator übertragen. Die Signale zur Steuerung des Ausgleichs oder der Voraufladung werden aus dem Taktgenerator ausgegeben, um die an den Bitleitungspaaren vorgesehenen Ausgleichs- oder Voraufladungsschaltungen zum Kürzen der Zugriffszeit zu betätigen.
  • Jedoch befinden sich während des Übergangs vom Schreib- zum Auslesebetrieb die Bitleitungen oder die gemeinsamen Datenleitungen generell im wesentlichen in einem Zustand, der als vollständig eingeschwungener Zustand bezeichnet wird. Aus diesem Grund ist zum Ausgleich oder zur Voraufladung ein solcher Zeitbetrag erforderlich, daß es bei zu erhöhender Geschwindigkeit schwierig wird, die Ausgleichs- oder Voraufladungsoperation vor der Wortleitungsauswahl zu beenden.
  • Wenn Impulse prompter von der Adressenübergangsdetektorschaltung erzeugt werden, kann die Augleichs- oder Voraufladungsoperation prompter beendet werden. Wie in der Figur 1 der beigefügten Zeichnungen schematisch gezeigt, sammelt jedoch die Adressenübergangsdetektorschaltung (ATD-Schaltung) 101 die Daten bei Adresseneingängen 100a bis 100g, detektiert Adressendatenübergänge und überträgt ein Impulse enthaltendes Signal φATD zu einem Taktgenerator (CG) 102. Die Adresseneingänge 101a bis 101g sind auf einem Chip 103 weitläufig verbreitet, so daß es extrem schwierig ist, einen Datenübergang jeder Adresse bei hoher Geschwindigkeit zu detektieren. Je größer die Zahl an Adressen ist, desto größer ist das Ausmaß der Adressenübergangsdetektorschaltung 101 und desto länger ist die bis zur Impulserzeugung benötigte Zeit.
  • Das oben beschriebene Problem tritt während des Übergangs vom Schreiben zum Auslesen der SRAM-Daten auf.
  • Aus dem US-Patent US-A-4 712 194 geht eine Speichereinrichtung hervor, die besteht aus:
  • mehreren in einer Matrixkonfiguration angeordneten und aus Flipflopschaltungen für Datenspeicherung gebildeten Speicherzellen,
  • mehreren Paaren Bitleitungen, deren jedes an eine Spalte der Speicherzellen zum komplementären Ausführen eines Datenauslesens und Datenschreibens gekoppelt ist,
  • mehreren pro Reihe der Speicherzellen einzeln vorgesehenen Wortleitungen zum Auswählen von Reihen der Speicherzellen, einem mit einem Paar Bitleitungen verbindbaren Abtastverstärker zum Verstärken der Spannung über dem Paar Bitleitungen, einer vor der Speicherzellenauswahl durch eine Wortleitung vorübergehend betreibbaren Bitleitungs-Ausgleichseinrichtung (als "erste Voraufladungseinrichtung" bezeichnet) zum Ausgleichen eines Paares der Bitleitungen durch Einstellen der Leitungen auf das gleiche Potential,
  • einer Ausgleichssteuereinrichtung zum Einstellen des Betriebszeitintervalls für die Bitleitungs-Ausgleichseinrichtung, einer auf ein zur Auswahl der Wortleitungen und der Bitleitungen zugeführtes Adressensignal ansprechenden ersten Signalerzeugungseinrichtung zum Erzeugen eines Signals zum Aktivieren der Ausgleichssteuereinrichtung,
  • einer vor der Speicherzellenauswahl durch eine Wortleitung vorübergehend betreibbaren Bitleitungs-Voraufladungseinrichtung (als "zweite Voraufladungseinrichtung" bezeichnet) zum Voraufladen eines Paares der Bitleitungen durch Verbinden der Leitungen mit einer Potentialquelle,
  • einer Voraufladungssteuereinrichtung zum Einstellen des Betriebszeitintervalls der Bitleitungs-Voraufladungseinrichtung, und
  • einer zweiten Signalerzeugungseinrichtung zum Detektieren eines Übergangs vom Schreiben zum Auslesen und zum Aktivieren der Voraufladungssteuereinrichtung zu dem Zeitpunkt, bei dem der Übergang detektiert wird.
  • Infolgedessen werden bei der US-A-4 712 194, obgleich bei ihr die Voraufladung der Bitleitungen beim Übergang vom Schreiben zum Auslesen in Betracht gezogen sind, die Bitleitungen ähnlich wie beim obengenannten Stand der Technik in Abhängigkeit von den Adressensignalen ausgeglichen.
  • Bei der US-A-4 355 377 (oben zitiert) werden sowohl eine Voraufladung als auch ein Ausgleich (als "Abgleichen" bezeichnet) der Bitleitungen in Abhängigkeit von Übergängen in den Adressensignalen ausgeführt. Aus der US-A-4 355 377 geht auch die Möglichkeit eines Abgleichens von Datenleitungspaaren, die mit jeweiligen Bitleitungspaaren verbunden sind, hervor.
  • Jeweilige verschiedene Aspekte der Erfindung sind in den Ansprüchen 1 und 3 dargelegt, deren Oberbegriff auf der US-A- 4 712 194 basiert.
  • Gemäß einem Aspekt der Erfindung ist eine Speichereinrichtung mit einem Signalgenerator zum Detektieren eines Übergangs von einem Schreiben zu einem Auslesen (beispielsweise ein Impulsgenerator zur Erzeugung eines Impulses beim Detektieren eines solchen Übergangs) vorgesehen, wobei die gemeinsamen Datenleitungen ausgeglichen und/oder voraufgeladen werden, wenn ein solcher Übergang detektiert wird (beispielsweise wenn ein Impuls erzeugt wird). Ein Schreib-Freigabesignal kann als eine Signalfreigabedetektion eines Übergangs vom Schreiben zum Auslesen verwendet werden.
  • Infolgedessen kann ein Ausgleichs- oder Voraufladungsbetrieb hoher Geschwindigkeit für gemeinsamen Datenleitungen zum Zeitpunkt eines Übergangs von einem Schreibbetrieb zu einem Auslesebetrieb ausgeführt werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Impulssignal aus dem obengenannten Impulsgenerator auf eine Bitleitungs-Ausgleichssteuerschaltung, eine Bitleitungs-Voraufladungssteuerschaltung, eine Angleichssteuerschaltung für gemeinsame Datenleitungen und eine Voraufladungs-Steuerschaltung für gemeinsamen Datenleitungen übertragen. Steuersignale für Ausgleichs- und/oder Voraufladungsschaltungen werden von jeder der vorhergehenden Steuerschaltungen übertragen. Für Operationen, die von denen während eines Übergangs vom Schreiben zum Auslesen verschieden sind, empfängt jede Steuerschaltung nicht nur das Impulssignal aus dem Impulsgenerator, sondern auch ein Signal aus einer Adressenübergangsdetektorschaltung.
  • Nachstehend detailliert beschriebene Ausführungsformen der Erfindung stellen eine Halbleiterspeichereinrichtung bereit, die zur Verwendung als statischer Speicher mit wahlfreiem Zugriff (SRAM) ausgebildet sein kann, eine große Kapazität aufweist und mit hoher Geschwindigkeit arbeiten kann.
  • Die Erfindung wird nun auf dem Wege eines illustrativen und nicht beschränkenden Beispiels unter Bezugnahme auf die beigefügten Zeichnungen weiter beschrieben, in denen
  • Figur 1 eine schematische Darstellung eines Chips einer bisher vorgeschlagenen Halbleiterspeichereinrichtung ist,
  • Figur 2 ein die Anordnung einer typischen, die Erfindung verkörpernden Halbleiterspeichereinrichtung zeigendes Blockschaltbild ist,
  • Figur 3 ein Teile der Einrichtung nach Figur 2 zeigendes Schaltbild ist,
  • Figur 4 ein den Betrieb einer φEQW-Erzeugungsschaltung der Einrichtung nach Figur 2 zeigendes Zeitdiagramm ist,
  • Figur 5 ein Beispiel der φEQW-Erzeugungsschaltung zeigendes Schaltbild ist, und
  • Figur 6 ein Zeitdiagramm zur Darstellung des Betriebs der Einrichtung nach Figur 2 ist.
  • Ein eine bevorzugte illustrative Ausführungsform der Erfindung bildender SRAM wird nun unter Bezugnahme auf die Zeichnungen detailliert beschrieben.
  • Die Figur 2 zeigt schematisch den Gesamtaufbau des SRAM, der von einer komplementären Metalloxid-Halbleiterstruktur (CMOS- Struktur) ist. Der Schaltungsaufbau des SRAM ist aus MOS- Transistoren gebildet, die auf einer Hauptfläche eines Halbleitersubstrats ausgebildet sind, und enthält eine Adressenpuffer-Adressenübergangsdetektorschaltung (-ATD-Schaltung) 4, in die Adressensignale A0 bis An eingegeben und von welcher Adressendaten zu einem Dekodierer 2 übertragen werden. Speicherzellen-Auswahlsignale werden vom Dekodierer 2 zu einem Speicherzellenarray übertragen, wo eine gewünschte Speicherzelle ausgewählt wird und korrespondierende Daten ausgelesen werden. Die Daten aus dem Speicherzellenarray 1 werden durch einen Abtastverstärker 3, von dem Datenausgangssignale Dout zu einer Ausgangsschaltung 5 übertragen werden, verstärkt.
  • Ein Adressenübergangs-Detektorsignal φATD, welches ein durch Übergänge der Adressensignale A0 bis An erzeugte Impulse aufweisendes Impulssignal ist, wird von der Adressenpuffer- ATD-Schaltung 4 ausgegebenen und zu einem Taktgenerator 6 übertragen, in welchem ein Ausgleichsimpulssignal φEQ auf der Basis der Impulse des Adressenübergangsdetektorsignals φADT erzeugt wird. Ein Ausgangsfreigabesignal wird von außen in den Taktgenerator 6 eingegeben, so daß es der Ausgangsschaltung 5 als ein Signal φ zugeführt wird. Das Ausgleichssignal φEQ wird ebenfalls zur Ausgangsschaltung 5 übertragen. Infolgedessen werden das Datensignal Dout, das Ausgleichssignal φEQ und das Signal φ zur Ausgangsschaltung 5 übertragen, wo Ausgabe- und Voraufladungsoperationen ausgeführt werden, wie es nachfolgend beschrieben wird.
  • Das Ausgleichssignal φEQ wird einer Bitleitungs-Ausgleichs-Voraufladungssteuerschaltung 8 zugeführt und gleichzeitig einer Ausgleichs- und Voraufladungssteuersschaltung 9 für gemeinsame Datenleitungen übertragen. Ein Signal , welches einen Übergang vom Zeitpunkt des Schreibens bis zum Lesen erfährt, wird zu einem φEQW-Generator 7 übertragen. Ein Signal φEQW aus dem Generator 7 wird zur Bitleitung-Ausgleichs- und Voraufladungssteuerschaltung 8 und zur Ausgleichs- und Voraufladungssteuerschaltung 9 für gemeinsame Datenleitungen übertragen. Infolgedessen werden die Steuerschaltungen 8 und 9 nicht nur durch das Ausgleichssignal φEQ, sondern auch durch das Signal φEQW gesteuert.
  • Das Speicherzellenarray 1 und ein peripherer Schaltungsaufbau sind in der Figur 3 gezeigt. Eine Anzahl Speicherzellen (MC) 11 sind in einer Matrixkonfiguration angeordnet, wobei jede Zelle 11 mit einem Paar Bitleitungen 12, 13 verbunden ist. Die Speicherzellen 11 weisen Flipflops zur Datenspeicherung auf. Über den Bitleitungen 12, 13 wird zum Zeitpunkt des Lesens und Schreibens eine Potentialdifferenz erzeugt. Im rechten Winkel zu den Bitleitungen 12, 13 angeordnete Wortleitungen Xi, Xi+1. ... sind mit den Speicherzellen 11 verbunden. Signale aus einem Reihendekodierer bringen die Wortleitungen Xi, Xi+1, ... zum Zeitpunkt einer Reihenauswahl auf einen hohen Pegel, um Worttransistoren (nicht gezeigt) der Speicherzellen 11 einzuschalten. Eine Source oder eine Drain eines pMOS-Transistors 21 ist mit jedem Paar Bitleitungen 12, 13 verbunden. Jeder pMOS-Transistor 21 bildet eine Bitleitungsausgleichsschaltung und kann das zugeordnete Bitleitungspaar 12, 13 kurzschließen. Ein Signal φB aus der Bitleitungs-Ausgleichs- und Voraufladungssteuerschaltung 8 wird dem Gate jedes pMOS-Transistors 21 zugeführt. Zwischen jeder Bitleitung jedes Bitleitungspaares 12, 13 und der hochpegeligen Sourcespannung ist ein pMOS-Transistor 22 geschaltet, der eine Bitleitungs-Voraufladungsschaltung bildet und dessen Source und Drain mit einer Sourcespannung bzw. der Bitleitung 12 oder 13 verbunden ist. Das Signal φB aus der Bitleitungs-Ausgleichs- und Voraufladungssteuerschaltung 8 wird ähnlich wie bei den pMOS-Transistoren 21 dem Gate jedes pMOS-Transistors 22 zugeführt. Ein Bitleitungslasttransistor 31 ist zum Abschließen jeder der Bitleitungen 12, 13 vorgesehen. Die Source und das Gate jedes Bitleitungslasttransistors 31 ist mit dem Sourcepotential bzw. dem Erdepotential GND verbunden. Ein Paar als Spaltenauswahlschalter fungierende nMOS-Transistoren 18, 18 sind quer über jedes Bitleitungspaar 12, 13 geschaltet. Die Bitleitungen 12 sind über die nMOS-Transisttoren 18 mit einer Datenleitung 14 eines Paares 14, 15 gemeinsamer Datenleitungen verbunden, während die Bitleitungen 13 über die nMOS-Transistoren 18 mit der Datenleitung 15 verbunden sind. Gemeinsame Spaltenauswahlleitungen Yi, Yi+1, ..., die durch Signale aus einem Spaltendekodierer (nicht gezeigt) wahlweise auf einen hohen Pegel gebracht werden, sind mit den Gates der den Bitleitungspaaren 12, 13 zugeordneten nMOS-Transistoren 18, 18 verbunden. Die Signale aus dem Spaltendekodierer basieren auf den Adressensignalen und funktionieren so, daß eine spezielle Speicherzelle 11 in Verbindung mit den Wortleitungen Xi, Xi+1, ... ausgewählt wird.
  • Das Paar gemeinsamer Datenleitungen 14, 14 funktioniert so, daß eine spezifizierte Zahl Bitleitungspaare 12, 13 gemeinsam mit zugeordneten Abtastverstärkern 3 ausgewählt wird. Jeder Abtastverstärker 3 ist mit den Anschlüssen der gemeinsamen Datenleitungen 14, 15 zum Verstärken der Signalpotentialdifferenz über den Leitungen 14, 15 verbunden. Eine Hauptdatenleitung 17 führt vom Abtastverstärker 3 zur Eingabe/Ausgabe und wird zur Datenausgabe verwendet. Ein Paar als gemeinsame Datenleitungslast funktionierende pMOS-Transistoren 32, 32 sind über die gemeinsamen Datenleitungen 14, 15 geschaltet. Die Source und die Drain eines pMOS-Transistors 23 sind mit den gemeinsamen Datenleitungen 14, 15 verbunden. Der pMOS-Transistor 23 bildet eine Ausgleichsschaltung für gemeinsame Datenleitungen und kann das Paar gemeinsamer Datenleitungen 14, 15 kurzschließen. Ein Signal φC aus der Ausgleichs- und Voraufladungssteuerschaltung 9 für gemeinsame Datenleitungen ist dem Gate des pMOS-Transistors 23 zugeführt. Zwischen das Paar gemeinsamer Datenleitungen 14, 15 und die Sourcespannung ist ein Paar pMOS-Transistoren 24, 24 geschaltet, die eine Voraufladungsschaltung für gemeinsame Datenleitungen bilden, wobei die Source und die Drain jedes der pMOS-Transistoren 24, 24 mit dem Sourcepotential bzw. einer betreffenden der gemeinsamen Datenleitungen 14, 15 verbunden ist. Das Signal φC aus der Ausgleichs- und Voraufladungssteuerschaltung 9 für gemeinsame Datenleitungen wird auch zum Gate jedes der pMOS-Transistoren 24 übertragen.
  • Der Schaltungsaufbau zum Aktivieren der Ausgleichs- und Voraufladungsschaltung wird nun beschrieben. Die Ausgleichs- und Voraufladungsoperationen für die Bitleitungen 12, 13 werden durch das Signal φB aus der Bitleitungs-Ausgleichs- und - Voraufladungssteuerschaltung 8 ausgeführt, während die Ausgleichs- und Voraufladungsoperationen für die gemeinsamen Datenleitungen 14, 15 durch das Signal φC aus der Ausgleichsund Voraufladungssteuerschaltung 9 für gemeinsame Datenleitungen ausgeführt werden. Im Fall des Übergangs vom Schreiben zum Lesen führen die Bitleitungs-Ausgleichs- und Voraufladungssteuerschaltung 8 und die Ausgleichs- und Voraufladungssteuerschaltung 9 für gemeinsame Datenleitungen eine Steueroperation entsprechend dem Impulssignal φEQW aus dem φEQW- Generator 7 aus. Infolgedessen kann im Fall eines Übergangs vom Schreiben zum Lesen und, wie später beschrieben, eine Hochgeschwindigkeits-Ausgleichs- und Voraufladungsoperation ausgeführt werden. Im Falle anderer Adressenübergänge führen die Steuerschaltungen 8, 9 notwendige Steueroperationen entsprechend den vom Taktgenerator 6 erzeugten Impulssignal φEQ auf der Basis des Signals φATD aus der Adressenpuffer-ATD- Schaltung 4 (Figur 2) aus.
  • Der φEQW-Generator 7 wird nun unter Bezugnahme auf die Figuren 4 und 5 beschrieben. Wie in der Figur 4 gezeigt, erzeugt der φEQW-Generator 7 einen Impuls des Impulssignals φEQW, wenn das Schreib-Freigabesignal vom niedrigen Pegel zum hohen Pegel ansteigt. Wenn das Schreib-Freigabesignal auf dem niedrigen Pegel oder dem hohen Pegel ist, wird der Chip auf den Schreibzustand bzw. den Lesezustand eingestellt. Infolgedessen korrespondiert der Anstieg des Signals mit dem Übergang vom Schreiben zum Lesen, und dieses Timing des Übergangs kann zum Erreichen eines Hochgeschwindigkeitsausgleichs und einer Hochgeschwindigkeitsvoraufladung verwendet werden.
  • Der Schaltungsaufbau des φEQW-Generators ist in der Figur 5 gezeigt. Eine Anschlußfläche 41, an der das Signal eingegeben wird, ist mit einem Eingangsanschluß einer NOR-Schaltung 42 mit zwei Eingängen verbunden, deren anderer Eingangsanschluß geerdet ist, während ein Ausgangssignal der NOR- Schaltung 42 einem Eingangsanschluß einer NAND-Schaltung 44 mittels eines Inverters 43 eingegeben wird. Ein Ausgang des Inverters 43 ist mit dem anderen Eingangsanschluß der NAND- Schaltung 44 mittels einer Verzögerungsschaltung 45 verbunden, die aus mehreren Stufen von Invertern besteht. Die Verzögerungsschaltung 45 bestimmt die Impulsbreite des Signals φEQW. Ein Ausgangssignal der NAND-Schaltung 44 wird zur Bitleitungs-Ausgleichs- und Voraufladungssteuerschaltung 8 und zur Ausgleichs- und Voraufladungssteuerschaltung 9 für gemeinsame Datenleitungen mittels eines Inverters 46 als das Impulssignal φEQW übertragen. Auf diese Weise erzeugt der φ EQW-Generator direkt Impulse aus dem Signal und eine Ansammlung aus mehreren Stufen von Adressenübergängen ist unnötig, so daß die Impulse des Signals φEQW mit erhöhter Geschwindigkeit zu den Steuerschaltungen 8, 9 übertragen werden können, um die Schreibverzögerungszeit zu verkürzen.
  • Der Betrieb des oben beschriebenen SRAM der illustrativen Ausführungsform wird nun unter Bezugnahme auf die Figuren 3 und 6 erklärt. Das bei (a) in Figur 6 gezeigte Adressensignal wird zu einem Zeitpunkt t0 geändert, zum gleichen Zeitpunkt, bei welchem das bei (c) in Figur 6 gezeigte Schreibfreigabesignal vom niedrigen Pegel zum hohen Pegel geändert wird. Mit dem auf diese Weise geänderten Schreibfreigabesignal wird der Chip vom Schreibbetrieb zum Lesebetrieb geschaltet.
  • Das Schreibfreigabesignal wird unmittelbar zu dem in Figur 3 gezeigten φEQW-Generator 7 übertragen, und nach Verstreichen einer extrem kurzen Zeit wird zum Zeitpunkt t1 ein Impuls des Signals φEQW erzeugt, so wie es bei (d) in Figur 6 gezeigt ist. Dies weil der Impuls des Signals φEQW mit hoher Reaktion bzw. Empfindlichkeit vom Schreibfreigabesignal durch den φ EQW-Generator 7 erzeugt wird. Der auf diese Weise erzeugte Impuls des Signals φEQW wird zur Bitleitungs-Ausgleichs- und -Voraufladungssteuerschaltung 8 und zur Ausgleichs- und Voraufladungssteuerschaltung 9 für gemeinsame Datenleitungen übertragen. Die Operationen des Bitleitungsausgleichs, der Bitleitungsvoraufladung, des Ausgleichs gemeinsamer Datenleitungen und der Voraufladung gemeinsamer Datenleitungen werden durch die Steuersignale φB, φC aus den Steuerschaltungen 8, 9 ausgeführt. Dies bedeutet, daß bei den Bitleitungen 12, 13, die pMOS-Transistoren 21, welche die Bitleitungs-Ausgleichsschaltungen bilden, eingeschaltet werden, wobei die pMOS- Transistoren 22, welche die Bitleitungs-Voraufladungsschaltungen bilden, eingeschaltet werden. Dies hat zur Folge, daß der bei (e) in Figur 6 gezeigte Pegel an dem Bitleitungspaar, welches fast eingeschwungen ist, in Richtung der Sourcespannung ansteigt, wenn der Strom durch Ausgleich von der Bitleitung hohen Pegels zur Bitleitung niedrigen Pegels fließt, wobei die Voraufladungs-pMOS-Transistoren 22 eingeschaltet sind, bis die Potentiale an den Bitleitungen 12, 13 zu einem Zeitpunkt t2 einander gleich sind. Zum Zeitpunkt t2 oder einem Zeitpunkt t3 endet der Impuls des Signals φEQW, d.h. das Signal φEQW wird niedrig, um die Ausgleichs-Voraufladungsoperation zu beenden. Ähnlich wird bei den gemeinsamen Datenleitungen 14 und 15 der pMOS-Transistor 23, der die Ausgleichsschaltung für die gemeinsamen Datenleitungen bildet, eingeschaltet und die pMOS-Transistoren 24, welche die Voraufladungsschaltung für die gemeinsamen Datenleitungen bilden, werden eingeschaltet. Dies hat zur Folge, daß der bei (f) in Figur 6 gezeigte Pegel an dem Paar gemeinsamer Datenleitungen, die fast vollständig eingeschwungen sind, durch die pMOS-Transistoren (24) auf die Sourcespannung ansteigt, wobei der Strom durch Ausgleich von der gemeinsamen Datenleitung hohen Pegels zur gemeinsamen Datenleitung niedrigen Pegels fließt, bis die Potentiale an den gemeinsamen Datenleitungen 14, 15 zum Zeitpunkt t4 einander gleich sind.
  • Auf diese Weise werden an den Bitleitungen 12, 13 und den gemeinsamen Datenleitungen 14, 15 die Ausgleichs- und Voraufladungsoperationen auf der Basis des Signals φEQW ausgeführt, und zum Abschluß dieser Operationen steigt zu einem Zeitpunkt t5 das bei (b) in Figur 6 gezeigte Potential der auszuwählenden Wortleitung an, um die Reihenauswahloperation zu bewirken. Bei der Wortleitungsauswahloperation werden die Worttransistoren der Speicherzellen 11 einer gegebenen Spalte eingeschaltet, um die Steuertransistoren einzuschalten und dabei zu bewirken, daß die Signalpotentialdifferenz über den Bitleitungen 12, 13 erscheint. Durch die pMOS-Transistoren 18, welche den Spaltenauswahlschalter bilden, wird dann bewirkt, daß eine solche Signalpotentialdifferenz an den gemeinsamen Datenleitungen 14, 15 erscheint. Die Daten werden ausgegeben und durch die Abtastverstärker 3 ausgelesen.
  • Zum Vergleich wird nun die Arbeitsweise des auf der Adressenpuffer-ADT-Schaltung 4 basierenden Ausgleichsimpulssignals φ EQ unter Bezugnahme auf die durch gestrichelte Linien bei (g) bis (i) in Figur 6 gezeigten Signale erklärt. Nach der Änderung des Adressensignals zum Zeitpunkt t0 und zum Zeitpunkt der Anwendung der Adressenpuffer-ATD-Schaltung 4 wird eine Verzögerung bewirkt und zum Zeitpunkt t11 durch den Taktgenerator 6 ein Impuls des bei (g) in Figur 6 gezeigten Signals φEQ erzeugt. Dies hat zur Folge, daß die Ausgleichs- und Voraufladungsoperation für den Pegel auf der Bitleitung - siehe (h) in Figur 6 - und der Pegel auf der gemeinsamen Datenleitung - siehe (i) in Figur 6 - mit einer Verzögerung im Vergleich zum Fall des φEQW-Impulssignals ausgeführt wird. Zu einem Zeitpunkt t12 werden die Pegel der Bitleitungspaare gleich, und zu einem Zeitpunkt t13 werden die Pegel des Paares gemeinsamer Datenleitungen gleich. Bei einer Zeitdifferenz von annähernd ΔT an den Bitleitungen im Vergleich zu dem Fall des Impulssignals φEQW ist einzusehen, daß eine höhere Geschwindigkeit realisiert werden kann, wenn die Ausgleichs- und Voraufladungsoperation durch Erzeugung der Impulse des φEQW-Signals durch den φEQW-Impulsgenerator 7 auf der Basis des Schreibfreigabesignals ausgeführt wird.
  • Bei dem SRAM nach der vorliegenden Ausführungsform wird ein Impuls des φEQW-Signals mit einer erhöhten Geschwindigkeit durch den φEQW-Impulsgenerator 7 aus dem Schreibfreigabesignal trotz des vollständig eingeschwungenen Zustandes der Bitleitungen und der gemeinsamen Datenleitungen zum Zeitpunkt des Übergangs vom Schreibbetrieb zum Auslesebetrieb erzeugt, um die Ausgleichs- und Voraufladungsoperation auszuführen, so daß ein Hochgeschwindigkeitszugriff realisiert werden kann, wobei die Wortleitung mit hoher Geschwindigkeit ausgewählt werden kann, um eine Datenzerstörung in der Speicherzelle zu verhindern.
  • Obgleich bei der obigen Ausführungsform sowohl die Bitleitungen als auch die gemeinsamen Datenleitungen ausgeglichen und voraufgeladen werden, ist es möglich, daß nur die gemeinsamen Datenleitungen ausgeglichen und oder voraufgeladen werden. Obgleich die Voraufladungs- und Ausgleichsschaltungen jeweils aus pMOS-Transistoren gebildet sind, können auch anderen Transistortypen in Kombination verwendet werden. Ähnlich können zur Auswahl der Impedanz die Schwellenspannung Vth, der an die Basis oder das Gate angelegte Signalpegel und/oder die Elementgröße ausgewählt werden. Die Begleitungslast oder die Last an den gemeinsamen Datenleitungen kann als eine variable Lasteinrichtung ausgebildet sein.
  • Die Art und Weise, in welcher die als ein Ausgangspuffer an dem SRAM der vorliegenden illustrativen Ausführungsform verwendeten Ausgangsschaltung 5 aufgebaut sein kann, ist in der Beschreibung dieser unter der Nummer EP-A- 0 384 673 veröffentlichten Anmeldung und in der europäischen Patentanmeldung Nr. 94 200 916.8, die aus dieser Anmeldung geteilt worden ist, beschrieben.

Claims (7)

1. Speichereinrichtung, bestehend aus:
mehreren in einer Matrixkonfiguration angeordneten und aus Flipflop-Schaltungen für Datenspeicherung gebildeten Speicherzellen (11),
mehreren Paaren Bitleitungen (12, 13), deren jedes an eine Spalte der Speicherzellen (11) zum komplementären Ausführen eines Datenauslesens und Datenschreibens gekoppelt ist, mehreren pro Reihe der Speicherzellen (11) einzeln vorgesehenen Wortleitungen (Xi usw.) zum Auswählen von Reihen der Speicherzellen,
einem mit einem Paar Bitleitungen (12, 13) verbindbaren Abtastverstärker (3) zum Verstärken der Spannung über dem Paar Bitleitungen,
einer vor der Speicherzellenauswahl durch eine Wortleitung (Xi usw.) vorübergehend betreibbaren Ausgleichseinrichtung (23) zum Ausgleichen eines Paares Leitungen durch Einstellen der Leitungen auf das gleiche Potential,
einer Ausgleichssteuereinrichtung (9) zum Einstellen des Betriebszeitintervalls für die Ausgleichseinrichtung (23)
einer auf ein zur Auswahl der Wortleitungen (Xi usw.) und der Bitleitungen (12, 13) zugeführtes Adressensignal ansprechenden ersten Signalerzeugungseinrichtung (4, 6) zum Erzeugen eines Signals zum Aktivieren der Ausgleichssteuereinrichtung (9) und
einer zweiten Signalerzeugungseinrichtung (7) zum Detektieren eines Übergangs vom Schreiben zum Auslesen,
dadurch gekennzeichnet, daß
die Speicherzellen (11), die Bitleitungen (12, 13), die Wortleitungen (Xi usw.), der Abtastverstärker (3), die Ausgleichseinrichtung (23), die Ausgleichssteuereinrichtung (9), die erste Signalerzeugungseinrichtung (4, 6) und die zweite Signalerzeugungseinrichtung (7) alle auf einer Hauptfläche eines Halbleitersubstrats ausgebildet sind,
mehrere Paare gemeinsamer Datenleitungen (l4, 15) auf der Hauptfläche ausgebildet sind und jedes Paar gemeinsam durch Spaltenauswahlschalter (18) mit einer Anzahl Bitleitungspaaren (12, 13) zum komplementären Ausführen eines Datenauslesens und Datenschreibens verbunden ist,
der Abtastverstärker (3) mit einem Paar gemeinsamer Datenleitungen (14, 15) verbunden ist,
die Ausgleichseinrichtung (23) als eine Ausgleichseinrichtung für gemeinsame Datenleitungen derart wirkt, daß ein Paar gemeinsamer Datenleitungen (14, 15) ausgeglichen wird, und die zweite Signalerzeugungseinrichtung (7) die Ausgleichssteuereinrichtung (9) zum Zeitpunkt des Detektierens des Übergangs aktiviert.
2. Speichereinrichtung nach Anspruch 1, mit einer auf der Hauptfläche ausgebildeten Bitleitungs-Ausgleichseinrichtung (21), die vor einer Speicherzellenauswahl durch eine Wortleitung (Xi usw.) vorübergehend ein Paar der Bitleitungen (12, 13) ausgleicht, Wobei die Ausgleichssteuereinrichtung (8, 9) die Bitleitungs-Ausgleichseinrichtung (21) und die Ausgleichseinrichtung (23) für gemeinsame Datenleitungen steuert.
3. Speichereinrichtung, bestehend aus:
mehreren in einer Matrixkonfiguration angeordneten und aus Flipflop-Schaltungen für Datenspeicherung bestehenden Speicherzellen (11),
mehreren Paaren Bitleitungen (12, 13), deren jedes an eine Spalte aus den Speicherzellen (11) zum komplementären Ausführen eines Datenauslesens und Datenschreibens gekoppelt ist, mehreren pro Reihe der Speicherzellen (11) einzeln vorgesehen Wortleitungen (Xi usw.) zum Auswählen von Reihen der Speicherzellen,
einem mit einem Paar Bitleitungen (12, 13) verbindbaren Abtastverstärker (3) zum Verstärken der Spannung über dem Paar Bitleitungen,
einer vor einer Speicherzellenauswahl durch eine Wortleitung (Xi usw.) vorübergehend betreibbaren Voraufladungseinrichtung (24) zum Voraufladen eines Paares Leitungen durch Verbinden der Leitungen mit einer Potentialquelle,
einer Voraufladungssteuereinrichtung (9) zum Einstellen des Betriebszeitintervalls für die Voraufladungseinrichtung (24), einer auf ein zur Auswahl der Bitleitungen (12, 13) zugeführtes Adressensignal ansprechenden ersten Signalerzeugungseinrichtung (4, 6) , und
einer zweiten Signalerzeugungseinrichtung (7) zum Detektieren eines Übergangs vom Schreiben zum Auslesen und Aktivieren der Voraufladungssteuereinrichtung zum Zeitpunkt eines Detektierens des Übergangs,
dadurch gekennzeichnet, daß
die Speicherzellen (11), die Bitleitungen (12, 13), die Wortleitungen (Xi usw.), der Abtastverstärker (3), die Voraufladungseinrichtung (24), die Voraufladungssteuereinrichtung (9), die erste Signalerzeugungseinrichtung (4, 6) und die zweite Signalerzeugungseinrichtung (7) alle auf einer Hauptfläche eines Halbleitersubstrats ausgebildet sind, mehrere Paare gemeinsamer Datenleitungen (14, l5) auf der Hauptfläche ausgebildet sind und jedes Paar gemeinsam durch Spaltenauswahlschalter (18) mit einer Anzahl Bitleitungspaaren (12, 13) zum komplementären Ausführen eines Datenauslesens und Datenschreibens verbunden ist,
die erste Signalerzeugungseinrichtung (4, 6) auf das zur Auswahl der Bitleitungen (12, 13) zugeführte Adressensignal zur Erzeugung eines Signals zum Aktivieren der Voraufladungssteuereinrichtung (9) anspricht, und
die Voraufladungseinrichtung derart als eine Voraufladungseinrichtung für gemeinsame Datenleitung wirkt, daß ein Paar gemeinsamer Datenleitungen (14, 15) voraufgeladen wird.
4. Speichereinrichtung nach Anspruch 3, mit einer auf der Hauptfläche ausgebildeten Bitleitungs-Voraufladungseinrichtung (22), die vor einer Speicherzellenauswahl durch eine Wortleitung (Xi usw.) vorübergehend ein Paar der Bitleitungen (12, 13) vorauflädt, wobei die Voraufladungssteuereinrichtung (8, 9) die Bitleitungs-Voraufladungseinrichtung (22) und die Voraufladungseinrichtung (24) für gemeinsame Datenleitungen steuert.
5. Speichereinrichtung nach Anspruch 4 mit
einer ersten Ausgleichseinrichtung (23), die vor einer Speicherzellenauswahl durch eine Wortleitung (Xi usw.) vorübergehend eines Paar der gemeinsamen Datenleitungen (14, 15) ausgleicht
einer zweiten Ausgleichseinrichtung (21), die vor einer Auswahl einer Speicherzelle (11) durch eine Wortleitung (Xi usw.) vorübergehend ein Paar der Bitleitungen (12, 13) ausgleicht, und
einer auf der Hauptfläche ausgebildeten Ausgleichssteuereinrichtung (8, 9) zum Steuern der ersten und zweiten Ausgleichseinrichtung (23, 21), wobei
sowohl die Ausgleichssteuereinrichtung (8, 9) als auch die Voraufladungssteuereinrichtung (8, 9) so ausgebildet sind, daß sie durch ein Signal sowohl aus der ersten Signalerzeugungseinrichtung (4, 6) als auch der zweiten Signalerzeugungseinrichtung (7) steuerbar sind.
6. Speichereinrichtung nach Anspruch 3, mit einer auf der Hauptfläche ausgebildeten Ausgleichseinrichtung (23), die vor einer Speicherzellenauswahl durch eine Wortleitung (Xi usw.) vorübergehend ein Paar der gemeinsamen Datenleitungen (14, 15) ausgleicht, und
einer auf der Hauptfläche ausgebildeten Ausgleichssteuereinrichtung (8, 9) zum Einstellen des Betriebszeitintervalls für die Ausgleichseinrichtung (23),
wobei sowohl die Ausgleichssteuereinrichtung (8, 9) als auch die Voraufladungseinrichtung (8, 9) so ausgebildet sind, daß sie durch ein Signal sowohl aus der ersten Signalerzeugungseinrichtung (4, 6) als auch der zweiten Signalerzeugungseinrichtung (7) aktivierbar sind.
7. Speichereinrichtung nach einem der vorhergehenden Ansprüche, wobei die zweite Signalerzeugungseinrichtung (7) einen Übergang vom Schreiben zum Auslesen auf der Basis eines Schreibfreigabesignals detektiert.
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