JP4330516B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、より特定的には、メモリセルアレイ部の低消費電力化および高速化を実現する半導体記憶装置に関する。
近年、半導体集積回路では、プロセスの微細化に伴い、スタンバイ状態におけるトランジスタのリーク電流（オフリーク電流やゲートリーク電流など）の増加が問題となっている。また、近年では、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ等の半導体記憶装置の容量は、飛躍的に増加している。このため、半導体集積回路では、内蔵される半導体記憶装置に含まれるメモリセルアレイの消費電力が、回路全体の消費電力のうちで大きな割合を占めるに至っている。したがって、半導体集積回路を低消費電力化するためには、半導体記憶装置に含まれるメモリセルアレイを低消費電力化することが効果的である。
半導体記憶装置に含まれるメモリセルアレイの低消費電力化に関する従来例としては、例えば、特許文献１に記載されている方法がある。特許文献１に記載の半導体記憶装置は、メモリセルを構成するＮ型ＭＯＳトランジスタの基板電極にバックバイアス電圧を供給することにより、スタンバイ時におけるサブスレッショルド電流によるリーク電流を低減する。これにより、半導体記憶装置の低消費電力化が図られる。
また、その他の従来例としては、特許文献２に記載されている方法がある。図１７は、特許文献２に記載の半導体記憶装置の構成図である。図１７に示す半導体記憶装置は、ｍ行ｎ列に配置された完全ＣＭＯＳ型のメモリセル７から構成されるメモリセルアレイ１７を備える。メモリセル７は、負荷用Ｐ型ＭＯＳＦＥＴ（以下、負荷用ＰＭＯＳという）１および２、駆動用Ｎ型ＭＯＳＦＥＴ（以下、駆動用ＮＭＯＳという）３および４、並びに、転送用Ｎ型ＭＯＳＦＥＴ（以下、転送用ＮＭＯＳという）５および６を備える。
負荷用ＰＭＯＳ１および２のソース電極、負荷用ＰＭＯＳ１の基板電極１５、並びに、負荷用ＰＭＯＳ２の基板電極１６は、いずれも電源端子８（電源電圧ＶＤＤ）に接続される。また、負荷用ＰＭＯＳ１および２のドレイン電極は、それぞれ、メモリセルの記憶ノード２０および２１に接続される。駆動用ＮＭＯＳ３の基板電極１３、および、駆動用ＮＭＯＳ４の基板電極１４は、共に接地端子９（接地電位ＶＳＳ）に接続される。また、駆動用ＮＭＯＳ３および４のソース電極は、共にソース線２３に接続され、ドレイン電極は、それぞれ、記憶ノード２０および２１に接続される。
転送用ＮＭＯＳ５の基板電極１１、および、転送用ＮＭＯＳ６の基板電極１２は、共に接地端子９に接続される。また、転送用ＮＭＯＳ５および６のゲート電極は、共にワード線２２に接続され、ドレイン電極はビット線１８および１９に、ソース電極は記憶ノード２０および２１にそれぞれ接続される。記憶ノード２０は、負荷用ＰＭＯＳ２および駆動用ＮＭＯＳ４のゲート電極に接続され、記憶ノード２１は、負荷用ＰＭＯＳ１および駆動用ＮＭＯＳ３のゲート電極に接続される。以上のように、メモリセル７内の負荷用ＰＭＯＳ１および２、並びに、駆動用ＮＭＯＳ３および４は、ラッチ回路を構成する。
メモリセル７には、ソース線２３を介して、スイッチ回路３３が接続される。スイッチ回路３３の構成の説明は省略するが、以下、その動作を簡単に説明する。スイッチ回路３３は、活性状態にあるメモリセル７に接続されたソース線２３に対しては、接地電位ＶＳＳを供給し、非活性状態にあるメモリセル７に接続されたソース線２３に対しては、電源電圧ＶＤＤと接地電位ＶＳＳとの中間電位（特許文献２の実施形態では、０．５Ｖに設定されている）を供給する。
メモリセル７が非活性状態であるときには、スイッチ回路３３は、メモリセル７に接続されるソース線２３の電位を上記の中間電位まで上げる。この結果、駆動用ＮＭＯＳ３および４の閾値電圧が基板バイアス効果により上昇し、メモリセル７からのサブスレッショルド電流によるリーク電流が低減される。特許文献２に記載の半導体記憶装置は、以上のように、スイッチ回路によって各メモリセルの駆動用ＮＭＯＳのソース電位を制御することにより、消費電力を低減する。
特開平７−２１１０７９号公報 特開平１０−１１２１８８号公報
しかしながら、上記従来の半導体記憶装置には、以下に述べるような問題がある。特許文献１および２に記載の半導体記憶装置は、いずれも基板バイアス効果によってトランジスタの閾値電圧を上げることにより、メモリセルからのリーク電流を低減する。したがって、これらの装置では、トランジスタの閾値電圧が上昇することにより、低電源電圧でのトランジスタの動作特性が悪化する。また、特許文献１に記載の半導体記憶装置においては、バックバイアス電圧を供給するための制御回路が必要であるため、回路の面積が増加するという問題がある。また、特許文献２に記載の半導体記憶装置においても、ソース線に電圧を供給するスイッチ回路が必要であるため、回路の面積が増加するという問題がある。
それ故に、本発明は、メモリセルにおけるリーク電流を効果的に抑制することにより、低電源電圧での動作特性の優れた、低消費電力、かつ、高速な半導体記憶装置を提供することを目的とする。
本発明の半導体記憶装置は、ワード線と、ビット線と、電源線と、ワード線とビット線と電源線とに接続されたメモリセルとに加えて、活性なワード線に接続されたメモリセルに対しては、電源線を介して、所定の電源電圧を供給し、非活性なワード線に接続されたメモリセルに対しては、電源線を介して、所定の電源電圧よりも低く、かつ、メモリセルがデータを保持できる最低レベル以上の電圧を供給するメモリセル電源電圧制御回路とを備える。
また、メモリセル電源電圧制御回路は、直列接続された第１〜３のトランジスタを備え、第１のトランジスタは、所定の電源電圧が印加される電源端子と第２のトランジスタとに接続され、第２のトランジスタは、第１のトランジスタと第２のトランジスタとの間にダイオード型にゲート接続され、第３のトランジスタは、第２のトランジスタと接地端子とに接続され、第１および第３のトランジスタは、外部から供給されるアドレス信号に基づいて制御される。
また、第２のトランジスタの閾値電圧の絶対値が、メモリセルに含まれる全てのトランジスタの閾値電圧の最大値以上であることが好ましい。
さらに、メモリセル電源電圧制御回路は、アドレス信号が活性状態を示すときには所定の電源電圧を、アドレス信号が非活性状態を示すときには第２のトランジスタの閾値電圧を出力することが好ましい。
また、メモリセル電源電圧制御回路は、ワード線が活性状態になる前に、メモリセルに所定の電源電圧を供給することが好ましい。
さらに、メモリセル電源電圧制御回路は、複数のワード線に接続された複数のメモリセルに対して同じ電源電圧を供給することが好ましい。
また、電源線は、メモリセルが含まれるメモリセルアレイにおける基板電位供給領域に配線され、さらに、メモリセル電源電圧制御回路は、基板電位供給領域に隣接し、かつ、ワード線ドライバ回路領域に隣接する領域に配置されることが好ましい。
また、本発明の半導体記憶装置は、メモリセルに供給される電源電圧がメモリセルがデータを保持できる最低レベルの電圧よりも低くなることを防止するためのメモリセル電源電圧補償回路を備えることが好ましい。
メモリセル電源電圧補償回路は、所定の電源電圧が印加される電源端子と電源線とに接続された電荷供給素子を含んでいてもよい。
また、第１のトランジスタは、メモリセル電源電圧補償回路として機能してもよい。
また、メモリセル電源電圧補償回路は、電源線を介してメモリセルに供給される電源電圧とこの電源電圧の基準電圧とを比較する比較回路と、この比較回路から出力される信号に応じて、所定の電源電圧が印加される電源端子と電源線とを導通および短絡するスイッチ素子とを備えることにより、メモリセルに供給される電源電圧を基準電圧以上に保持することが好ましい。
さらに、比較回路およびスイッチ素子は、外部から供給されるアドレス信号が活性状態を示すときには動作を停止することが好ましい。
また、本発明の半導体記憶装置は、ビット線をプリチャージするか否かを制御する制御信号が供給されるビット線プリチャージ制御信号線と、ビット線とビット線プリチャージ制御信号線とに接続され、制御信号に基づいてビット線をプリチャージするビット線プリチャージ回路と、外部からの信号に基づいて制御信号をビット線プリチャージ制御信号線に出力するビット線プリチャージ制御回路とをさらに備え、活性なワード線が非活性な状態になる際に、ワード線に接続されたメモリセルの電源線に蓄積された電荷を、ビット線プリチャージ制御回路がビット線プリチャージ制御信号線に供給することが好ましい。
より好ましくは、本発明の半導体記憶装置は、メモリセルの代替として使用可能な冗長救済用メモリセルと、冗長救済用メモリセルに供給される電源電圧を、メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子を含む冗長救済ブロックを備えていてもよい。メモリセルの代替として使用されない冗長救済用メモリセルを含む冗長救済ブロックでは、スイッチ素子は接地電位を出力することが好ましい。
さらに、本発明の半導体記憶装置は、メモリセルの代替として使用可能な冗長救済用メモリセルと、メモリセルに供給される電源電圧を、メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子とを備えていてもよい。冗長救済用メモリセルによって代替されるメモリセルでは、スイッチ素子は接地電位を出力することが好ましい。
本発明の半導体記憶装置は、活性なワード線に接続されたメモリセルに対しては、電源線を介して、所定の電源電圧を供給し、非活性なワード線に接続されたメモリセルに対しては、電源線を介して、所定の電源電圧よりも低く、かつ、メモリセルがデータを保持できる最低レベル以上の電圧を供給するメモリセル電源電圧制御回路を備える。したがって、本発明の半導体記憶装置は、メモリセルに記憶されるデータを正常に保持することが可能な限界の電圧（メモリセル保持電圧）まで、メモリセルに供給する電源電圧を低下させることができる。これにより、本発明の半導体記憶装置は、メモリセルからのリーク電流を低減し、半導体記憶装置の低消費電力化を実現する。また、本発明の半導体記憶装置は、メモリセルからのリーク電流を低減することにより、メモリセルからビット線に流れ出すリーク電流、あるいは、ビット線からメモリセルに流れ込むリーク電流を低減し、半導体記憶装置の書き込みおよび読み出し動作の高速化を実現する。さらに、本発明の半導体記憶装置は、従来の半導体記憶装置のように、基板バイアス効果によって閾値電圧を上昇させないことから、従来の半導体記憶装置と比較して、低電源電圧での動作性に優れている。
メモリセル電源電圧制御回路は、直列接続された第１〜３のトランジスタを備えており、第１のトランジスタが所定の電源電圧が印加される電源端子と第２のトランジスタとに接続され、第２のトランジスタが第１のトランジスタと第２のトランジスタとの間にダイオード型にゲート接続され、第３のトランジスタが第２のトランジスタと接地端子とに接続され、第１および第３のトランジスタが外部から供給されるアドレス信号に基づいて制御されるといった構成を有する。したがって、メモリセル電源電圧制御回路は、所定の電源電圧および第２のトランジスタの閾値電圧のいずれかを、ワード線の状態（活性あるいは非活性）に応じて、メモリセルに対して供給することが可能である。
また、メモリセル電源電圧制御回路に含まれる第２のトランジスタの閾値電圧の絶対値は、メモリセルに含まれる全てのトランジスタの閾値電圧の最大値以上であり、さらに、メモリセル電源電圧制御回路は、アドレス信号が活性状態を示すときには所定の電源電圧を、アドレス信号が非活性状態を示すときには第２のトランジスタの閾値電圧を出力する。これにより、メモリセル電源電圧制御回路は、周辺回路に含まれるトランジスタの特性とメモリセルに含まれるトランジスタの特性とが異なる場合においても、メモリセルに対してメモリセル保持電圧を供給することができる。
また、メモリセル電源電圧制御回路は、ワード線が活性状態になる前に、メモリセルに所定の電源電圧を供給する。すなわち、メモリセルに供給される電源が確実に復帰した後にワード線が活性化する。これにより、半導体記憶装置の高速な読み出しおよび書き込み動作が実現される。
また、メモリセル電源電圧制御回路は、複数のワード線に接続された複数のメモリセルに対して同じ電源電圧を供給する。また、メモリセル電源電圧制御回路に接続される電源線は、メモリセルが含まれるメモリセルアレイにおける基板電位供給領域に配線され、メモリセル電源電圧制御回路は、基板電位供給領域に隣接し、かつ、ワード線ドライバ回路領域に隣接する領域に配置される。これにより、メモリセル電源電圧制御回路が付加されることによる半導体記憶装置の面積の増加を抑えることができる。
また、本発明の半導体記憶装置は、メモリセルに供給される電源電圧がメモリセルがデータを保持できる最低レベルの電圧よりも低くなることを防止するためのメモリセル電源電圧補償回路を備える。このメモリセル電源電圧補償回路は、所定の電源電圧が印加される電源端子と電源線とに接続された電荷供給素子を含むことにより、メモリセルからのリーク電流による電源電圧の低下を防止する。これにより、非活性なワード線に接続されるメモリセルに対して、常に安定したメモリセル保持電圧が供給される。
また、本発明の半導体記憶装置は、メモリセル電源電圧制御回路に含まれる第１のトランジスタをメモリセル電源電圧補償回路として使用することも可能である。これにより、メモリセル電源電圧補償回路を付加することによる半導体記憶装置の面積の増加を防ぐことができる。
また、メモリセル電源電圧補償回路は、電源線を介してメモリセルに供給される電源電圧とこの電源電圧の基準電圧とを比較する比較回路と、この比較回路から出力される信号に応じて、所定の電源電圧が印加される電源端子と電源線とを導通および短絡するスイッチ素子とを備えることにより、メモリセルに供給される電源電圧を基準電圧以上に保持する。これにより、非活性なワード線に接続されるメモリセルに対して、常に安定したメモリセル保持電圧を供給することができる。
さらに、比較回路およびスイッチ素子は、外部から供給されるアドレス信号が活性状態を示すときには動作を停止する。これにより、ワード線が非活性な場合には、比較回路で消費される電力が削減でき、半導体記憶装置の低消費電力化が実現される。
また、本発明の半導体記憶装置は、ビット線をプリチャージするか否かを制御する制御信号が供給されるビット線プリチャージ制御信号線と、ビット線とビット線プリチャージ制御信号線とに接続され、制御信号に基づいてビット線をプリチャージするビット線プリチャージ回路と、外部からの信号に基づいて制御信号をビット線プリチャージ制御信号線に出力するビット線プリチャージ制御回路とをさらに備え、活性なワード線が非活性な状態になる際に、ワード線に接続されたメモリセルの電源線に蓄積された電荷を、ビット線プリチャージ制御回路がビット線プリチャージ制御信号線に供給する。これにより、電源線に蓄積された電荷が再利用されることから、半導体記憶装置の低消費電力化が実現される。
本発明の半導体記憶装置は、メモリセルの代替として使用可能な冗長救済用メモリセルと、冗長救済用メモリセルに供給される電源電圧を、メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子を含む冗長救済ブロックをさらに備える。また、メモリセルの代替として使用されない冗長救済用メモリセルを含む冗長救済ブロックでは、スイッチ素子は接地電位を出力する。これにより、冗長救済ブロックに含まれるメモリセルのリーク電流を削減することができ、半導体記憶装置の低消費電力化が実現される。
さらに、本発明の半導体記憶装置は、メモリセルの代替として使用可能な冗長救済用メモリセルと、メモリセルに供給される電源電圧を、メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子とを備える。また、冗長救済用メモリセルによって代替されるメモリセルでは、スイッチ素子は接地電位を出力する。これにより、冗長救済ブロックによって置換されるメモリセルアレイのリーク電流が削減でき、半導体記憶装置の低消費電力化が実現される。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置は、メモリセル１００、ワード線ドライバ回路１０１、メモリセル電源電圧制御回路１０２、ワード線ＷＬ１およびＷＬ２、ビット線ＢＬ１、ＢＬ２、／ＢＬ１および／ＢＬ２、並びに、電源線ＶＬ１およびＶＬ２を備える。メモリセル１００は、ワード線ＷＬ１（またはＷＬ２）、ビット線ＢＬ１および／ＢＬ１（またはＢＬ２および／ＢＬ２）、並びに、電源線ＶＬ１（またはＶＬ２）に接続される。
次に、図２を参照しながらメモリセル１００の構成を説明する。図２に示すメモリセル１００は、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２、並びに、Ｎ型ＭＯＳトランジスタＱＮ１〜ＱＮ４を備える。Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２のソース電極は、いずれも電源線ＶＬに接続される。また、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２のドレイン電極は、それぞれ、メモリセルの記憶ノードＮ１およびＮ２に接続される。Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２のソース電極には、電源線ＶＬを介して、メモリセル電源電圧制御回路１０２からメモリセル電源電圧ＶＤＤＭが供給される。
Ｎ型ＭＯＳトランジスタＱＮ３およびＱＮ４のソース電極は共に接地される。Ｎ型ＭＯＳトランジスタＱＮ３およびＱＮ４のドレイン電極は、それぞれ、記憶ノードＮ１およびＮ２に接続される。
Ｎ型ＭＯＳトランジスタＱＮ１およびＱＮ２のソース電極は、それぞれ、記憶ノードＮ１およびＮ２接続される。Ｎ型ＭＯＳトランジスタＱＮ１およびＱＮ２のゲート電極は、共にワード線ＷＬに接続される。Ｎ型ＭＯＳトランジスタＱＮ１のドレイン電極は、ビット線ＢＬに接続され、Ｎ型ＭＯＳトランジスタＱＮ２のドレイン電極は、ビット線／ＢＬに接続される。Ｎ型ＭＯＳトランジスタＱＮ１およびＱＮ２のゲート電極には、ワード線ＷＬを介して、ワード線ドライバ回路１０１からアドレス信号ＡＤが入力される。
記憶ノードＮ１は、Ｐ型ＭＯＳトランジスタＱＰ２およびＮ型ＭＯＳトランジスタＱＮ４のゲート電極に接続され、記憶ノードＮ２は、Ｐ型ＭＯＳトランジスタＱＰ１およびＮ型ＭＯＳトランジスタＱＮ３のゲート電極に接続される。以上のように、メモリセル１００内のＰ型ＭＯＳトランジスタＱＰ１およびＱＰ２、並びに、Ｎ型ＭＯＳトランジスタＱＮ３およびＱＮ４は、ラッチ回路を構成する。
このラッチ回路は、データを記憶し保持する。メモリセル１００は、ワード線がＨレベルの時にデータの読み出し、または、書き込みを行う。データの読み出しとは、ラッチ回路に記憶したデータを、ビット線ＢＬおよび／ＢＬに出力することであり、データの書き込みとは、ビット線ＢＬおよび／ＢＬを介して伝送された相補のデータを、ラッチ回路に入力し記憶することである。また、メモリセル１００は、ワード線がＬレベルの時には、データの読み出し、および、書き込みを行わず、ラッチ回路に記憶されたデータを保持する。
次に、図３を参照しながらメモリセル電源電圧制御回路１０２の構成を説明する。図３に示すメモリセル電源電圧制御回路１０２は、インバータＩＮＶ１、Ｐ型ＭＯＳトランジスタＱＰ３およびＱＰ４、並びに、Ｎ型ＭＯＳトランジスタＱＮ５を備える。メモリセル電源電圧制御回路１０２は、メモリセルが接続されるワード線の状態（活性あるいは非活性）に応じて、メモリセルに供給する電源電圧を制御する回路である。
Ｐ型ＭＯＳトランジスタＱＰ３のソース電極は、電源端子ＶＤＤに接続され、ドレイン電極は、電源線ＶＬおよびＰ型ＭＯＳトランジスタＱＰ４のソース電極に接続され、ゲート電極は、インバータＩＮＶ１の出力に接続される。Ｐ型ＭＯＳトランジスタＱＰ４は、Ｐ型ＭＯＳトランジスタＱＰ３とＮ型ＭＯＳトランジスタＱＮ５との間に、ダイオード型にゲート接続される。すなわち、Ｐ型ＭＯＳトランジスタＱＰ４のゲート電極およびドレイン電極は、Ｎ型ＭＯＳトランジスタＱＮ５のドレイン電極に接続され、Ｐ型ＭＯＳトランジスタＱＰ４のソース電極は、Ｐ型ＭＯＳトランジスタＱＰ３のドレイン電極および電源線ＶＬに接続される。Ｎ型ＭＯＳトランジスタＱＮ５のゲート電極は、インバータＩＮＶ１の出力に接続され、また、ソース電極は接地される。
次に、図３を参照しながらメモリセル電源電圧制御回路１０２の動作を説明する。インバータＩＮＶ１にＨレベルのアドレス信号ＡＤが入力された場合は、Ｐ型ＭＯＳトランジスタＱＰ３のゲート電極、および、Ｎ型ＭＯＳトランジスタＱＮ５のゲート電極は、Ｌレベルとなる。この結果、Ｐ型ＭＯＳトランジスタＱＰ３はオンになり、Ｎ型ＭＯＳトランジスタＱＮ５はオフになるため、電源電圧ＶＤＤがメモリセル電源電圧ＶＤＤＭとして、メモリセル電源電圧制御回路１０２から出力される。
これに対して、インバータＩＮＶ１にＬレベルのアドレス信号ＡＤが入力された場合は、Ｐ型ＭＯＳトランジスタＱＰ３のゲート電極、および、Ｎ型ＭＯＳトランジスタＱＮ５のゲート電極は、Ｈレベルとなる。この結果、Ｐ型ＭＯＳトランジスタＱＰ３はオフになり、Ｎ型ＭＯＳトランジスタＱＮ５はオンになる。この場合、電源線ＶＬの電位は、ダイオード型に接続されたＰ型ＭＯＳトランジスタＱＰ４の閾値電圧の絶対値（以下、ＶＴＰという）になり、Ｐ型ＭＯＳトランジスタＱＰ４の閾値電圧の絶対値ＶＴＰ（＜ＶＤＤ）が、メモリセル電源電圧ＶＤＤＭとして、メモリセル電源電圧制御回路１０２から出力される。
次に、図１に示す本実施形態に係る半導体記憶装置の動作について説明する。例えば、図１において、Ｈレベルのアドレス信号ＡＤ１がワード線ＷＬ１に入力されたとすると、ワード線ＷＬ１は活性状態になり、ワード線ＷＬ１に接続されたメモリセル１００は活性状態になる。この場合、ワード線ＷＬ１に接続されたメモリセルに供給されるメモリセル電源電圧ＶＤＤＭ１は、上述したように電源電圧ＶＤＤになる。このとき、Ｌレベルのアドレス信号ＡＤ２が、ワード線ＷＬ２に入力されたとすると、ワード線ＷＬ２は非活性状態になり、ワード線ＷＬ２に接続されたメモリセル１００は非活性状態になる。この場合、ワード線ＷＬ２に接続されたメモリセルに供給されるメモリセル電源電圧ＶＤＤＭ２はＶＴＰになる。
従来の半導体記憶装置では、ワード線が活性状態あるいは非活性状態にかかわらず、メモリセル電源電圧が電源電圧ＶＤＤであるのに対して、本実施形態に係る半導体記憶装置は、上記のワード線ＷＬ２に接続されたメモリセルのように、非活性なワード線に接続されたメモリセルのメモリセル電源電圧をＶＴＰまで下げる。本実施形態に係る半導体記憶装置は、非活性なワード線に接続されたメモリセルに供給されるメモリセル電源電圧を低くすることにより、メモリセルからのリーク電流を低減する。
しかし、メモリセル電源電圧を低くしすぎると、メモリセルに記憶されたデータが消去されてしまうため、メモリセル電源電圧は、メモリセルが正常にデータを保持する電圧に保たれていなければならない。以下、図２を参照しながら、本実施形態に係る半導体記憶装置によれば、メモリセル電源電圧ＶＤＤＭを電源電圧ＶＤＤからＶＴＰまで下げることによって、メモリセルに記憶されたデータを正常に保持しつつ、リーク電流を低減することが可能であることを説明する。
図２に示すメモリセル１００には、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２、並びに、Ｎ型ＭＯＳトランジスタＱＮ３およびＱＮ４によって構成されるラッチ回路が含まれる。このラッチ回路はデータを記憶する。データが正常に保持されるためには、ラッチ回路が正常に動作していればよく、ラッチ回路が正常に動作するためには、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２の一方、および、Ｎ型ＭＯＳトランジスタＱＮ３およびＱＮ４の一方がオン状態であれば良い。したがって、これらＭＯＳトランジスタに供給される電圧は、ラッチ回路が正常に動作する限界の電圧（以下、メモリセル保持電圧という）まで下げることが可能である。
メモリセル１００に含まれる、２つのＰ型ＭＯＳトランジスタＱＰ１およびＱＰ２が同一サイズであり、かつ、２つのＮ型ＭＯＳトランジスタＱＮ３およびＱＮ４が同一サイズである場合には、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２の閾値電圧の絶対値ＶＴＰ、並びに、Ｎ型ＭＯＳトランジスタＱＮ３およびＱＮ４の閾値電圧（以下、ＶＴＮという）のうち高い方の電圧が、メモリセル保持電圧になる。これらのトランジスタが構成するラッチ回路は、ＶＴＰおよびＶＴＮのいずれかの高い方の電圧がメモリセル電源電圧ＶＤＤＭとしてメモリセル１００に供給されていれば正常に動作する。本実施形態に係る半導体記憶装置では、ＶＴＰの絶対値がＶＴＮよりも大きいと仮定した。したがって、本実施形態に係る半導体記憶装置は、メモリセル電源電圧ＶＤＤＭがＶＴＰの状態で、データを正常に保持する。
リーク電流は、メモリセルに供給されるメモリセル電源電圧に応じて増減することから、本実施形態に係る半導体記憶装置は、メモリセル電源電圧を通常の電源電圧ＶＤＤからＶＴＰに下げることにより、リーク電流を低減する。
１３０ｎｍプロセスの半導体記憶装置の実験では、Ｎ型ＭＯＳトランジスタの閾値電圧ＶＴＮが０．３０Ｖ、Ｐ型ＭＯＳトランジスタの閾値電圧ＶＴＰが０．３２Ｖの場合には、メモリセル電源電圧が少なくとも０．３０Ｖ前後であれば、メモリセル内のデータが正常に保持されることが確認された。
以上のように、本実施形態に係る半導体記憶装置は、非活性なワード線に接続されたメモリセルに供給されるメモリセル電源電圧を、トランジスタの閾値電圧ＶＴＰまで下げることにより、メモリセルのリーク電流による消費電力を低減する。これにより、半導体記憶装置の低消費電力化が可能になる。また、本実施形態に係る半導体記憶装置は、従来の半導体記憶装置のように、基板バイアス効果によってトランジスタの閾値電圧を上げないことから、低電源電圧での動作特性が優れている。
また、リーク電流は、半導体記憶装置の動作速度にも影響を与える。特に、メモリセルから流れ出るリーク電流や、メモリセルに流れ込むリーク電流は、メモリセルの読み出し時や書き込み時に弊害になる。したがって、メモリセルからビット線に流れ出すリーク電流、および、ビット線からメモリセルに流れ込むリーク電流を低減することは、半導体記憶装置の高速化を可能にする。
例えば、図２のメモリセル１００からＨレベルのデータ（ノードＮ１にＨレベル、ノードＮ２にＬレベルが記憶されている）が読み出される場合には、メモリセル１００と同一ビット線上に接続された、Ｌレベルのデータ（ノードＮ１にＬレベル、ノードＮ２にＨレベルが記憶されている）が記憶されているメモリセルからのリーク電流は、メモリセル１００の読み出し動作を妨害し、読み出し速度を遅くする原因になる。また、メモリセル１００に対して、Ｈレベルのデータが書き込まれる場合も同様に、メモリセル１００と同一ビット線上に接続された、Ｌレベルのデータが記憶されているメモリセルからのリーク電流は、メモリセル１００の書き込み動作を妨害し、書き込み速度を遅くする原因になる。
本実施形態に係る半導体記憶装置は、非活性なワード線に接続されたメモリセルに供給されるメモリセル電源電圧を、トランジスタの閾値電圧ＶＴＰまで下げることによって、非活性なメモリセルからビット線に流れ出るリーク電流を低減する。これにより、リーク電流によるメモリセルの読み出しおよび書き込みの妨害が抑えられることから、本実施形態に係る半導体記憶装置によれば、読み出しおよび書き込み速度の高速化が可能となる。
また、半導体記憶装置の読み出しおよび書き込みを高速に行うためには、メモリセル１００が活性状態になる前に、メモリセル電源電圧ＶＤＤＭがメモリ保持電圧ＶＴＰから電源電圧ＶＤＤに切り替わることが必要である。本実施形態に係る半導体記憶装置は、ワード線ドライバ回路１０１を用いて、外部からのアドレス信号ＡＤを遅延させることにより、メモリセル１００が活性状態になる前に、メモリセル電源電圧ＶＤＤＭをメモリ保持電圧ＶＴＰから電源電圧ＶＤＤに切り替える。以下、図４を参照してアドレス信号ＡＤを遅延させる方法を説明する。
図４は、ワード線ドライバ回路１０１の構成と、メモリセル電源電圧制御回路１０２とを示す図である。ワード線ドライバ回路１０１は、インバータＩＮＶ２〜ＩＮＶ５を備える。図４に示すように、メモリセル電源電圧制御回路１０２では、入力から出力までのゲート段数が２段であるのに対して、ワード線ドライバ回路１０１では、入力から出力までのゲート段数が４段になっている。したがって、アドレス信号ＡＤが同時にワード線ドライバ回路１０１とメモリセル電源電圧制御回路１０２とに入力されると、ワード線ドライバ回路１０１から出力される信号は、ゲートの段数の違いから、メモリセル電源電圧制御回路１０２から出力される信号に対して遅延する。
このように、本実施形態に係る半導体記憶装置は、ワード線ドライバ回路１０１を用いて、アドレス信号ＡＤを遅延させ、メモリセル電源電圧が電源電圧ＶＤＤに確実に切り替わった後、メモリセルを活性化する。これにより、メモリセルの読み出し動作および書き込み動作の高速化を可能にする。
近年の半導体記憶装置では、メモリセルアレイ以外の周辺回路に含まれるトランジスタの閾値電圧と比較して、メモリセルアレイに含まれるトランジスタの閾値電圧の絶対値が高く設定される場合がある。これは、プロセスの微細化に伴い増加するトランジスタのリーク電流を低減し、半導体記憶装置の消費電力を抑えるためである。特に、大容量のメモリセルアレイを搭載した半導体記憶装置では、メモリセルアレイで消費される電力が半導体記憶装置全体の消費電力の大部分を占めるため、上記のように、メモリセルアレイに含まれるトランジスタの閾値電圧の絶対値を、周辺回路に含まれるトランジスタの閾値電圧より高く設定することにより、半導体記憶装置の低消費電力化が図られる。
本実施形態に係る半導体記憶装置では、メモリセル保持電圧は、メモリセル電源電圧制御回路により、メモリセルに含まれるトランジスタの閾値電圧の絶対値ＶＴＰに制御される。図３に示すメモリセル電源電圧制御回路１０２では、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタＱＰ４によって、メモリセル保持電圧は制御される。したがって、メモリセルアレイに含まれるトランジスタの特性と、メモリセルアレイ以外の周辺回路に含まれるトランジスタの特性とが異なる場合においても、Ｐ型ＭＯＳトランジスタＱＰ４の特性と、メモリセルアレイに含まれるトランジスタの特性とを一致させれば、メモリセル電源電圧制御回路は、メモリセルアレイに対して、常に最適なメモリセル保持電圧を供給することが可能である。
なお、ＶＴＮがＶＴＰの絶対値よりも大きい場合には、メモリセル保持電圧はＶＴＮになる。この場合、メモリセル電源電圧制御回路１０２に含まれるＰ型ＭＯＳトランジスタＱＰ４を、閾値電圧ＶＴＮを有するＮ型ＭＯＳトランジスタに置き換えればよい。
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体記憶装置の構成図である。図５に示す半導体記憶装置は、メモリセルアレイ１０５Ａとメモリセルアレイ１０５Ｂとを備える。メモリセルアレイ１０５Ａは、メモリセル１００、ワード線ドライバ回路１０１、メモリセル電源電圧制御回路１０２、ＯＲ回路ＯＲ１、ワード線ＷＬ１およびＷＬ２、並びに、電源線ＶＬＡを備える。メモリセルアレイ１０５Ｂについては、ワード線ＷＬ３、ＷＬ４および電源線ＶＬＢ以外の構成要素は、メモリセルアレイ１０５Ａと同様であるので、図５においてはメモリセルアレイ１０５Ｂの構成の詳細は省略した。また、メモリセル１００、ワード線ドライバ回路１０１、および、メモリセル電源電圧制御回路１０２は、第１の実施形態で説明したものと同じであるので、ここではこれらの構成要素の説明は省略する。
図５に示す本実施形態に係る半導体記憶装置に含まれるメモリセルアレイ１０５Ａと、図１に示す第１の実施形態に係る半導体記憶装置とは、以下の２点で相違する。すなわち、メモリセルアレイ１０５Ａでは、アドレス信号ＡＤ１およびＡＤ２を入力とするＯＲ回路ＯＲ１が、メモリセル電源電圧制御回路１０２の前段に設けられている。また、メモリセルアレイ１０５Ａでは、メモリセル電源電圧制御回路１０２から、ワード線ＷＬ１およびＷＬ２に接続される全てのメモリセル１００に対して、同じメモリセル電源電圧ＶＤＤＭＡが供給される。図５に示す本実施形態に係る半導体記憶装置に含まれるメモリセルアレイ１０５Ｂと、図１に示す第１の実施形態に係る半導体記憶装置との相違点も、これと同じである。
以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、メモリセルアレイ１０５Ａに含まれるＯＲ回路ＯＲ１は、アドレス信号ＡＤ１とＡＤ２の論理和を出力する。メモリセル電源電圧ＶＤＤＭＡは、ＯＲ回路ＯＲ１から出力された信号によって制御される。例えば、アドレス信号ＡＤ１とＡＤ２のいずれかがＨレベルであれば、ＯＲ回路ＯＲ１からは、Ｈレベルの信号が出力されるため、メモリセル電源電圧制御回路１０２から出力されるメモリセル電源電圧ＶＤＤＭＡは、電源電圧ＶＤＤになる。一方、アドレス信号ＡＤ１とＡＤ２の両方がＬレベルであれば、ＯＲ回路ＯＲ１からはＬレベルの信号が出力されるため、メモリセル電源電圧制御回路１０２から出力されるメモリセル電源電圧ＶＤＤＭＡは、メモリ保持電圧ＶＴＰになる。
以上のような構成を有するメモリセルアレイ１０５Ａ（または１０５Ｂ）を、実際の半導体記憶装置に配置する例を図６に示す。一般に半導体記憶装置のメモリセルアレイでは、メモリセルに含まれるＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタに基板電位を供給するために、基板電位を供給するための領域（以下、基板電位供給領域という）が一定の間隔ごとに設けられる。図６では、ｍ行のメモリセル１００ごとに基板電位供給領域１０３が設けられる。また、通常、基板電位供給領域１０３に隣接し、ワード線ドライバ回路１０１の占める領域であるワード線ドライバ回路領域に挟まれた部分には、回路の存在しない空白領域１０４が存在する。
この空白領域１０４に、図５に示されるＯＲ回路ＯＲ１とメモリセル電源電圧制御回路１０２とを配置し、さらに、基板電位供給領域１０３に、図５に示す電源線ＶＬＡ（またはＶＬＢ）を配置することにより、半導体記憶装置の面積を増大することなく、ＯＲ回路ＯＲ１およびメモリセル電源電圧制御回路１０２を配置することができる。
以上のように、本実施形態に係る半導体記憶装置は、複数のワード線から供給されるアドレス信号の論理和を求めるＯＲ回路を備え、１つのメモリセル電源電圧制御回路によって異なるワード線に接続されたメモリセルを制御する。これにより、半導体記憶装置の面積の増大を抑えつつ、第１の実施形態に係る半導体記憶装置と同様の効果を得ることができる。
（第３の実施形態）
本発明の第３の実施形態に係る半導体記憶装置は、図７に示すように、第１の実施形態に係る半導体記憶装置にメモリセル電源電圧補償回路１０６を加えたものである。したがって、ここではメモリセル電源電圧補償回路１０６の構成、および、その動作について説明する。
メモリセル電源電圧補償回路１０６は、Ｐ型ＭＯＳトランジスタＱＰ５を含んでいる。Ｐ型ＭＯＳトランジスタＱＰ５のソース電極は、電源端子ＶＤＤに接続され、ドレイン電極は、メモリセル電源電圧ＶＤＤＭ１（またはＶＤＤＭ２）を供給する電源線ＶＬ１（またはＶＬ２）に接続され、ゲート電極は、接地される。メモリセル電源電圧補償回路１０６は、ワード線ＷＬ１（またはＷＬ２）の状態にかかわらず、Ｐ型ＭＯＳトランジスタＱＰ５から電源線ＶＬ１（またはＶＬ２）に電荷を供給する。以下、図７を参照しながら、電源線ＶＬ１に接続されたメモリセル電源電圧補償回路１０６の動作を説明する。
まず、Ｈレベルのアドレス信号ＡＤ１が入力され、ワード線ＷＬ１が活性状態になった場合を考える。この場合、メモリセル電源電圧ＶＤＤＭ１は電源電圧ＶＤＤと一致し、ワード線ＷＬ１に接続されるメモリセル１００には電源電圧ＶＤＤが供給される。また、Ｐ型ＭＯＳトランジスタＱＰ５のドレイン電極にも電源電圧ＶＤＤが供給される。したがって、Ｐ型ＭＯＳトランジスタＱＰ５のソース−ドレイン間には電位差はなく、Ｐ型ＭＯＳトランジスタＱＰ５には電流は流れない。したがって、この場合においては、メモリセル電源電圧補償回路１０６から電源線ＶＬ１に対して、電荷は供給されない。
次に、アドレス信号ＡＤ１がＬレベルとなり、ワード線ＷＬ１が非活性状態になった場合を考える。この場合、メモリセル電源電圧ＶＤＤＭ１はメモリセル保持電圧ＶＴＰに一致し、ワード線ＷＬ１に接続されるメモリセル１００には、メモリセル保持電圧ＶＴＰが供給される。また、Ｐ型ＭＯＳトランジスタＱＰ５のドレイン電極にも、メモリセル保持電圧ＶＴＰが供給される。メモリセル保持電圧ＶＴＰは、電源電圧ＶＤＤよりも低いため、Ｐ型ＭＯＳトランジスタＱＰ５のソース−ドレイン間に電位差が発生し、Ｐ型ＭＯＳトランジスタＱＰ５に電流が流れる。すなわち、メモリセル電源電圧補償回路１０６は、電源線ＶＬ１に電荷を供給する。
第１の実施形態で述べたように、メモリセル１００にはリーク電流が流れる。このために、メモリセル１００に供給されるメモリセル電源電圧ＶＤＤＭ１には電圧降下が起こる。そこで、メモリセル電源電圧補償回路１０６を設け、メモリセル電源電圧補償回路１０６から電源線ＶＬ１に供給される電荷量が、電源線ＶＬ１に接続された全てのメモリセル１００におけるリーク電流による電荷の損失量と一致するようにする。これにより、非活性なワード線ＷＬ１に接続されるメモリセル１００に供給されるメモリセル電源電圧ＶＤＤＭ１は、メモリセル保持電圧ＶＴＰに保たれる。
以上のように、本実施形態に係る半導体記憶装置は、メモリセル１００におけるリーク電流による電荷の損失を、メモリセル電源電圧補償回路１０６によって補償する。これにより、非活性なワード線に接続されるメモリセル１００に対して、安定したメモリセル保持電圧を供給することができる。
なお、本実施形態ではメモリセル電源電圧補償回路１０６を構成する要素として、Ｐ型ＭＯＳトランジスタを用いたが、リーク電流による電荷量の損失を補うことが可能な素子であれば、Ｐ型ＭＯＳトランジスタの代わりに、Ｎ型ＭＯＳトランジスタや抵抗素子などを用いてもよい。
また、本実施形態では、リーク電流によって損失した電荷量を、メモリセル電源電圧補償回路１０６によって補償する例を示したが、メモリセル電源電圧制御回路１０２に含まれるＰ型ＭＯＳトランジスタＱＰ３も同様に、メモリセル１００に対して、電荷を供給する構成を有する。したがって、メモリセル電源電圧補償回路１０６を設計する場合には、Ｐ型ＭＯＳトランジスタＱＰ３の電荷供給能力を考慮して設計してもよい。これにより、メモリセル電源電圧補償回路１０６によって補償する電荷量を低減することも可能である。特に、メモリセルにおけるリーク電流による電荷の損失量を補償できるだけの十分な電荷供給能力がＰ型ＭＯＳトランジスタＱＰ３にある場合には、メモリセル電源電圧補償回路１０６を設けなくとも良い。これにより、メモリセル電源電圧補償回路１０６を除去することができ、回路の面積を小さくできる。
（第４の実施形態）
本発明の第４の実施形態に係る半導体記憶装置は、図８に示すように、第１の実施形態に係る半導体記憶装置にメモリセル電源電圧補償回路１０７、および、メモリセル保持参照電圧発生回路１０９を加えたものである。したがって、ここでは、メモリセル電源電圧補償回路１０７およびメモリセル保持参照電圧発生回路１０９について、回路の構成およびその動作を説明する。
図８に示すように、メモリセル電源電圧補償回路１０７の一端は、電源線ＶＬ１（またはＶＬ２）に接続され、他端はメモリセル保持参照電圧発生回路１０９の出力に接続される。
図９に、メモリセル電源電圧補償回路１０７の構成の一例（以下、メモリセル電源電圧補償回路１０７Ａという）と、メモリセル保持参照電圧発生回路１０９の構成とを示す。図９に示すメモリセル電源電圧補償回路１０７Ａは、Ｐ型ＭＯＳトランジスタＱＰ６〜ＱＰ８、並びに、Ｎ型ＭＯＳトランジスタＱＮ５およびＱＮ６を備える。
Ｐ型ＭＯＳトランジスタＱＰ６およびＱＰ７のソース電極は、共に電源端子ＶＤＤに接続され、ドレイン電極は、それぞれＮ型ＭＯＳトランジスタＱＮ５およびＱＮ６のドレイン電極に接続される。また、Ｐ型ＭＯＳトランジスタＱＰ６およびＱＰ７のゲート電極は、共にＰ型ＭＯＳトランジスタＱＰ７のドレイン電極に接続される。一方、Ｎ型ＭＯＳトランジスタＱＮ５およびＱＮ６のソース電極は共に接地され、ゲート電極は、それぞれ、メモリセル保持参照電圧発生回路１０９の出力および電源線ＶＬに接続される。
Ｐ型ＭＯＳトランジスタＱＰ６およびＱＰ７、並びに、Ｎ型ＭＯＳトランジスタＱＮ５およびＱＮ６は、差動増幅回路１０８Ａを構成する。差動増幅回路１０８Ａの出力は、Ｐ型ＭＯＳトランジスタＱＰ８のゲート電極に接続される。また、Ｐ型ＭＯＳトランジスタＱＰ８のソース電極は、電源端子ＶＤＤに接続され、ドレイン電極は、電源線ＶＬに接続される。
メモリセル電源電圧補償回路１０７Ａには、メモリセル保持参照電圧発生回路１０９が接続される。メモリセル保持参照電圧発生回路１０９は、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタＱＰ９と、抵抗素子Ｒ１とを備える。メモリセル保持参照電圧発生回路１０９の出力（Ｐ型ＭＯＳトランジスタＱＰ９と抵抗Ｒ１の接合部）からは、メモリ保持参照電圧ＶＲＥＦが出力される。このＰ型ＭＯＳトランジスタＱＰ９は、メモリセルに含まれるＰ型ＭＯＳトランジスタと同じ特性を有することから、メモリセル保持参照電圧発生回路１０９から出力されるメモリ保持参照電圧ＶＲＥＦは、メモリ保持電圧ＶＴＰと一致する。
以下、図９を参照しながらメモリセル電源電圧補償回路１０７Ａの動作を説明する。メモリセル電源電圧補償回路１０７Ａにメモリセル電源電圧ＶＤＤＭが供給されると、差動増幅回路１０８Ａは、メモリセル電源電圧ＶＤＤＭとメモリセル保持参照電圧ＶＲＥＦとを比較し、その結果を増幅してＰ型ＭＯＳトランジスタＱＰ８のゲート電極に出力する。メモリセル電源電圧ＶＤＤＭがメモリセル保持参照電圧ＶＲＥＦよりも低い場合には、差動増幅回路１０８Ａは、Ｌレベルの信号をＰ型ＭＯＳトランジスタＱＰ８のゲート電極に出力する。また、メモリセル電源電圧ＶＤＤＭが、メモリセル保持参照電圧ＶＲＥＦよりも高い場合には、差動増幅回路１０８Ａは、Ｈレベルの信号をＰ型ＭＯＳトランジスタＱＰ８のゲート電極に出力する。
Ｐ型ＭＯＳトランジスタＱＰ８のゲート電極に差動増幅回路１０８ＡからＬレベルの信号が入力されると、Ｐ型ＭＯＳトランジスタＱＰ８はオンになり、電源端子ＶＤＤから電源線ＶＬに対して電荷が供給される。したがって、メモリセル電源電圧ＶＤＤＭは上昇する。一方、Ｐ型ＭＯＳトランジスタＱＰ８のゲート電極に差動増幅回路１０８ＡからＨレベルの信号が入力されると、Ｐ型ＭＯＳトランジスタＱＰ８はオフになり、メモリセル電源電圧ＶＤＤＭには影響はない。
メモリセル電源電圧ＶＤＤＭがメモリセル保持参照電圧ＶＲＥＦよりも低い場合には、メモリセル電源電圧ＶＤＤＭは、差動増幅回路１０８Ａにより、メモリセル保持参照電圧ＶＲＥＦに一致するまで上昇する。メモリセル電源電圧ＶＤＤＭがメモリセル保持参照電圧ＶＲＥＦに一致するまで上昇すると、Ｐ型ＭＯＳトランジスタＱＰ８はオフになり、メモリセル電源電圧ＶＤＤＭの上昇が止まる。このようにして、メモリセル電源電圧補償回路１０７Ａは、メモリセル電源電圧ＶＤＤＭの電圧が降下した場合において、差動増幅回路１０８ＡとＰ型ＭＯＳトランジスタＱＰ８との作用により、メモリセル電源電圧ＶＤＤＭの電圧を上げる。特に、メモリセル電源電圧ＶＤＤＭがメモリセル保持電圧ＶＴＰである場合には、メモリセル電源電圧補償回路１０７Ａは、メモリセル電源電圧をメモリセル保持参照電圧ＶＲＥＦ付近に保持する。
第３の実施形態ですでに述べたように、非活性なワード線に接続されるメモリセルに供給されるメモリセル電源電圧ＶＤＤＭは、リーク電流の影響により、メモリセル保持電圧ＶＴＰから降下する場合がある。しかし、本実施形態に係る半導体記憶装置は、メモリセル電源電圧補償回路１０７Ａを備えることにより、非活性なメモリセルからのリーク電流によるメモリセル電源電圧ＶＤＤＭの電圧降下を補償する。これにより、メモリセルに安定したメモリセル電源電圧ＶＤＤＭを供給することができる。
次に、図１０にメモリセル電源電圧補償回路１０７の他の構成例（以下、メモリセル電源電圧補償回路１０７Ｂという）を示す。図１０に示すメモリセル電源電圧補償回路１０７Ｂは、ワード線ＷＬで制御されるＰ型ＭＯＳトランジスタＱＰ１０を、メモリセル電源電圧補償回路１０７Ａに追加したものである。Ｐ型ＭＯＳトランジスタＱＰ１０のソース電極は、電源端子ＶＤＤに接続され、ドレイン電極は、Ｐ型ＭＯＳトランジスタＱＰ６〜ＱＰ８に接続され、ゲート電極は、ワード線ＷＬに接続される。その他の構成要素については、メモリセル電源電圧補償回路１０７Ａと同じである。
以上のように構成されたメモリセル電源電圧補償回路１０７Ｂの動作を説明する。まず、ワード線ＷＬからＰ型ＭＯＳトランジスタＱＰ１０にＬレベルの信号が入力された場合には、Ｐ型ＭＯＳトランジスタＱＰ１０はオンになり、メモリセル電源電圧補償回路１０７Ｂは、メモリセル電源電圧補償回路１０７Ａと同様の動作を行う。
次に、ワード線ＷＬからＰ型ＭＯＳトランジスタＱＰ１０にＨレベルの信号が入力された場合には、Ｐ型ＭＯＳトランジスタＱＰ１０はオフになり、差動増幅回路１０８ＢおよびＰ型ＭＯＳトランジスタＱＰ８は動作しない。したがって、メモリセル電源電圧補償回路１０７Ｂは、メモリセルが非活性な場合にのみ動作を行う。
以上のように、図１０に示すメモリセル電源電圧補償回路１０７Ｂを備えた半導体記憶装置は、Ｐ型ＭＯＳトランジスタＱＰ１０によって差動増幅回路１０８Ｂの動作を制御することにより、メモリセル電源電圧補償回路１０７Ｂが必要なメモリセルが非活性な場合においてのみ、差動増幅回路１０８Ｂを動作させる。これにより、メモリセル電源電圧補償回路１０７Ｂにおいて消費される電力を最小限に抑えることができる。
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る半導体記憶装置の構成図である。図１１に示す半導体記憶装置は、メモリセル１００、ワード線ドライバ回路１０１、メモリセル電源電圧制御回路２０２、ビット線プリチャージ回路３００、ビット線プリチャージ制御回路３０１、ワード線ＷＬ１およびＷＬ２、ビット線ＢＬ１、ＢＬ２、／ＢＬ１および／ＢＬ２、電源線ＶＬ１およびＶＬ２、ビット線プリチャージ制御信号線／ＩＰＣＧ、並びに、メモリセル電荷供給線ＶＳを備える。メモリセル１００およびワード線ドライバ回路１０１は、第１の実施形態で説明したものと同じであるので、ここではこれらの構成要素の説明は省略する。
ビット線プリチャージ回路３００は、ビット線ＢＬ１および／ＢＬ１（またはＢＬ２および／ＢＬ２）、並びに、ビット線プリチャージ制御信号線／ＩＰＣＧに接続される。また、ビット線プリチャージ制御回路３０１は、ビット線プリチャージ制御信号線／ＩＰＣＧ、および、メモリセル電荷供給線ＶＳに接続される。ビット線プリチャージ制御回路３０１には、外部からビット線プリチャージ信号／ＰＣＧが入力される。本実施形態に係る半導体記憶装置は、ビット線プリチャージ回路３００、および、ビット線プリチャージ制御回路３０１を備えることにより、ビット線ＢＬ１、ＢＬ２、／ＢＬ１および／ＢＬ２を、Ｈレベルまたはハイインピーダンス状態に制御する。
次に、図１２を参照しながらメモリセル電源電圧制御回路２０２の構成を説明する。メモリセル電源電圧制御回路２０２と、図３に示すメモリセル電源電圧制御回路１０２とは以下の点で相違する。すなわち、メモリセル電源電圧制御回路２０２に含まれるＮ型ＭＯＳトランジスタＱＮ５のソース電極は、メモリセル電荷供給線ＶＳを介して、ビット線プリチャージ制御回路３０１に接続される。その他の構成要素については、メモリセル電源電圧制御回路１０２と同じであるので、ここでは説明を省略する。また、メモリセル電源電圧制御回路２０２は、メモリセル電源電圧制御回路１０２と同様に、メモリセルが接続されるワード線の状態（活性あるいは非活性）に応じて、メモリセルに供給する電源電圧を制御する。
次に、図１３を参照しながらビット線プリチャージ回路３００の構成を説明する。ビット線プリチャージ回路３００は、Ｐ型ＭＯＳトランジスタＱＰ１１〜ＱＰ１３、および、インバータＩＮＶ６を備える。インバータＩＮＶ６の入力は、ビット線プリチャージ制御信号線／ＩＰＣＧに接続される。また、インバータＩＮＶ６の出力は、Ｐ型ＭＯＳトランジスタＱＰ１１〜ＱＰ１３のゲート電極に接続される。
Ｐ型ＭＯＳトランジスタＱＰ１１およびＱＰ１２のソース電極は、いずれも電源端子ＶＤＤに接続される。また、Ｐ型ＭＯＳトランジスタＱＰ１１およびＱＰ１２のドレイン電極は、それぞれ、ビット線ＢＬおよび／ＢＬに接続される。Ｐ型ＭＯＳトランジスタＱＰ１３のソース電極およびドレイン電極は、それぞれ、ビット線ＢＬおよび／ＢＬに接続される。
以上のように構成されたビット線プリチャージ回路３００の動作を説明する。ビット線プリチャージ制御信号線／ＩＰＣＧからＨレベルの信号がインバータＩＮＶ６に入力されると、Ｐ型ＭＯＳトランジスタＱＰ１１〜ＱＰ１３のゲート電極は、Ｌレベルとなる。この結果、Ｐ型ＭＯＳトランジスタＱＰ１１〜ＱＰ１３がオンになるため、ビット線ＢＬおよび／ＢＬは、Ｈレベルにプリチャージされる。
一方、ビット線プリチャージ制御信号線／ＩＰＣＧからＬレベルの信号がインバータＩＮＶ６に入力されると、Ｐ型ＭＯＳトランジスタＱＰ１１〜ＱＰ１３のゲート電極は、Ｈレベルとなる。この結果、Ｐ型ＭＯＳトランジスタＱＰ１１〜ＱＰ１３がオフになるため、ビット線ＢＬおよび／ＢＬは、ハイインピーダンス状態になる。
一般に半導体記憶装置に設けられる各ビット線プリチャージ回路は、全てのワード線が非活性状態である場合には活性状態に制御され、各ビット線をＨレベルにプリチャージする。一方、いずれかのワード線が活性状態である場合には、各ビット線プリチャージ回路は非活性状態に制御され、各ビット線に影響を与えない。したがって、この場合、各ビット線はハイインピーダンス状態になる。以下、ビット線プリチャージ回路３００が、ビット線プリチャージ制御回路３０１によって制御されることにより、同様の動作をすることを説明する。
まず、図１４を参照しながらビット線プリチャージ制御回路３０１の構成を説明する。ビット線プリチャージ制御回路３０１は、Ｎ型ＭＯＳトランジスタＱＮ７〜ＱＮ１０、Ｐ型ＭＯＳトランジスタＱＰ１４およびＱＰ１５、インバータＩＮＶ７〜ＩＮＶ１０、並びに、ＮＡＮＤ回路ＮＡＮＤ１およびＮＡＮＤ２を備える。
Ｎ型ＭＯＳトランジスタＱＮ７のドレイン電極は、メモリセル電荷供給線ＶＳに接続され、ソース電極は接地される。また、Ｎ型ＭＯＳトランジスタＱＮ７のゲート電極は、ＮＡＮＤ回路ＮＡＮＤ１の出力に接続される。以下、Ｎ型ＭＯＳトランジスタＱＮ７のゲート電極とＮＡＮＤ回路ＮＡＮＤ１の出力とを接続するノードをノード／ＶＳＥＮと呼ぶ。Ｎ型ＭＯＳトランジスタＱＮ７は、ＮＡＮＤ回路ＮＡＮＤ１から出力される信号に応じて、メモリセル電荷供給線ＶＳと接地とを導通または開放する。
Ｎ型ＭＯＳトランジスタＱＮ８のドレイン電極は、メモリセル電荷供給線ＶＳに接続され、ソース電極は、ビット線プリチャージ制御信号線／ＩＰＣＧに接続される。また、Ｎ型ＭＯＳトランジスタＱＮ８のゲート電極は、インバータＩＮＶ１０の出力に接続される。以下、Ｎ型トランジスタＱＮ８のゲート電極とインバータＩＮＶ１０の出力とを接続するノードをノードＶＳＥＮと呼ぶ。Ｎ型ＭＯＳトランジスタＱＮ８は、インバータＩＮＶ１０から出力される信号に応じて、メモリセル電荷供給線ＶＳとビット線プリチャージ制御信号線／ＩＰＣＧとを導通または開放する。
Ｎ型ＭＯＳトランジスタＱＮ９およびＱＮ１０、並びに、Ｐ型ＭＯＳトランジスタＱＰ１４およびＱＰ１５は、クロックインバータを構成する。以下に、その構成を説明する。
Ｎ型ＭＯＳトランジスタＱＮ９のソース電極は、Ｎ型ＭＯＳトランジスタＱＮ１０のドレイン電極に接続され、ドレイン電極は、ビット線プリチャージ制御信号線／ＩＰＣＧに接続される。また、Ｎ型ＭＯＳトランジスタＱＮ９のゲート電極は、ＮＡＮＤ回路ＮＡＮＤ２の出力に接続される。Ｎ型ＭＯＳトランジスタＱＮ１０のソース電極は接地され、ゲート電極は、ノード／ＶＳＥＮを介して、ＮＡＮＤ回路ＮＡＮＤ１の出力に接続される。
Ｐ型ＭＯＳトランジスタＱＰ１４のソース電極は、電源端子ＶＤＤに接続され、ドレイン電極は、Ｐ型ＭＯＳトランジスタＱＰ１５のソース電極に接続される。また、Ｐ型ＭＯＳトランジスタＱＰ１４のゲート電極は、ノードＶＳＥＮを介して、インバータＩＮＶ１０の出力に接続される。Ｐ型ＭＯＳトランジスタＱＰ１５のドレイン電極は、ビット線プリチャージ制御信号線／ＩＰＣＧに接続され、ゲート電極は、ＮＡＮＤ回路ＮＡＮＤ２の出力に接続される。
以上のように構成されるクロックインバータは、ＮＡＮＤ回路ＮＡＮＤ２から出力される信号、ＮＡＮＤ回路ＮＡＮＤ１から出力される信号、および、インバータＩＮＶ１０から出力される信号に応じて、ビット線プリチャージ制御信号線／ＩＰＣＧをＨレベル、Ｌレベルあるいはハイインピーダンス状態に制御する。
次に、インバータＩＮＶ７〜ＩＮＶ９、並びに、ＮＡＮＤ回路ＮＡＮＤ１およびＮＡＮＤ２について説明する。インバータＩＮＶ７〜ＩＮＶ９は、直列に接続される。インバータＩＮＶ７には、ビット線プリチャージ信号／ＰＣＧが入力される。インバータＩＮＶ９の出力には、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力が接続される。以下、インバータＩＮＶ９とＮＡＮＤ回路ＮＡＮＤ１とを接続するノードをノードＢと呼ぶ。インバータＩＮＶ７〜ＩＮＶ９は、このノードＢを介してＮＡＮＤ回路ＮＡＮＤ１に入力される信号を遅延する。また、ＮＡＮＤ回路ＮＡＮＤ１の他方の入力には、ビット線プリチャージ信号／ＰＣＧが入力される。
また、ＮＡＮＤ回路ＮＡＮＤ２の一方の入力には、ビット線プリチャージ信号／ＰＣＧが入力される。ＮＡＮＤ回路ＮＡＮＤ２の他方の入力は、インバータＩＮＶ８の出力に接続される。以下、ＮＡＮＤ回路ＮＡＮＤ２とインバータＩＮＶ８とを接続するノードをノードＡと呼ぶ。
次に、以上のように構成されたビット線プリチャージ制御回路３０１の動作を説明する。Ｈレベルのビット線プリチャージ信号／ＰＣＧがビット線プリチャージ制御回路３０１に入力された場合、ＮＡＮＤ回路ＮＡＮＤ１には、Ｈレベルのビット線プリチャージ信号／ＰＣＧ、および、ノードＢを介してＬレベルの信号が入力される。したがって、ＮＡＮＤ回路ＮＡＮＤ１は、Ｈレベルの信号をＮ型ＭＯＳトランジスタＱＮ７のゲート電極、および、インバータＩＮＶ１０に出力する。この結果、Ｎ型ＭＯＳトランジスタＱＮ７がオンになることから、図１２に示すＮ型ＭＯＳトランジスタＱＮ５のソース電極は、メモリセル電荷供給線ＶＳを介して接地される。また、インバータＩＮＶ１０は、Ｎ型ＭＯＳトランジスタＱＮ８のゲート電極に、Ｌレベルの信号を出力することから、Ｎ型ＭＯＳトランジスタＱＮ８はオフになる。
また、ＮＡＮＤ回路ＮＡＮＤ２には、Ｈレベルのビット線プリチャージ信号／ＰＣＧ、および、ノードＡを介してＨレベルの信号が入力される。したがって、ＮＡＮＤ回路ＮＡＮＤ２は、Ｌレベルの信号をクロックインバータに出力する。ノードＶＳＥＮにはインバータＩＮＶ１０からＬレベルの信号が出力されるため、Ｐ型ＭＯＳトランジスタＱＰ１４はオンになる。また、Ｐ型ＭＯＳトランジスタＱＰ１５には、ＮＡＮＤ回路ＮＡＮＤ２からＬレベルの信号が出力されるため、Ｐ型ＭＯＳトランジスタＱＰ１５はオンになる。したがって、ビット線プリチャージ制御信号線／ＩＰＣＧには、クロックインバータからＨレベルの信号が供給される。
一方、Ｌレベルのビット線プリチャージ信号／ＰＣＧが、ビット線プリチャージ制御回路３０１に入力された場合には、ＮＡＮＤ回路ＮＡＮＤ１およびＮＡＮＤ２から、共にＨレベルの信号が出力される。この結果、Ｎ型ＭＯＳトランジスタＱＮ９およびＱＮ１０は共にオンになり、ビット線プリチャージ制御信号線／ＩＰＣＧは接地される。また、この場合も、Ｎ型ＭＯＳトランジスタＱＮ７がオンになることから、Ｎ型ＭＯＳトランジスタＱＮ５のソース電極は、メモリセル電荷供給線ＶＳを介して接地される。
以上のように、ビット線プリチャージ制御回路３０１は、ビット線プリチャージ信号／ＰＣＧがＨレベルの場合には、ビット線プリチャージ制御信号線／ＩＰＣＧに供給する信号をＨレベルに制御し、また、ビット線プリチャージ信号／ＰＣＧがＬレベルの場合には、ビット線プリチャージ制御信号線／ＩＰＣＧに供給する信号をＬレベルに制御する。
また、上述したように、ビット線プリチャージ制御信号線／ＩＰＣＧにＨレベルの信号が供給されると、ビット線プリチャージ回路３００は、ビット線ＢＬおよび／ＢＬをプリチャージする。また、ビット線プリチャージ制御信号線／ＩＰＣＧにＬレベルの信号が供給されると、ビット線プリチャージ回路３００は、ビット線ＢＬおよび／ＢＬに影響を与えない。したがって、ビット線ＢＬおよび／ＢＬは、ハイインピーダンス状態になる。
さらに、本実施形態に係る半導体記憶装置は、全てのワード線が非活性状態である場合には、Ｈレベルのビット線プリチャージ信号／ＰＣＧがビット線プリチャージ制御回路３０１に入力されることにより、ビット線プリチャージ制御信号線／ＩＰＣＧに接続された全てのビット線プリチャージ回路３００を活性状態に制御し、全てのビット線ＢＬ１、ＢＬ２、／ＢＬ１および／ＢＬ２をプリチャージする。
また、いずれかのワード線が活性状態である場合には、Ｌレベルのビット線プリチャージ信号／ＰＣＧが、ビット線プリチャージ制御回路３０１に入力されることにより、本実施形態に係る半導体記憶装置は、ビット線プリチャージ制御信号線／ＩＰＣＧに接続された全てのビット線プリチャージ回路３００を非活性状態に制御し、全てのビット線ＢＬ１、ＢＬ２、／ＢＬ１および／ＢＬ２をハイインピーダンス状態にする。
以上のように、本実施形態に係る半導体記憶装置は、ビット線プリチャージ制御回路３０１を備えることにより、ビット線プリチャージ回路３００を一般のビット線プリチャージ回路と同様に動作させる。
また、ビット線プリチャージ制御回路３０１に入力されるビット線プリチャージ信号／ＰＣＧが、ＨレベルまたはＬレベルいずれの場合にも、図１２に示すＮ型ＭＯＳトランジスタＱＮ５のソース電極は、メモリセル電荷供給線ＶＳを介して接地されることから、メモリセル電源電圧制御回路２０２は、第１の実施形態におけるメモリセル電源電圧制御回路１０２と同様に動作する。したがって、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と同様に、半導体記憶装置の低消費電力化や高速化といった効果を有する。
さらに、本実施形態に係る半導体記憶装置は、上記の効果に加えて、電源線ＶＬ１（またはＶＬ２）に蓄積された電荷を、ビット線プリチャージ制御信号線／ＩＰＣＧに供給することによって電荷を再利用することにより、半導体記憶装置のさらなる低消費電力化を実現する。以下、この効果を図１４を参照しながら詳しく説明する。
例えば、図１１において、アドレス信号ＡＤ１がＨレベルからＬレベルへと変わり、ワード線ＷＬ１が活性状態から非活性状態に変わる場合を考える。ワード線ＷＬ１が非活性状態になると、ワード線ＷＬ１に接続された全てのメモリセル１００が非活性状態になる。この場合、第１の実施形態に係る半導体記憶装置においては、図１に示すメモリセル電源電圧制御回路１０２によって、メモリセル電源電圧ＶＤＤＭ１が電源電圧ＶＤＤからＶＴＰに変わる際、電源線ＶＬ１に蓄えられていた電荷は、Ｎ型ＭＯＳトランジスタＱＮ５のソース電極から接地端子に排出される。
これに対して、本実施形態に係る半導体記憶装置では、ワード線ＷＬ１が非活性状態になり、さらに、ビット線プリチャージ信号／ＰＣＧがＬレベルからＨレベルに変わると、ビット線プリチャージ制御回路３０１に設けられたインバータＩＮＶ７〜ＩＮＶ９による遅延時間の間、ＮＡＮＤ回路ＮＡＮＤ１の２つの入力が共にＨレベルとなる。したがって、この時間の間ではＮＡＮＤ回路ＮＡＮＤ１からＬレベルの信号が出力され、この結果、Ｎ型ＭＯＳトランジスタＱＮ７がオフになり、Ｎ型ＭＯＳトランジスタＱＮ８がオンになる。
Ｎ型ＭＯＳトランジスタＱＮ７がオフ状態であり、Ｎ型ＭＯＳトランジスタＱＮ８がオン状態であると、メモリセル電源電圧制御回路２０２に含まれるＮ型ＭＯＳトランジスタＱＮ５と、ビット線プリチャージ制御信号線／ＩＰＣＧとが導通する。この結果、メモリセル電源電圧ＶＤＤＭ１が電源電圧ＶＤＤからＶＴＰに変わる際、電源ＶＬ１に蓄えられていた電荷は、メモリセル電荷供給線ＶＳを介して、ビット線プリチャージ制御信号線／ＩＰＣＧに供給される。
また、このときノードＶＳＥＮはＨレベルであり、ノード／ＶＳＥＮはＬレベルであるため、クロックインバータの出力はハイインピーダンス状態であり、クロックインバータは、ビット線プリチャージ制御信号線／ＩＰＣＧに影響を与えない。
以上の動作をタイミングチャートに示したものが図１５である。図１５は、ワード線ＷＬがＨレベルからＬレベルに変わり、ビット線プリチャージ信号／ＰＣＧがＬレベルからＨレベルに変わる場合に、ビット線プリチャージ信号／ＰＣＧが入力されてから、ノードＢに供給される信号がＬレベルに変わるまでの時間ｔの間（すなわち、インバータＩＮＶ７〜ＩＮＶ９による遅延時間の間）、ビット線プリチャージ制御信号線／ＩＰＣＧに電源線ＶＬ１から電荷が供給され、供給された電荷によってビット線プリチャージ制御信号線／ＩＰＣＧの電位が徐々に上昇することを示す。
以上のように、本実施形態に係る半導体記憶装置は、ワード線が活性状態から非活性状態に変わる場合において、電源線ＶＬに蓄えられた電荷をビット線プリチャージ制御信号線／ＩＰＣＧに供給し電荷を再利用する。これにより、半導体記憶装置のさらなる低消費電力化が実現される。
（第６の実施形態）
図１６は、本発明の第６の実施形態に係る半導体記憶装置の構成図である。図１６に示す半導体記憶装置は、メモリセルアレイ１１０およびメモリセルアレイ１１１を含む。メモリセルアレイ１１０は、メモリセル１００、ワード線ドライバ回路１０１、メモリセル電源電圧制御回路１０２、ワード線ＷＬ１およびＷＬ２、電源線ＶＬ１およびＶＬ２、Ｎ型ＭＯＳトランジスタＱＮ１１、ＡＮＤ回路ＡＮＤ１、並びに、インバータＩＮＶ１１を備える。メモリセルアレイ１１１に含まれるワード線ＷＬＲおよび電源線ＶＬＲ以外の構成要素は、メモリセルアレイ１１０と同様である。また、メモリセル１００、ワード線ドライバ回路１０１、および、メモリセル電源電圧制御回路１０２は、第１の実施形態で説明したものと同じであるので、ここではこれらの構成要素の説明は省略する。
一般に半導体記憶装置は、製品の歩留まりの向上のために、正規のメモリセルアレイ以外に、予め予備のメモリセルアレイを搭載している。半導体記憶装置の検査工程において、正規のメモリセルアレイ内に欠陥のあるメモリセルが存在すると判定された場合には、その欠陥箇所を予備のメモリセルによって置換し、その半導体記憶装置を良品として完成させる、いわゆる冗長救済が行われる。本実施形態に係る半導体記憶装置は、メモリセルアレイ１１１を、正規のメモリセルアレイ１１０のための冗長救済用のメモリセルアレイ（以下、冗長救済ブロックという）として備える。
以下、上記の冗長救済ブロックの構成について説明する。冗長救済ブロックには、外部からアドレス信号ＡＤＲと冗長救済アドレス信号ＲＡＤＲとが入力される。冗長救済アドレス信号ＲＡＤＲは分岐され、一方はＡＮＤ回路ＡＮＤ１に、他方はインバータＩＮＶ１１に入力される。冗長救済ブロックは、これらアドレス信号ＡＤＲおよび冗長救済アドレス信号ＲＡＤＲによって制御される。以下、図１６を参照しながら冗長救済ブロックの動作を説明する。
まず、冗長救済が行われない場合について説明する。冗長救済が行われない場合には、冗長救済ブロックに入力されるアドレス信号ＡＤＲ、および、冗長救済アドレス信号ＲＡＤＲは、共にＬレベルに設定される。したがって、ＡＮＤ回路ＡＮＤ１の各入力信号はＬレベルであるため、ＡＮＤ回路ＡＮＤ１からは、Ｌレベルの信号が出力される。出力されたＬレベルの信号はワード線ＷＬＲに入力されるため、冗長救済ブロックに含まれるメモリセル１００は非活性状態になる。したがって、ワード線ＷＬＲに接続されるメモリセル１００は、ビット線ＢＬ１、ＢＬ２、／ＢＬ１および／ＢＬ２には影響を与えない。
また、分岐された冗長救済アドレス信号ＲＡＤＲの他方は、インバータＩＮＶ１１によってＨレベルに変換され、変換された信号は、Ｎ型ＭＯＳトランジスタＱＮ１１のゲート電極に入力される。Ｎ型ＭＯＳトランジスタＱＮ１１は、ゲート電極にＨレベルの信号が入力されたためにオンになる。これにより、電源線ＶＬＲは接地され、メモリセル電源電圧ＶＤＤＭＲは接地レベルになる。
冗長救済が行われない場合には、正規のメモリセルアレイに入力される冗長救済アドレス信号ＲＡＤ１は、Ｈレベルに設定される。したがって、正規のメモリセルアレイに含まれるＡＮＤ回路ＡＮＤ１からは、アドレス信号ＡＤ１と同じ信号が出力される。ＡＮＤ回路ＡＮＤ１から出力された信号は、ワード線ドライバ回路１０１およびメモリセル電源電圧制御回路１０２に入力される。
また、正規メモリセルに含まれるＮ型ＭＯＳトランジスタＱＮ１１のゲート電極には、インバータＩＮＶ１１によってＬレベルに変換された冗長救済アドレス信号ＲＡＤ１が入力される。このため、Ｎ型ＭＯＳトランジスタはオフになり、電源線ＶＬ１には、メモリセル電源電圧制御回路１０２から出力されるメモリセル電源電圧ＶＤＤＭ１が供給される。
以上のように、冗長救済が行われない場合には、冗長救済ブロックは、正規のメモリセルアレイ１１０に影響を与えず、正規のメモリセルアレイは、通常の動作を行う。また、本実施形態の半導体記憶装置は、冗長救済ブロックに含まれる非活性なメモリセル１００のメモリセル電源電圧ＶＤＤＭＲを、Ｎ型ＭＯＳトランジスタＱＮ１１によって接地レベルにすることにより、これらメモリセル１００からのリーク電流を削減し、半導体記憶装置の消費電力を抑える。
次に、冗長救済が行われる場合について説明する。ここでは、例えば、ワード線ＷＬ１に接続されるメモリセル１００のいずれかに欠陥があるとし、ワード線ＷＬ１に接続されるメモリセル１００が冗長救済により、冗長救済ブロック内のワード線ＷＬＲに接続されるメモリセル１００に置換されるとする。すなわち、メモリセルアレイ１１１によってメモリセルアレイ１１２が置換される場合を考える。
この場合、冗長救済信号ＲＡＤ１はＬレベルに、冗長救済信号ＲＡＤ２およびＲＡＤＲはＨレベルに設定される。また、アドレス信号ＡＤ１が選択される代わりに、冗長救済用のアドレス信号ＡＤＲが選択されるように設定される。アドレス信号ＡＤ１はＬレベルに設定される。
メモリセルアレイ１１２に入力される冗長救済アドレス信号ＲＡＤ１とアドレス信号ＡＤ１は共にＬレベルであるため、ワード線ＷＬ１に接続されるメモリセル１００は、非活性状態になる。したがって、ワード線ＷＬ１に接続されるメモリセル１００は、ビット線ＢＬ１、ＢＬ２、／ＢＬ１および／ＢＬ２に影響を与えない。また、Ｎ型ＭＯＳトランジスタＱＮ１１のゲートにインバータＩＮＶ１１からＨレベルの信号が入力されるため、電源線ＶＬ１は接地され、メモリセル電源電圧ＶＤＤＭ１は接地レベルになる。
一方、冗長救済アドレス信号ＲＡＤＲはＨレベルであるため、冗長救済ブロックに含まれるＡＮＤ回路ＡＮＤ１からは、アドレス信号ＡＤＲと同じ信号が出力される。ＡＮＤ回路ＡＮＤ１から出力された信号は、ワード線ＷＬＲおよびメモリセル電源電圧制御回路１０２に入力される。また、Ｎ型ＭＯＳトランジスタＱＮ１１のゲート電極には、インバータＩＮＶ１１によってＬレベルに変換された信号が入力される。このため、Ｎ型ＭＯＳトランジスタはオフになり、電源線ＶＬＲには、メモリセル電源電圧制御回路１０２から出力されるメモリセル電源電圧ＶＤＤＭＲが供給される。
以上のように、冗長救済が行われる場合には、冗長救済ブロックは、正規のメモリセルアレイに代わって動作する。また、本実施形態に係る半導体記憶装置では、欠陥が存在するメモリセルアレイのメモリセルを非活性状態にし、また、Ｎ型ＭＯＳトランジスタＱＮ１１によって、これらのメモリセルのメモリセル電源電圧を接地レベルにする。これにより、メモリセルからのリーク電流を削減し、半導体記憶装置の消費電力を抑えることができる。
なお、本実施形態に係る半導体記憶装置における冗長救済方法は、第１〜第５の実施形態に係る半導体記憶装置に容易に適用することができ、また、他の実施形態においても同様の効果を奏する。
また、以上の説明では、発明の理解を容易にするために、本発明の半導体記憶装置は、図１、図５、図７、図８、図１１および図１６に示すように、少数のメモリセル１００、ワード線ドライバ回路１０１、メモリセル電源電圧制御回路１０２または２０２、ＯＲ回路ＯＲ１、メモリセル電源電圧補償回路１０６または１０７、メモリセル保持参照電圧発生回路１０９、ビット線プリチャージ回路３００、ビット線プリチャージ制御回路３０１、インバータＩＮＶ１１、ＡＮＤ回路ＡＮＤ１、Ｎ型ＭＯＳトランジスタＱＮ１１などを備えることとしたが、上記の構成要素を多数備えていてもよい。そのような構成を有する半導体記憶装置が、本発明の半導体記憶装置と同じ効果を奏することは説明するまでもない。
本発明の半導体記憶装置は、非活性なメモリセルに供給するメモリセル電源電圧を、メモリセルに含まれるトランジスタの閾値電圧まで下げることにより、メモリセルからのリーク電流を低減することから、低消費電力および高速な半導体記憶装置を必要とする機器などに利用することができる。
本発明の第１の実施形態に係る半導体記憶装置の構成を示す図 本発明の第１の実施形態に係る半導体記憶装置に備えられるメモリセルの構成を示す図 本発明の第１の実施形態に係る半導体記憶装置に備えられるメモリセル電源電圧制御回路の構成を示す図 本発明の第１の実施形態に係る半導体記憶装置に備えられるワード線ドライバ回路の構成を示す図 本発明の第２の実施形態に係る半導体記憶装置の構成を示す図 本発明の第２の実施形態に係る半導体記憶装置を配置したレイアウト図 本発明の第３の実施形態に係る半導体記憶装置の構成を示す図 本発明の第４の実施形態に係る半導体記憶装置の構成を示す図 本発明の第４の実施形態に係る半導体記憶装置に備えられるメモリセル電源電圧補償回路の構成の一例と、メモリセル保持参照電圧発生回路の構成を示す図 本発明の第４の実施形態に係る半導体記憶装置に備えられるメモリセル電源電圧補償回路の構成の一例と、メモリセル保持参照電圧発生回路の構成を示す図 本発明の第５の実施形態に係る半導体記憶装置の構成を示す図 本発明の第５の実施形態に係る半導体記憶装置に備えられるメモリセル電源電圧制御回路の構成を示す図 本発明の第５の実施形態に係る半導体記憶装置に備えられるビット線プリチャージ回路の構成を示す図 本発明の第５の実施形態に係る半導体記憶装置に備えられるビット線プリチャージ制御回路の構成を示す図 本発明の第５の実施形態に係る半導体記憶装置の動作を示すタイミングチャート 本発明の第６の実施形態に係る半導体記憶装置の構成を示す図 従来の半導体記憶装置の構成を示す図
符号の説明
１００ メモリセル
１０１ ワード線ドライバ回路
１０２、２０２ メモリセル電源電圧制御回路
１０３ 基板電位供給領域
１０４ 空白領域
１０５Ａ、１０５Ｂ、１１０、１１１、１１２ メモリセルアレイ
１０６、１０７Ａ、１０７Ｂ メモリセル電源電圧補償回路
１０８Ａ、１０８Ｂ 差動増幅回路
１０９ メモリセル保持参照電圧発生回路
３００ ビット線プリチャージ回路
３０１ ビット線プリチャージ制御回路
ＱＮ１〜ＱＮ１１ Ｎ型ＭＯＳトランジスタ
ＱＰ１〜ＱＰ１５ Ｐ型ＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ１０ インバータ
ＯＲ１ ＯＲ回路
ＡＮＤ１ ＡＮＤ回路
ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤ回路
Ｒ１ 抵抗素子
ＷＬ、ＷＬ１〜ＷＬ４、ＷＬＲ ワード線
ＢＬ、ＢＬ１、ＢＬ２、／ＢＬ、／ＢＬ１、／ＢＬ２ ビット線
ＶＬ、ＶＬ１、ＶＬ２、ＶＬＡ、ＶＬＢ、ＶＬＲ 電源線
ＶＳ メモリセル電荷供給線
／ＩＰＣＧ ビット線プリチャージ制御信号線
ＡＤ、ＡＤ１〜ＡＤ４、ＡＤＲ アドレス信号
／ＰＣＧ ビット線プリチャージ信号
ＶＤＤＭ、ＶＤＤＭ１、ＶＤＤＭ２、ＶＤＤＭＡ、ＶＤＤＭＢ、ＶＤＤＭＲ メモリセル電源電圧
ＶＤＤ 電源端子または電源電圧
ＶＲＥＦ メモリセル保持参照電圧
ＶＴＰ、ＶＴＮ メモリ保持電圧
ＲＡＤ１、ＲＡＤ２、ＲＡＤＲ 冗長救済信号

Claims (14)

  1. 電源電圧制御機能を有する半導体記憶装置であって、
    ワード線と、
    ビット線と、
    電源線と、
    前記ワード線と前記ビット線と前記電源線とに接続されたメモリセルと、
    活性なワード線に接続された前記メモリセルに対しては、前記電源線を介して、所定の電源電圧を供給し、非活性なワード線に接続された前記メモリセルに対しては、前記電源線を介して、前記所定の電源電圧よりも低く、かつ、前記メモリセルがデータを保持できる最低レベル以上の電圧を供給するメモリセル電源電圧制御回路とを備え、
    前記メモリセル電源電圧制御回路は、直列接続された第１〜３のトランジスタを含み、
    前記第１のトランジスタは、前記所定の電源電圧が印加される電源端子と前記第２のトランジスタとに接続され、
    前記第２のトランジスタは、前記第１のトランジスタと前記第２のトランジスタとの間に、ダイオード型にゲート接続され、
    前記第３のトランジスタは、前記第２のトランジスタと接地端子とに接続され、
    前記第１および第３のトランジスタは、外部から供給されるアドレス信号に基づいて制御されることを特徴とする、半導体記憶装置。
  2. 前記第２のトランジスタの閾値電圧の絶対値が、前記メモリセルに含まれる全てのトランジスタの閾値電圧の最大値以上であることを特徴とする、請求項１に記載の半導体記憶装置。
  3. 前記メモリセル電源電圧制御回路は、前記アドレス信号が活性状態を示すときには前記所定の電源電圧を、前記アドレス信号が非活性状態を示すときには第２のトランジスタの閾値電圧を出力することを特徴とする、請求項２に記載の半導体記憶装置。
  4. 前記メモリセル電源電圧制御回路は、前記ワード線が活性状態になる前に、前記メモリセルに前記所定の電源電圧を供給することを特徴とする、請求項１に記載の半導体記憶装置。
  5. 前記メモリセル電源電圧制御回路は、複数の前記ワード線に接続された複数の前記メモリセルに対して同じ電源電圧を供給することを特徴とする、請求項１に記載の半導体記憶装置。
  6. 前記電源線は、前記メモリセルが含まれるメモリセルアレイにおける基板電位供給領域に配線され、
    前記メモリセル電源電圧制御回路は、前記基板電位供給領域に隣接し、かつ、ワード線ドライバ回路領域に隣接する領域に配置されることを特徴とする、請求項１に記載の半導体記憶装置。
  7. 前記メモリセルに供給される電源電圧が前記メモリセルがデータを保持できる最低レベルの電圧よりも低くなることを防止するメモリセル電源電圧補償回路をさらに備える、請求項１に記載の半導体記憶装置。
  8. 前記メモリセル電源電圧補償回路は、前記所定の電源電圧が印加される電源端子と前記電源線とに接続された電荷供給素子を含むことを特徴とする、請求項７に記載の半導体記憶装置。
  9. 前記メモリセル電源電圧制御回路は、前記所定の電源電圧が印加される電源端子と接地端子との間に直列に接続された第１〜３のトランジスタを備え、
    前記第１のトランジスタは、前記所定の電源電圧が印加される電源端子に接続され、
    前記第２のトランジスタは、ダイオード型にゲート接続され、
    前記第１および第３のトランジスタは、外部から供給されるアドレス信号に基づいて制御され、
    前記第１のトランジスタは、前記メモリセル電源電圧補償回路として機能することを特徴とする、請求項７に記載の半導体記憶装置。
  10. 前記メモリセル電源電圧補償回路は、
    前記電源線を介して前記メモリセルに供給される電源電圧と当該電源電圧の基準電圧とを比較する比較回路と、
    前記比較回路から出力される信号に応じて、前記所定の電源電圧が印加される電源端子と前記電源線とを導通および短絡するスイッチ素子とを備え、
    前記メモリセルに供給される電源電圧を前記基準電圧以上に保持することを特徴とする、請求項７に記載の半導体記憶装置。
  11. 前記比較回路および前記スイッチ素子は、外部から供給されるアドレス信号が活性状態を示すときには動作を停止することを特徴とする、請求項１０に記載の半導体記憶装置。
  12. 前記ビット線をプリチャージするか否かを制御する制御信号が供給されるビット線プリチャージ制御信号線と、
    前記ビット線と前記ビット線プリチャージ制御信号線とに接続され、前記制御信号に基づいてビット線をプリチャージするビット線プリチャージ回路と、
    外部からの信号に基づいて前記制御信号を前記ビット線プリチャージ制御信号線に出力するビット線プリチャージ制御回路とをさらに備え、
    前記ビット線プリチャージ制御回路は、活性な前記ワード線が非活性な状態になる際に、前記ワード線に接続された前記メモリセルの前記電源線に蓄積された電荷を、前記ビット線プリチャージ制御信号線に供給することを特徴とする、請求項１に記載の半導体記憶装置。
  13. 前記メモリセルの代替として使用可能な冗長救済用メモリセルと、前記冗長救済用メモリセルに供給される電源電圧を、前記メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子とを含む冗長救済ブロックをさらに備え、
    前記メモリセルの代替として使用されない冗長救済用メモリセルを含む冗長救済ブロックでは、前記スイッチ素子は接地電位を出力することを特徴とする、請求項１に記載の半導体記憶装置。
  14. 前記メモリセルの代替として使用可能な冗長救済用メモリセルと、
    前記メモリセルに供給される電源電圧を、前記メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子とをさらに備え、
    前記冗長救済用メモリセルによって代替されるメモリセルでは、前記スイッチ素子は接地電位を出力することを特徴とする、請求項１に記載の半導体記憶装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716324B2 (en) * 2004-05-12 2010-05-11 Baytsp.Com, Inc. Identification and tracking of digital content distributors on wide area networks
US7307873B2 (en) * 2006-02-21 2007-12-11 M2000 Sa. Memory with five-transistor bit cells and associated control circuit
US8122264B2 (en) * 2006-04-22 2012-02-21 Hewlett-Packard Development Company, L.P. Power-state change as a function of direction of right-to-use status change
JP5261888B2 (ja) * 2006-05-18 2013-08-14 富士通セミコンダクター株式会社 半導体記憶装置
US7369446B2 (en) * 2006-07-13 2008-05-06 Atmel Corporation Method and apparatus to prevent high voltage supply degradation for high-voltage latches of a non-volatile memory
JP2008176829A (ja) 2007-01-16 2008-07-31 Fujitsu Ltd メモリマクロ
EP1953762B1 (en) * 2007-01-25 2013-09-18 Imec Memory device with reduced standby power consumption and method for operating same
KR100919815B1 (ko) 2008-08-04 2009-10-01 주식회사 하이닉스반도체 반도체 메모리 장치
US8045402B2 (en) * 2009-06-29 2011-10-25 Arm Limited Assisting write operations to data storage cells
US8351279B2 (en) * 2010-07-29 2013-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM bitcell data retention control for leakage optimization
JP5936555B2 (ja) * 2011-01-20 2016-06-22 株式会社ソシオネクスト 半導体記憶装置
WO2013084385A1 (ja) * 2011-12-08 2013-06-13 パナソニック株式会社 半導体記憶装置
US8611169B2 (en) * 2011-12-09 2013-12-17 International Business Machines Corporation Fine granularity power gating
CN102446545B (zh) * 2011-12-31 2014-04-16 上海交通大学 适用于低功耗芯片的静态随机访问存储器的设计方法
US9183906B2 (en) * 2012-10-02 2015-11-10 International Business Machines Corporation Fine granularity power gating
JP6340310B2 (ja) * 2014-12-17 2018-06-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびウェラブル装置
US9583180B2 (en) * 2015-06-05 2017-02-28 Cisco Technology, Inc. Low-power row-oriented memory write assist circuit
US9779788B1 (en) * 2015-08-24 2017-10-03 Ambiq Micro, Inc. Sub-threshold enabled flash memory system
CN110718259B (zh) * 2018-07-13 2021-08-20 西安格易安创集成电路有限公司 一种非易失存储器检测电路及检测方法
CN113658537B (zh) * 2021-08-17 2024-02-20 晟合微电子(肇庆)有限公司 显示器及其驱动方法
CN115497521B (zh) * 2022-11-08 2023-02-17 长鑫存储技术有限公司 一种供电电路、存储器和电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996671A (en) * 1989-02-18 1991-02-26 Sony Corporation Semiconductor memory device
EP0646866A3 (en) * 1993-09-30 1998-05-27 STMicroelectronics, Inc. Redundant line decoder master enable
JP3085073B2 (ja) 1994-01-24 2000-09-04 富士通株式会社 スタティックｒａｍ
US5581500A (en) * 1994-12-16 1996-12-03 Sun Microsystems, Inc. Memory cell with power supply induced reversed-bias pass transistors for reducing off-leakage current
KR0150750B1 (ko) * 1995-05-19 1998-10-01 김주용 대기상태의 전력 소모를 감소시키기 위한 반도체 장치
JPH09120682A (ja) * 1995-10-24 1997-05-06 Mitsubishi Electric Corp 半導体メモリ装置
JPH10112188A (ja) 1996-10-03 1998-04-28 Hitachi Ltd 半導体集積回路装置
US5991191A (en) * 1997-12-05 1999-11-23 Silicon Aquarius, Inc. Methods and circuits for single-memory cell multivalue data storage
DE69914142T2 (de) * 1998-03-18 2004-10-28 Koninklijke Philips Electronics N.V. Halbleiteranordnung mit einer speicherzelle
JP4689933B2 (ja) * 2002-08-30 2011-06-01 富士通セミコンダクター株式会社 スタティック型半導体記憶装置およびその制御方法
US20040090820A1 (en) * 2002-11-08 2004-05-13 Saroj Pathak Low standby power SRAM
JP4388274B2 (ja) 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US6934181B2 (en) * 2003-02-06 2005-08-23 International Business Machines Corporation Reducing sub-threshold leakage in a memory array
US7203097B2 (en) * 2004-07-27 2007-04-10 Samsung Electronics Co., Ltd. Method of operating a semiconductor device and the semiconductor device

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