DE68916054T2 - Halbleiterspeicheranordnung, die durch Stromversorgungsstörung verursachte Betriebsfehler unterdrücken kann. - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Halbleiterspeicheranordnung, welche einen Betriebsfehler aufgrund einer Stromversorgungsstörung unterdrücken kann, und insbesondere eine Halbleiterspeicheranordnung, welche einen Adressendurchlaufdetektor (Address Transistion Detector - ATD) beinhaltet und somit einen hochschnellen Betrieb verwirklicht.
• Ein ATD ist in einer Speicheranordnung vorgesehen, um ein hochschnelles Lesen der Speicherdaten in einer Halbleiterspeicheranordnung zu verwirklichen. Der ATD erkennt eine Änderung des Adreßsignals und generiert einen Taktimpuls. Der vom ATD generierte Taktimpuls dient zur Ausgleichssteuerung der Bit- und Leseverstärkerleitungen und dergl., so daß eine hochschnelle Leseoperation verwirklicht werden kann. Insbesondere bedeutet dies, daß vor der Anwahl einer Adresse entsprechend der Änderung des Adreßsignals die Potentiale eines Bitleitungspaares und eines Leseverstärkerleitungspaares an einem Ausgangsanschluß eines Leseverstärkers auf Basis der Steuerung bei Vorliegen eines vom ATD generierten Taktimpulses ausgeglichen werden. Aus diesem Grund wird der Einfluß der während eines früheren Zyklus ausgegebenen Daten innerhalb einer kurzen Zeitspanne gelöscht bzw. beseitigt.
• Der ATD ist beispielsweise in 1987 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS. Seiten 264, 265 und 420 und in "A 25ns 1MB CMOS-SRAM", T. Ohtani et al., 1985 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS, Seiten 64, 65 und 360 "A 17ns 64K CMOS RAM with a Schmitt Trigger Sense Amplifier", Kiyofumi Ochii et al., 1984 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS, Seiten 216, 217 und 341 "A 30ns 64K CMOS RAM", Kirn Hardee et al. und dergl. beschrieben.
• In einer Speicheranordnung mit einem für hochschnellen Betrieb ausgelegten Speicher, insbesondere in einer Speicheranordnung mit einer großen Anzahl von Datenbits, d.h. einer mit einer Ausgangskonfiguration von 8 Bits oder mehr, werden Stromversorgungsstörungen aufgrund eines hohen Spitzenstroms erzeugt, wenn ein Datenausgangspuffer angesteuert wird, und interne Schaltungen werden fälschlich aktiviert. Der Betriebsfehler wird durch einen Erkennungsfehler eines durch eine Stromversorgungsstörung verursachten Eingangssignalpegels exemplifiziert. Wird ein Stromversorgungspotential aufgrund eines hohes Steuerstroms während der Operation des Ausgangspuffers geändert, so verursacht dies den Erkennungsfehler. Die Änderung des Stromversorgungspotentials wird durch gestreute parasitäre Induktivitäten und gestreute parasitäre Widerstände in einer Stromversorgungsleitung an einen Adreßeingangspuffer geleitet. Deshalb ändert sich der Erkennungspegel des Adreßeingangspuffers, und dadurch wird ein falsches Adreßeingangssignal an einen Decodierer geliefert. Aus diesem Grund wird die Speicherzelle in einer falschen Adresse gewählt und das Speicherdatum der Speicherzelle ausgegeben. Bei hinreichender Erhöhung der Stromversorgungsstörung und dem wiederholten Auftreten der obigen Phänomene wird ein die Speicheranordnungen tragendes Chip häufig in den oszillierenden Zustand versetzt.
• Die zum Stand der Technik gehörige GB-A-2 078 405, welche die Basis des Oberbegriffs von Anspruch 1 bildet, beschreibt eine Halbleiterspeicheranordnung, welche eine erste und eine zweite Decodierer-Schaltung enthält. Die erste Decodierer-Schaltung empfängt partielle Adreßsignale von den Adreßsignalen einer Vielzahl von von einer Adreßpufferschaltung gelieferten Bits und stellt decodierte Signale der partiellen Adreßsignale als Zwischensignale bereit. Die zweite Decodierer-Schaltung empfängt die Zwischensignale, um aus einer Vielzahl von Speicherschaltungen innerhalb der Speicherzellenmatrizen eine Speicherschaltung anzuwählen, welche durch die Adreßsignale einer Vielzahl von Bits vorgegeben ist. Die Halbleiterspeicheranordnung ist so ausgelegt, daß sie als Ergebnis der speziellen Anordnungen der ersten und zweiten Decodierer-Schaltung mit hoher Geschwindigkeit arbeitet. Ein Halbleitersubstrat, auf welcher die Halbleiterspeicheranordnung ausgeformt ist, kann im Hinblick auf die Anordnungen der ersten und zweiten Decodierer-Schaltungen vergleichsweise klein ausgebildet werden.
• Des weiteren beschreibt die EP-A-0 167 275 eine Halbleiterspeicheranordnung, welche eine Adressenänderungs- Erkennungsschaltung und eine Impulsbreiten-Steuerschaltung enthält. Die Impulsbreitensteuerschaltung sperrt den Durchgang von Schreibfreigabesignalen mit kurzer Impulsbreite für eine vorgegebene Zeitspanne nach dem Eintreten der Adressenänderung. Nach dem Ablauf der vorgegebenen Zeitspanne wird die Operation der Impulsbreiten- Steuerschaltung außer Kraft gesetzt und somit die Schreibzyklusdauer verringert.
• Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicheranordnung bereitzustellen, welche einen Betriebsfehler aufgrund einer Stromversorgungsstörung ohne Zunahme der Lesezugriffszeit unterdrücken kann.
• Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung eine Halbleiterspeicheranordnung gemäß Anspruch 1 bereit.
• Selbst wenn bei dieser Anordnung die zweite Adresseneingangsschaltung fälschlicherweise ein Adreßsignal aufgrund einer Stromversorgungsstörung erkennt, wird ein Betriebsfehler durch den zweiten Decodierer ontrolliert, da in einem Spaltenadreßsignal enthalten Rausch- bzw. Störkomponenten von der Adresseneingangsschaltung ausgegeben werden. Da die zur Bestimmung der Spaltenadresse erforderliche Operationsgeschwindigkeit niedriger ist als die zur Bestimmung der Zeilenadresse, bleibt deshalb die Arbeitsgeschwindigkeit unbeeinflußt, wenn die Zeit, um die das Spaltenadreßsignal durch die Filter- oder Verzögerungsschaltung verzögert worden ist, innerhalb einer Zeitspanne bis zur Bestimmung des Zeilenadreßsignals nach der Bestimmung des Spaltenadreßsignals gesetzt wird.
• Als Ergebnis wird hiermit eine Halbleiterspeicheranordnung bereitgestellt, welche einen Betriebsfehler aufgrund einer Stromversorgungsstörung ohne Zunahme der Lesezugriffszeit unterdrücken kann.
• Diese Erfindung wird anhand der nachfolgenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
• Fig. 1 ein Blockschaltbild einer Halbleiterspeicheranordnung entsprechend einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 2 eine Impulsübersicht der Signalwellenformen der in der Schaltung gemäß Fig. 1 enthaltenen Teile;
• Fig. 3 einen Schaltplan einer Filteranordnung der in der Fig. 1 dargestellten Schaltung;
• Fig. 4 eine Impulsübersicht der Signalwellenformen der in dem Filter gemäß Fig. 3 enthaltenen Teile;
• Fig. 5 einen Schaltplan einer weiteren Filteranordnung der in der Fig. 1 dargestellten Schaltung;
• Fig. 6 eine Impulsübersicht der Signalwellenformen der in dem Filter gemäß Fig. 5 enthaltenen Teile;
• Fig. 7 einen Schaltplan einer Anordnung einer in der Schaltung gemäß Fig. 1 enthaltenen Verzögerungs schaltung;
• Fig. 8 eine Impulsübersicht der Signalwellenformen der in der Verzögerungsschaltung gemäß Fig. 7 enthaltenen Teile;
• Fig. 9 einen Schaltplan einer weiteren Anordnung einer in der Schaltung gemäß Fig. 1 enthaltenen Verzögerungsschaltung;
• Fig. 10 eine Impulsübersicht der Signalwellenformen der in der Verzögerungsschaltung gemäß Fig. 9 enthaltenen Teile; und
• Fig. 11 ein Blockschaltbild einer Halbleiterspeicheranordnung entsprechend einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
• Die Fig. 1 zeigt eine Halbleiterspeicheranordnung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung. Ein Zeilenadreßsignal Ai wird an einen Adresseneingangsanschluß 11, und ein Spaltenadreßsignal Aj wird an einen Adresseneingangsanschluß 12 gelegt. Die Eingangsanschlüsse von Adresseneingabepuffern 13 und 14 sind jeweils mit den Adresseneingangsanschlüssen 11 bzw. 12 verbunden. Die Eingangsanschlüsse eines Adressen-Vordecodierers 15 und eines Adressendurchlaufdetektors (Address Transistion Detector - ATD) 16 sind mit dem Ausgangsanschluß des Adresseneingabepuffers 13, und die Eingangsanschlüsse eines Adressen-Vordecodierers 17 und eines ATD 18 sind mit dem Ausgangsanschluß des Adresseneingabepuffers 14 verbunden. Der Eingangsanschluß eines Zeilen-Hauptdecodierers 19 ist mit dem Ausgangsanschluß des Adressen-Vordecodierers 15, der Eingangsanschluß eines Filters oder einer Verzögerungsschaltung 20 ist mit dem Ausgangsanschluß des Adressen-Vordecodierers 17, und der Eingangsanschluß eines Spalten-Hauptdecodierers 21 ist mit dem Ausgangsanschluß des Filters oder der Verzögerungsschaltung 20 verbunden. Die Verzögerungszeit eines vom Filter oder der Verzögerungsschaltuung 20 verzögerten Spaltenadreßsignals wird innerhalb einer Verzögerungszeit ab der Eingabe eines Zeilenadreßsignals bis zur Bestimmung einer Zeilenadresse einer Speicherzelle MC als Reaktion auf einen Ausgang des Zeilen-Hauptdecodierers 19 eingestellt. Die Eingangsanschlüsse eines Taktgenerators 22 sind mit den Ausgangsanschlüssen der ATD's 16 und 18, und ein Ende jeder Wortleitung WL ist mit einem entsprechenden Ausgangsanschluß des Zeilen-Hauptdecodierers 19 gekoppelt. Jedes Gates eines Paares von Spaltenanwahl-MOS-Transistoren CSa und CSb ist mit einem entsprechenden Ausgangsanschluß für das Decodiersignal CD des Spalten-Hauptdecodierers 21 verbunden. Ein Ende jedes Strompfades jedes Paares der Spaltenanwahl-MOS- Transistoren CSa und CSb ist mit einem Leseverstärker 24, und die anderen Enden davon sind jeweils mit einem Ende des entsprechenden Paares von Bitleitungen BL und verbunden. Die Wortleitungen WL und die Bitleitungen BL und schneiden sich gegenseitig, und die Speicherzellen sind in einer Matrixform in jedem Schnittpunkt angeordnet. Bitleitungslasten LDa und LDb sind zwischen den anderen Enden der entsprechenden Bitleitungen BL bzw. und einer Spannungsversorgung VDD eingeschaltet. Bitleitungs-Ausgleicher 23 sind zwischen den Bitleitungen BL bzw. und den Bitleitungslasten LDa bzw. LDb eingeschaltet, wobei jeder Bitleitungs-Ausgleicher 23 z.B. aus einem MOS-Transistor besteht, in welchem ein Strompfad zwischen den Bitleitungen BL und geschaltet ist. Der Ausgangsanschluß des Taktgenerators 22 ist mit den Gates der MOS-Transistoren, die Eingangsanschlüsse einer Datenausgabeschaltung 25 sind mit den Ausgangsanschlüssen des Leseverstärkers 24, die Eingangsanschlüsse eines Datenausgabepuffers 26 sind mit den Ausgangsanschlüssen der Datenausgabeschaltung 25, und ein Ausgangsanschluß 27 ist mit dem Ausgangsanschluß des Datenausgabepuffers 26 verbunden.
• Nunmehr wird eine normale Leseoperation der Anordnung mit obigem Aufbau beschrieben. Die Zeilen- und Spaltenadreßsignale Ai und Aj werden über die Adresseneingangsanschlüsse 11 und 12 an die Adresseneingabepuffer 13 und 14 geliefert. Werden Zeilen- und Spaltenadreßsignale Ai und Aj an die Adresseneingabepuffer 13 und 14 geliefert, so wird die Änderung der Adreßsignale durch die ATD's 16 und 18 erkannt, aufgrund dessen ein Taktimpuls ΦEQ zum Ausgleich jedes Paares von Bitleitungen BL und vom Taktgenerator 22 abgesetzt wird. Da der Bitleitungsausgleicher 23 nur während einer vorgegebenen Zeitspanne, während der der Taktimpuls ΦEQ auf dem Pegel "H" liegt, aktiviert wird, tritt deshalb ein Kurzschluß zwischen den Bitleitungen BL und auf, und der Ausgangspegel des vorigen Zyklus wird ausgeglichen, wodurch die Potentiale der Bitleitungen BL und gleich werden. Geht der Taktimpuls auf den Pegel "L", so wird der Bitleitungsausgleicher 23 deaktiviert, und das Bitleitungspaar BL und wird durch die Bitleitungslasten LDa und LDb vorbelastet.
• Das an den Adresseneingabepuffer 13 gelegte Zeilenadreßsignal Ai wird anschließend parallel zur obigen Ausgleichsoperation über den Adressen-Vorcodierer 15 an den Zeilen-Hauptdecodierer 15 gelegt, während das an den Adresseneingabepuffer 14 gelegte Spaltenadreßsignal Aj anschließend über den Adressen-Vorcodierer 17 und das Filter oder die Verzögerungsschaltung 20 an den Spalten-Hauptdecodierer 21 gelegt wird. Falls das Bezugszeichen 20 ein Filter kennzeichnet (20 kann entweder ein Filter oder eine Verzögerungschaltung kennzeichnen), wird Signalrauschen aufgrund eines Erkennungsfehlers des Spaltenadreßsignals Aj, verursacht durch eine Stromversorgungsstörung des vom Adressen- Vordecodierer 17 abgesetzten Spaltenadreßsignals Aj (verursacht während des vorigen Lesezyklus) absorbiert oder verringert. Wenn dagegen das Bezugszeichen 20 eine Verzögerungsschaltung kennzeichnet, wird die ansteigende oder abfallende Flanke des Rauschsignals verzögert, so daß sich der Signalpegel allmählich ändert. Auf diese Weise wird ein aufgrund einer Stromversorgungsstörung fälschlich erkanntes Signal nicht an den Spalten-Hauptdecodierer 21 geliefert. Bei einer Standard-Halbleiterspeicheranordnung ist die Operationsgeschwindigkeit der Spaltenanwahl höher als die der Zeilenanwahl, und dies gilt auch für die in der Fig. 1 dargestellte Speicheranordnung. Deshalb wird die Zugriffszeit durch Anordnung eines Filters oder einer Verzögerungsschaltung 20 nicht verzögert, wenn das Spaltenadreßsignal Aj bis zur Bestimmung einer Zeilenadresse verzögert wird.
• Danach wird die mit einer vom Zeilen-Hauptdecodierer 19 gewählten Wortleitung WL verbundene Zeile von Speicherzellen zusätzlich zu dem Bitleitungspaar BL und in einer Spalte angewählt, welches durch das vom Spalten- Hauptdecodierer 21 abgesetzte Spaltendecodiersignal CD angewählt wird. Zu diesem Zeitpunkt ist der Bitleitungs- Ausgleicher 23 bereits deaktiviert. Deshalb wird eine im Schnittpunkt zwischen der angewählten Zeilen-Wortleitung WL und den Beitleitungen BL und angeordnete Speicherzelle MC gewählt. Das Speicherdatum der gewählten Speicherzelle MC wird an den Leseverstärker 24 geliefert und dann verstärkt. Ein Ausgang des Leseverstärkers 24 wird über die Datenausgabeschaltung 25 an den Datenausgabepuffer 26 geliefert und vom Ausgangsanschluß 27 als Ausgangsdatum Vout abgesetzt.
• Im folgenden wird unter Bezugnahme auf die Impulsübersicht der Fig. 2 die Funktionsweise bei Vorliegen einer Stromversorgungsstörung detailliert beschrieben. Die Fig. 2 zeigt den Fall, in dem das Zeilenadreßsignal Ai von Pegel "L" (VIL) nach Pegel "H" (VIH) wechselt und das Spaltenadreßsignal auf dem Pegel "H" gehalten wird. Es sei angenommen, daß ein Ausgang während des vorigen Zyklus des Datenausgabepuffers 26 invertiert wird (von Pegel "H" nach Pegel "L", wenn sich die Adresse ändert. Zu diesem Zeitpunkt wird das Potential der Versorgungsspannung Vss aufgrund der Stromversorgungsstörung erhöht. Bei fälschlicher Aktivierung des Adresseneingabepuffers 14 wird deshalb ein vom Puffer 14 abgesetztes auf dem Pegel "H" zu legendes Spaltenadreßsignal Ajb kurzzeitig auf den Pegel "L" gelegt. Da jedoch ein Ausgang Ajp vom Adressen-Vorcodierer 17 zu einem Signal Ajf wird, in welchem Rauschen beseitigt oder dessen ansteigende Flanke verzögert ist, wird der Einfluß der Stromversorgungsstörung nicht auf den Spalten-Hauptdecodierer 21 übertragen.
• Es ist zu beachten, daß der Adresseneingabepuffer 13 durch die Stromversorgungsstörung in derselben Weise beeinflußt wird wie der Adresseneingabepuffer 14. Da jedoch die Operationsgeschwindigkeit der Zeilenadreßanwahl niedriger ist als die der Spaltenadreßanwahl, ist der Betriebsfehler bei Anwahl einer Zeile durch den Zeilen-Hauptdecodierer 19 vernachlässigbar.
• Werden die Zeilen- und Spaltenadreßsignale Ai bzw. Aj an die Adresseneingabepuffer 13 bzw. 14 geliefert, so werden Änderungen der Adreßsignale durch die ATD's 16 und 18 erkannt. Die Erkennungssignale werden an den Taktgenerator 22 gelegt, und der Taktimpuls ΦEQ zum Ausgleich jedes Bitleitungspaares BL und wird vom Taktgenerator 22 für eine vorgegebene Zeitspanne abgesetzt. Deshalb ist der Bitleitungs-Ausgleicher 23 aktiviert, und die Bitleitungen BL und sind kurzgeschlossen, wodurch der Pegel des vorigen Zyklus ausgeglichen wird.
• Danach wird eine Speicherzelle MC als Reaktion auf die Ausgänge des Zeilen- und Spalten-Hauptdecodierers 19 bzw. 21 angewählt. Das Speicherdatum der gewählten Speicherzelle MC wird über den Leseverstärker 24, die Datenausgabeschaltung 25, den Datenausgabepuffer 26 und den Ausgangsanschluß 27 2ausgegeben. Nach der Ausgabe dieses Datums wird der Pegel der Versorgungsspannung Vss durch einen im Datenausgabepuffer 26 fließenden Steuerstrom erhöht. Deshalb können die Adresseneingabepuffer 13 und 14 durch eine Stromversorgungsstörung beeinträchtigt werden. Da jedoch die obenerwähnten Operationen wiederholt werden, wird der Betriebsfehler aufgrund der Stromversorgungsstörung unterdrückt.
• Mit der obigen Anordnung kann ein Ausgabefehler bei fälschlicher Aktivierung des Adresseneingabepuffers 14 durch das Filter oder die Verzögerungsschaltung 20 ausgeschaltet oder verringert werden. Da außerdem eine Signalverzögerungszeit des Filters oder der Verzögerungsschaltung 20 kürzer eingestellt wird als eine erforderliche Zeitspanne nach der Änderung des Zeilenadreßsignals Ai bis zur Bestimmung der Zeilenadresse, wird die Zugriffszeit nicht verkürzt. Deshalb kann ein Erkennungsfehler des Pegels des Spaltenadreßsignals Aj aufgrund eines hohen Spitzenstroms bei Ansteuerung des Datenausgabepuffers 26 ohne Verlust an Lesezugriffszeit verringert werden.
• Die Fig. 3 zeigt eine Anordnung des Filters 20 in der Schaltung gemäß Fig. 1. Dieses Filter 20 besteht aus drei Invertern 28 bis 30 und einem NAND-Gate 31. Ein Ausgangssignal Ajp vom Adressen-Vorcodierer 17 wird an einen Eingangsanschluß des NAND-Gate 31 und den Eingangsanschluß des Inverters 28 gelegt. Ein Ausgang des Inverters 28 wird an den Inverter 29 gelegt. Ein Ausgang Ajd des Inverters 29 wird an den anderen Eingangsanschluß des NAND-Gate 31 gelegt. Ein Ausgang des NAND-Gate 31 wird an den Inverter 30 gelegt. Ein Ausgang Ajf des Inverters 30 wird als ein Ausgang des Filters 20 an den Spalten-Hauptdecodierer 21 gelegt.
• Die Fig. 4 ist eine Impulsübersicht der Signale des in der Fig. 3 dargestellten Filters 20. Geht das Ausgangssignal Ajp vom Adressen-Vorcodierer 17 auf den Pegel "H" (Zeit t1), wird der Ausgang Ajd vom Inverter 29 nach Ablauf der Verzögerungszeit ΔT durch die Inverter 28 und 29 (Zeit t2) auf den Pegel "H" gesetzt. Ein Ausgang vom NAND-Gate 31 wird deshalb auf den Pegel "L" und der Ausgang Ajf vom Inverter 30 auf den Pegel "H" gesetzt. Zu diesem Zeitpunkt führt der Spalten-Hauptdecodierer 21 eine Auswahloperation aus. Selbst wenn eine Stromversorgungsstörung das Spaltenadreßsignal Aj während der Zeitspanne ΔT zwischen den Zeitpunkten t1 und t2 überlagert, wird deshalb diese Störung nicht an den Spalten-Hauptdecodierer 21 übertragen. Der Einfluß der Stromversorgungsstörung wird deshalb ausgeschaltet. Wird der Ausgang Ajp vom Adressen-Vordecodierer 17 auf den Pegel "L" gesetzt (Status Nicht-Wahl) (Zeit t3), wird das Signal Ajf ebenfalls auf den Pegel "L" gelegt.
• Es ist zu beachten, daß obwohl zwei Inverter 33 und 34 am anderen Eingangsanschluß eines NOR-Gate 35 in der in der Fig. 5 dargestellten Schaltung angeordnet sind, vier oder mehr geradzahlige Inverter angeordnet werden können, um die erforderliche Verzögerungszeit wie in der Schaltung gemäß Fig. 3 zu erzielen.
• Die Fig. 7 zeigt eine Anordnung der Verzögerungsschaltung 20 in der Schaltung gemäß Fig. 1. Diese Verzögerungsschaltung 20 besteht aus zwei kaskadiert geschalteten CMOS- Invertern 36 und 37. Das Ausgangssignal Ajp vom Adressen- Vorcodierer 17 wird an den CMOS-Inverter 36 gelegt. Ein Ausgangssignal Ajin vom Inverter 36 wird an den Eingangsanschluß des CMOS-Inverters 37, und das Ausgangssignal Ajf vom Inverter 37 wird an den Spalten-Hauptdecodierer 21 gelegt. Die WL eines den CMOS-Inverter 36 bildenden p-Kanal- Last-MOS-Transistors 38 ist größer eingestellt als diejenige eines n-Kanal-Treiber-MOS-Transistors 39. Deshalb verfügt der Inverter 36 über Eigenschaften, aufgrund derer sein Ausgangssignalpegel rasch ansteigt und langsam abfällt. Demgegenüber ist die WL eines den CMOS-Inverter 37 bildenden n-Kanal-Treiber-MOS-Transistors 40 größer eingestellt als diejenige eines p-Kanal-Last-MOS-Transistors 41. Der Inverter 37 verfügt deshalb über Eigenschaften, aufgrund derer sein Ausgangssignalpegel rasch abfällt und langsam ansteigt.
• Die Fig. 8 ist eine Impulsübersicht der Signale in der Verzögerungsschaltung gemäß Fig. 7. Wenn ein Ausgangssignal vom Adressen-Vorcodierer 17 auf dem Pegel "H" (Zeit t1) liegt und ist die Verzögerungszeit ΔT1 durch den Inverter 36 abgelaufen (Zeit t2), geht ein Ausgang vom Inverter 36 langsam nach Pegel "L". Danach wird in einem Zeitpunkt t3 nach dem Ablauf der Verzögerungszeit ΔT2 durch den Inverter 37 ein Ausgang vom Inverter 37 langsam auf den Pegel "H" eingestellt. Zu diesem Zeitpunkt t3 befindet sich der Spalten-Hauptdecodierer 21 in einem Anwahlzustand. Selbst wenn das Spaltenadreßsignal Aj von einer Stromversorgungsstörung überlagert ist, wird nahezu kein Einfluß der Stromversorgungsstörung an den Spalten-Hauptdecodierer 21 übertragen, da der Signalpegel von der Verzögerungsschaltung 20 so gesteuert werden kann, daß er sich langsam ändert. Ist der Ausgang Ajp vom Adressen-Vordecodierer 17 auf den Pegel "L" eingestellt (Status Nichtwahl) (Zeit t4), so werden die Signale Ajin und Ajf relativ schnell auf den Pegel "L" gelegt.
• Die Fig. 9 zeigt eine weitere Anordnung der Verzögerungsschaltung 20 in der Schaltung gemäß Fig. 1. Diese Verzögerungsschaltung 20 besteht aus zwei CMOS-Invertern 42 und 43 und zwei Widerständen 44 und 45, welche jeweils an den Ausgangsknoten der Inverter angeordnet sind. Das Ausgangssignal Ajp vom Adressen-Vordecodierer 17 wird an den CMOS- Inverter 42 gelegt. Die Abfallgeschwindigkeit des Ausgangspegels des Inverters 42 wird durch den Widerstand 44 verringert. Der Inverter 42 verfügt deshalb über Eigenschaften, aufgrund derer sein Ausgangspegel rasch ansteigt und langsam abfällt. Der Ausgang Ajin vom Inverter 42 wird an den Inverter 43 gelegt. Die Anstiegsgeschwindigkeit des Ausgangspegels des Inverters 43 wird durch den Widerstand 45 verringert. Der Inverter 43 verfügt deshalb über Eigenschaften, aufgrund derer sein Ausgangspegel rasch abfällt und langsam ansteigt. Das Ausgangssignal Ajf vom Inverter 45 wird an den Spalten-Hauptdecodierer 21 gelegt.
• Die Fig. 10 ist eine Impulsübersicht der Signale in der Verzögerungsschaltung 20 gemäß Fig. 9. Wie aus der Fig. 10 ersichtlich ist, wird in der Verzögerungsschaltung mit der Anordnung gemäß Fig. 9 die gleiche Verzögerungsoperation wie in der in der Fig. 7 dargestellten Schaltung ausgeführt. Bei dieser Anordnung wird deshalb der Einfluß einer Stromversorgungsstörung nicht auf den Spalten-Hauptdecodierer 21 übertragen.
• Es ist zu beachten, daß die Verzögerungsschaltungen der Fig. 7 und 9 aus jeweils zwei Invertern bestehen. Die Verzögerungsschaltung kann jedoch je nach der erforderlichen Verzögerungszeit oder den Eigenschaften zur Störungsverringerung aus vier oder mehr geradzahligen, kaskadiert geschalteten Invertern gebildet werden.
• Die Fig. 11 zeigt eine Halbleiterspeicheranordnung entsprechend einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Identische Bezugszeichen der Fig. 11 kennzeichnen die gleichen Teile wie in der Schaltung der Fig. 1, so daß auf deren Beschreibung verzichtet wird. Insbesondere ist in der Fig. 11 ein Ausgleicher 46 an den Ausgangsleitungen des Leseverstärkers 24 in der Schaltung gemäß Fig. 1 angeordnet. Der Ausgleicher 46 wird bei Vorliegen des vom Taktgenerator 22 abgesetzten Ausgleichssignals ΦEQ2 gesteuert. Der Ausgleicher 46 gleicht ein Paar Ausgangsleitungen SOa und SOb vom Leseverstärker 24 aus. Das Ausgleichssignal ΦEQ2 dient als ein Signal des Impulstyps mit einem bezogen auf das Ausgleichssignal ΦEQ1 verzögerten Änderungszeitpunkt. Das Ausgleichssignal ΦEQ1 wird durch Verzögerung beispielsweise des Signals ΦEQ2 generiert.
• Mit der obigen Anordnung wird im wesentlichen die gleiche Operation durchgeführt, und es läßt sich derselbe Effekt erzielen wie mit der in der Fig. 1 dargestellten Schaltung.
• Wie oben beschrieben worden ist, wird entsprechend der vorliegenden Erfindung eine Halbleiterspeicheranordnung bereitgestellt, welche einen Betriebsfehler aufgrund einer Stromversorgungsstörung ohne Verlust der Lesezugriffszeit unterdrücken kann.

Claims (8)

1. Halbleiterspeicheranordnung, welche folgendes umfaßt:

- eine Speicherzellenanordnung, in welcher Speicherzellen (MC) in Matrixform angeordnet sind,

- eine erste Adresseneingabeeinrichtung (11 und 13) zum Empfang eines Zeilenadreßsignals (Ai)

- eine zweite Adresseneingabeeinrichtung (12 und 14) zum Empfang eines Spaltenadreßsignals (Aj),

- eine erste Decodierereinrichtung (15 und 19) zum Decodieren eines Ausgangssignals aus der ersten Adresseneingabeeinrichtung (11 und 13) zur Anwahl einer Zeile der Speicherzellenanordnung

- eine zweite Decodierereinrichtung (17 und 21) zum Decodieren eines Ausgangssignals aus der zweiten Adresseneingabeeinrichtung (12 und 14) zur Anwahl einer Spalte der Speicherzellenanordnung,

- eine Leseverstärkereinrichtung (24) zur Verstärkung der Auslesedaten aus einer Speicherzelle (MC) bei Vorliegen eines Ausgangs aus der ersten und zweiten Decodierereinrichtung 15, 19 und 17, 21), und

- eine Ausgabeeinrichtung (25, 26 und 27) zum Ausgeben eines Signals aus der Leseverstärkereinrichtung (24), dadurch gekennzeichnet, daß sie des weiteren umfaßt

- eine Verzögerungseinrichtung (20) zur Verzögerung eines Ausgangssignals von der zweiten Adresseneingabeeinrichtung (12 und 14) innerhalb einer Zeitspanne nach der Eingabe der Zeilen- und Spaltenadreßsignale (Ai und Aj) bis zur Bestimmung einer Zeilenadresse der Speicherzelle (MC) in der Speicherzellenanordnung bei Vorliegen eines Ausgangs von der ersten Decodiereinrichtung (15 und 19),

- wobei die Verzögerungseinrichtung (20) einen ersten Inverter (36 oder 42), von welchem ein Eingangsanschluß ein Ausgangssignal von der zweiten Adresseneingabeeinrichtung (12 und 14) empfängt, und einen zweiten Inverter (37 oder 42), von welchem ein Eingangsanschluß einen Ausgang (Ajin) vom ersten Inverter (36 oder 42) empfängt, umfaßt und der erste Inverter (36 oder 42) über Eigenschaften verfügt, aufgrund derer der Pegel des Ausgangssignals rasch ansteigt und langsam abfällt, und der zweite Inverter (37 oder 43) über Eigenschaften verfügt, aufgrund derer der Pegel des Ausgangssignals langsam ansteigt und rasch abfällt.

2. Anordnung gemäß Anspruch 1, dadurch gekennzeichnet, daß der erste Inverter (36) einen Last-MOS-Transistor (38) und einen Treiber-MOS-Transistor (39) umfaßt, wobei der Last-MOS-Transistor (38) eine höhere Treiberleistung hat als der Treiber-MOS-Transistor (39), und der zweite Inverter (37) einen Last-MOS-Transistor (41) und einen Treiber-MOS-Transistor (40) umfaßt, wobei der Treiber-MOS-Transistor (40) eine höhere Treiberleistung hat als der Last-MOS-Transistor (41).

3. Anordnung gemäß Anspruch 1, dadurch gekennzeichnet, daß der erste Inverter (42) folgendes umfaßt: einen ersten Last-MOS-Transistor, bei dem ein Ende von dessen Strompfad mit einer auf einem ersten Potential liegenden Stromversorgung (VDD) und bei dem ein Gate mit einem Ausgangsanschluß der zweiten Adresseneingabeeinrichtung (12 und 14) verrunden ist, ein erstes Lastelement (44), bei dem ein Ende mit dem anderen Ende des Strompfades des ersten Last-MOS-Transistors verbunden ist, und einen ersten Treiber-MOS-Transistor, bei dem ein Strompfad zwischen dem anderen Ende des ersten Lastelements (44) und einer auf einem zweiten Potential liegenden Stromversorgung eingeschaltet ist, und bei dem ein Gate mit dem Ausgangsanschluß der zweiten Adresseneingabeeinrichtung (12 und 14) verbunden ist, und der zweite Inverter (43) folgendes umfaßt: einen zweiten Last-MOS-Transistor, bei dem ein Ende von dessen Strompfad mit einer auf einem ersten Potential liegenden Stromversorgung (VDD) und bei dem ein Gate mit dem anderen Ende des Strompfades des ersten Last-MOS-Transistors verbunden ist, ein zweites Lastelement (45) von dem ein Ende mit dem anderen Ende des Strompfades des zweiten Last- MOS-Transistor verbunden ist, und einen zweiten Treiber-MOS-Transistor, von dem ein Strompfad zwischen dem anderen Ende des zweiten Lastelements (45) und der auf einem zweiten Potential liegenden Stromversorgung eingeschaltet ist, und von dem ein Gate mit dem anderen Ende des Strompfades des zweiten Last-MOS-Transistors verbunden ist.

4. Anordnung gemäß Anspruch 1, dadurch gekennzeichnet, daß die erste Decodierereinrichtung einen ersten Adressen-Vordecodierer (15) und einen Zeilen-Hauptdecodierer (19) umfaßt und die zweite Decodierereinrichtung einen zweiten Adressen-Vorcodierer (17) und einen Spalten-Hauptdecodierer (21) umfaßt, wobei eine Verzögerungseinrichtung (20) zwischen dem zweiten Adressen-Vorcodierer (17) und dem Spalten-Hauptcodierer (21) angeordnet ist.

5. Anordnung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie des weiteren eine Adressendurchlaufdetektoreinrichtung (16, 18, 22), welche jeweils mit den Ausgangsanschlüssen der ersten und zweiten Adresseneingabeeinrichtung (11, 13 und 12, 14) zur Erkennung einer Änderung des Adreßsignals (Ai oder Aj) verbunden ist und eine Bitleitungspaar-Ausgleichseinrichtung (23) für den Betrieb über eine vorgegebene Zeitspanne bei Vorliegen eines Ausgangs (ΦEQ) von der Adressendurchgangsdetektoreinrichtung (16, 18, 22) und den Ausgleich eines Bitleitungspaares (BL, ) der Speicherzellenanordnung umfaßt.

6. Anordnung gemäß Anspruch 5, dadurch gekennzeichnet, daß die Adressendurchgangsdetektoreinrichtung folgendes umfaßt: einen ersten und zweiten Adressendurchgangsdetektor (16 und 19), von denen jeweils ein Eingangsanschluß mit einem Ausgangsanschluß der Adresseneingabeeinrichtung (13 und 14) verbunden ist, einen Taktgenerator (22) zum Empfang der Ausgänge von dem ersten und zweiten Adressendurchgangsdetektor (16 und 18) und zur Ausgabe eines Ausgleichssignals (ΦEQ).

7. Anordnung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie des weiteren folgendes umfaßt: eine Adressendurchgangsdetektoreinrichtung (16, 18, 22), welche jeweils mit den Ausgangsanschlüssen der ersten und zweiten Adresseneingabeeinrichtung (13 und 14) zur Erkennüng einer Änderung des Adreßsignals (Ai und Aj) verbunden ist, und eine Bitleitungspaar-Ausgleicheinrichtung (23) für den Betrieb über eine vorgegebene Zeitspanne bei Vorliegen eines ersten Ausgangssignals (ΦEQ1) von der Adressendurchgangsdetektoreinrichtung (16, 18, 22) und ein Ausgleichsbitleitungspaar (BL, ) der Speicherzellenanordnung und eine Leseverstärker-Leitungspaar-Ausgleichseinrichtung (46) für den Betrieb über eine vorgegebene Zeitspanne bei Vorliegen eines zweiten Ausgangssignals (ΦEQ2) von der Adressendurchgangsdetektoreinrichtung (16, 18, 22) und den Ausgleich eines Ausgangsleitungspaares (SOa, SOb) der Leseverstärkereinrichtung (24).

8. Anordnung gemäß Anspruch 7, dadurch gekennzeichnet, daß die Adressendurchgangsdetektoreinrichtung einen ersten und zweiten Adressendurchgangsdetektor (16 und 18), dessen Eingangsanschlüsse jeweils mit den Ausgangsanschlüssen der ersten und zweiten Adresseneingabeeinrichtung (11, 13 und 12, 14) verbunden sind, und einen Taktgenerator (22) zum Empfang der Ausgänge vom ersten und zweiten Adressendurchgangsdetektor (16 und 18) und zur Ausgabe erster und zweiter Ausgleichssignale (ΦEQ1, ΦEQ2) umfaßt.