JPH02218092A

JPH02218092A - 半導体メモリ装置

Info

Publication number: JPH02218092A
Application number: JP1039039A
Authority: JP
Inventors: Hiroyuki Suzuki; 裕之鈴木; Shigeo Araki; 茂生荒木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-02-18
Filing date: 1989-02-18
Publication date: 1990-08-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数のメモリセルに対して情報の書き込みや読
み出しが行われる半導体メモリ装置に関し、特に改善さ
れたスタティックＲＡＭ　（ＳＲＡＭ）に関するもので
ある。

〔発明の概要〕

本発明は、メモリセルに接続するビット線対。

コモンデータ線対を有し、それらビア１・線対、コモン
データ線対の各線の電位差によってデータの書き込みや
読み出しを行う半導体メモリ装置において、書き込みか
ら読み出しへの遷移を検出してパルス発生回路からパル
スを発生させ、そのパルスによってビット線やコモンデ
ータ線のイコライズやプリチャージを行うことにより、
サイクルの短時間化やデータ破壊を防止するものである
ゆ〔従来の技術〕 −ＩＣに、スタテイアクＲＡＭ等の１−導体メモリ装置
においては、一対のビット線や一対のコモンデータ線に
信号電位差を現して、データの読み出しやデータの書き
込みを行っている。ところが、高速な読み出し動作や書
き込み動作を行うためには、論理レベルを速く変化させ
る必要があり、そのために信号電位差の現れている一対
のビット線や一対のコモンデータ線同士を短絡させて、
論理レベルをイコライズ（平衡）する技術が知られてい
る。また、セルの有する論理レベルと逆の論理レベルの
ビット線をメモリセルと行選択時に接続した時には、そ
のメモリセルのデータが反転することがある。そこで、
ビット線の行選択（ワード線選択）前にビット線を電源
電圧側に一時的に弓き上げるプリチャージ技術も知られ
ている。

このようなイコライズ技術やプリチャージ技術は、読み
出し動作や書き込み動作を行う際に、行選沢簡に行われ
るのが通常であり、そのタイミングは、アドレスの変化
によりパルスを発生させるアドレス遷移検出回路（Ａ　
Ｔ　Ｄ　；　ａｄｄｒｅｓｓ　Ｃｒａｎｓｉｔｉｏｒ＋
　ｄｅｔｅｅＬｏｒ　）によって作られている。例えば
、特開昭５７−７４８８４号公報若しくは米国特許公報
第４３５５．３７７号によれば、アドレスの変化によっ
て、アドレス遷移検出回路がパルスを発生し、このパル
スがクロックジェネレーターに送られる。そして、クロ
ンクジエネレータ−からイコライズやプリチャージをコ
ントロールする信号が出され、その信号によりビット線
対に設けられたイコライズ回路やプリチャージ回路が作
動して、アクセスタイムの高速化等が図られている。

［発明が解決しようとする課題］最近の技術においては、より高速化が求められており、
ワード線の選択もその速度が速くなってきている。

ところが、書き込み動作から読み出し動作に移る時には
、ビット線やコモンデータ線がフルスイングした状態に
なっている。このため、イコライズやプリチャージには
十分な時間が必要であり、ワード”線の選択前にイコラ
イズやプリチャージ動作を終了することが困難になって
きている。

これに対して、仮にアドレス遷移検出回路からのパルス
を速く発生させることができれば、それだけ速くイコラ
イズやプリチャージ動作を終了できる。しかし、第５図
に模式的に示すように、アドレス遷移検出回路ｌＯ１は
、各アドレス人力部１００ａ〜１００ｇのデータを取り
まとめ、アドレスデータの遷ｆ多を検出してクロックジ
ェネレーター１０２にパルスを送る回路であって、各ア
ドレス人力部Ｉｏｔａ−１００ｇがチンブ１０３の全体
に散在しているために各アドレスのデータ遷移の検出の
高速化が容易でない、また、アドレスの数が多くなれば
、それだけアドレス遷移検出回路１０１の規模も大きく
なり、パルス発生まで時間がかかる。

そこで、本発明は上述の技術的な課題に鑑み、書き込み
動作から読み出し動作に移る時に、高速なイコライズや
プリチャージ動作を行うような半導体メモリ装置の提供
を目的とする。

〔課題を解決するための手段〕

前述の目的を達成するために、本発明の半導体メモリ装
置は、書き込みから読み出しへの遷移を検出してパルス
を発生させるパルス発生回路を有し、そのパルスにより
ビット線やコモンデータ綿をイコライズやプリチャージ
させることを特徴とする。

ここで、書き込みから読み出しへのｉｌｌ移を検出する
ための信号としては、Ｗ巳（ライトイネーブル）信号を
用いることができ、本発明の半導体メモリ装置では、ビ
ット線、コモンデータ線それぞれイコライズのみ、プリ
チャージのみ或いはイコライズとプリチャージの両方を
有する構成とすることができる。

また、詳しくは、本発明の半導体メモリ装置は、マトリ
クス状に配列されるメモリセルを有する構造とすること
ができ、Ｓｒ！ＡＭでは、そのメモリセル回路は、フリ
ップフロップ回路にて形成される、そのフリップフロッ
プ回路は、例えば一対のインバーター回路の入出力部を
相互に接続するように、少なくとも駆動トランジスタと
、ワード線がゲートに接続するワードトランジスタと、
高抵抗素子若しくは能動素子からなる負荷素子を有して
いる。複数のメモリセルはそのワードトランジスタを用
いて一対のどノド線に接続され、そのビット線対は列選
択スイッチを介してコモンデータ線対に接続する。この
コモンデータ線はセンスアンプに接続され、センスアン
プからの出力はメインデータ線が行う。通常の半導体メ
モリ装置と同様に、ワード線の選択は、ロウデコーダに
より行われ、ビット線対の選択は、カラムデコーダによ
り行われる。

そして、本発明の半導体メモリ装置では、上記パルス発
生回路からのパルス信号は、ビット線イコライズ・コン
トロール回路やビット線プリチャージ・コントロール回
路、或いはコモンデータ線イコライズ・コントロール回
路やコモンデータ線プリチャージ・コントロール回路に
送られ、これら各コントロール回路からイコライズ回路
やプリチャージ回路の制御信号が送り出される。各コン
トロール回路はパルス発生回路からのパルス信号のみな
らずアドレス遷移検出回路からの信号も受は付けるよう
にできる。

なお、ビット線には、そのビット線を終端する負荷素子
を形成することができ、例えばそれは可変抵抗素子であ
っても良い。また、コモンデータ線にはブルアシブ回路
やプルダウン回路を付加することができる。

〔作用〕

常にアドレスの遷移によって、プリチャージ動作やイコ
ライズ動作を開始させるのではなく、本発明の半導体メ
モリ装置では、書き込み動作から読み出し動作に移る時
に、その遷移の情報を含んだＷＥ倍信号どの信号から直
接にパルスをパルス発生回路で発生させる。従って、ア
ドレス遷移検出回路等のアドレスデータの取りまとめが
必要な回路を用いる場合に比較して、所謂ライトリカバ
リイー時間の高速化が可能となる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例はＣＭＯ３構成のＳＲＡＭであり、ビット線の
イコライズ及びプリチャージ、コモンデータ線のイコラ
イズ及びプリチャージを行う構成のものである。その要
部の回路構成を第１図に示す、マトリクス状にメモリセ
ル１１が配列され、各メモリセル１１は一対のビット線
１２．１３に接続される。これらビット線１２．１３が
ビット線対となり、読み出し時、書き込み時に電位差が
現れる。メモリセル１１には、ビット線１２．１３と直
交して配置されるワード線Ｘ；、Ｘ；、＋、・・・がそ
れぞれ接続される。これらワード線Ｘｉ、Ｘｉ、、。

・・・はロウデコーダからの信号により行選択時に高レ
ベルとされ、図示しないメモリセル１１のワードトラン
ジスタをオンさせる。

一対のビット線１２．１３には、それぞれｐＭＯＳトラ
ンジスタ２１のソース又はドレインが接続する。このｐ
ＭＯＳトランジスタ２１はビット線イコライズ回路を構
成し、一対のビット線１２．１３を短絡させることがで
きる。ｐ〜（０５トランジスタ２１のゲートにはビット
線イコライズ　プリチャージ・コントロール回路２から
の信号ΦＢが供給される。また、一対のビット線１２．
１３と高レベルの［源電圧との間には、ビット線プリヂ
ャージ回路を構成するｐＭＯＳトランジスタ２２が設け
られ、ｐＭｏｓトランジスタ２２のソースが電源電圧に
、ドレインがピッ日ａ！、２．１３に接続する。このｐ
ＭＯＳトランジスタ２２のゲートにも、ｐＭＯＳトラン
ジスタ２Ｉと同様に、ビット線イコライズ・プリチャー
ジ・コントロール回路２からの信号ΦＢが供給される。

更に、ビット線１２．１３を終端してビット線負荷トラ
ンジスタ３１が設けられる。このビット線負荷トランジ
スタ３１のソースは電源電圧にされ、ゲートは接地電圧
ＧＮＤとされる。そして、このようなビット！１ｉｌ１
２．１３には、列選）尺スイッチとじて機能するｐＭＯ
３ｌ−ランジスタ１１１，１８が設けられる。ビット線
１２はρＭＯＳトランジスタ１８を介してコモンデータ
線１４に接続し、ビット、ｖＡ１３はＰＭＯＳトランジ
スタ１８を介してコモンデータ綿１５に接続する。ここ
で、対となるとノド線１２．１３にかかるｐＭＯ３ｌ−
ランジスタ１８．１８のゲートには、共通の列選ＩＪＷ
線Ｙ、、Ｙ１．１・・・がそれぞれ接続され、これら列
選択線Ｙ＋。

Ｙ＋−ｉ、・・・は図示Ｌ７ないカラムデコーダからの
信号により選択的に高レベルにされる。そのカラムデコ
ーダからの信号はアドレス信号に基づいており、上記ワ
ード線Ｘ　、、　Ｘ　、、、、・・・と併已て特定のメ
モリセル１１が選択されるごとになる。

一対のコモンデータ線１４．１５は、各ビット線対を特
定数だけ共通化してセンスアンプ１６に接続するための
配線である。このコモンデータ線１４．１５の端部に該
コモンデータ線１４．１５の信号電位差を増幅できるセ
ンスアンプ１６が配設される。センスアンプ１６からは
メインデータ線１７がＩ１０用に取り出され、メインデ
ータ線１７を用いてデータの出力が行われる。一対のコ
モンデータ１１４．１５には、コモンデータ線負荷とし
て機能するｐＭＯ３）ランジスタ３２゜３２が接続する
。さらに、コモンデータ線１４，１５には、それぞれｐ
ＭＯ３トランジスタ２３のソース又はドレインが接続す
る。このｐＭＯＳトランジスタ２３はコモンデータ線イ
コライズ回路を構成し、一対のコモンデータ線１４．１
５を短絡させることができる。そのｐＭＯ５）ランジス
タ２３のゲートにはコモンデータ線イコライズ・プリチ
ャージ・コントロール回路３からの信号ΦＣが供給され
る。また、一対のコモンデータ線１４１５と電Ｂ電圧と
の間には、コモンデータ綿プリチャージ回路を構成する
ｐＭＯ３）ランジスタ２４．２４が設けられ、ＰＭＯＳ
トランジスタ２４のソースが電源電圧に、ドレインがコ
モンデータ線１４．１５に接続する。このｐＭＯ３）ラ
ンジスタ２４のゲートにも、コモンデータ線イコライズ
・プリチャージ・コントロール回路３からの信号ΦＣが
供給されるや次に、イコライズ回路やプリチャージ回路を動作させる
ための回路について説明すると、本実施例では、ビット
線１２．１３のイコライズ動作とプリチャージ動作は、
ビット線イコライズ・プリチャージ・コントロール回路
２からの信号ΦＢによって１テわれ、コモンデータ線１
４、Ｊ５のイコライズ動作とプリチャージ動作は、コモ
ンデータ線イコライズ・プリチャージ・コントロール回
路３からの信号ΦＣによっ′ζ行われる。これらビット
線イコライズ・プリチャージ・コントロール回路２とコ
モンデータ線イコライズ・プリチャージコントロール回
路３は、書き込み時から読み出し時に変化する時には、
ΦＥＱＷ発生回路１からのパルス信号ΦＥＱＷにより制
御動作を行う。従って、次に説明するように書き込み時
から読み出し時に変化する時には高速のイコライズ及び
プリチャージが行われる。また、各コントロール回路２
．３は、他のアドレス遷移時には、図示しないアドレス
遷移検出回路からの信号（ΦＡＯ〜Φ八〇）にへづき発
生するクロンクジエネレータ−４からのパルス信号ΦＥ
Ｑにより所要の制御動作を行う。

第２図と第３図を参照してΦＥＱＷ発生回路１について
説明すると、ΦＥＱＷ発生回路１は第２図に示すように
、う・イトイネーブル信号ＷＥの立ち上がりのタイミン
グにより、パルス（３号ΦＥＱＷを発生させる回路であ
る。ライトイネーブル信号ＷＥが低レベルとされている
時はチップは書き込み状態とされ、逆にライトイネーブ
ル信号ＷＥが高レベルとされている時はチップは読み出
し状態とされる。従って、信号ＷＥの立ち上がり時は書
き込みから読み出しに遷移する時であり、そのタイミン
グを利用することで高速なイコライズやプリチャージが
行なえる。

その回路について簡単に説明すると、第３図に示すよう
に、信号ＷＥが人力するバンド部４１は他の入力端子が
接地されるＮＯＲ回路４２の入力端子に接続され、ＮＯ
Ｒ回路４２の出力はインバーター回路４３を介してＮＡ
ＮＤｌ路４４に入力する。インバーター回路４３の出力
は、さらに複数段のインバーターからなる！！延開回路
４５介して同じＮＡＮＤ回路４４に入力する。その遅延
回路４５によりΦＥＱＷのパルス幅が決まる。ＮＡＮＤ
回路４４の出力はインバーター回路４６を介してパルス
信号ΦＥ　Ｑ　Ｗとして、Ｌ記ビ／ト線イコライズ・プ
リチャージ・コントロール回路２やコモンデータ線イコ
ライズ・プリチャージ・コントロール回路３に供給され
る。このようにΦＥＱＷ発生回路１は、信号ＷＥから直
接パルスを発生させており、複数段のアドレス遷移の取
りまとめ等が不要なため、高速で各コントロール回路２
３へのパルス信号ΦＥＱＷを送ることができ、うイトリ
カバリイー時間の短縮化を図ることが可能となる。

次に、第４図と第１図を参照しながら、本実施例のＳＲ
ＡＭの動作について説明する。時刻１゜でアドレス信号
（ａ）が変化し、これと同時にライトイネーブル（ＷＥ
）信号（Ｃ）も低レベルから高レベルに変化する。この
ライトイネーブル信号の変化で書き込み動作から読み出
し動作にチップが変化したことになる。

このライトイぶ−プル信号は、ただちに第１図のΦＥＱ
Ｗ発生回路１に送られ、極めて短い時間経過後の時刻１
＋にパルス信号ΦＥ　Ｑ　Ｗ　（ｃｉ）が発生する。こ
れはΦＥＱＷ発生回路１によりライトイネーブル信号か
ら応答性良くパルス信号ΦＥＱＷが生成されるためであ
る。発生したパルス信号ΦＥＱＷは、ビット線イコライ
ズ・プリチャージ・：１ントロ一ル回路２及びコモンデ
ータ線イコライズ・プリチャージ・コントロール回路３
に送られ、これら各コントロール回路２，３からの制御
信号ΦＢ、ΦＣによりビット線のイコライズ動作、ビッ
ト線のプリチャージ動作１　コモンデータ線の・イコラ
イズ動作、コモンデータ線のプリチャージ動作の各動作
が行われる。すなわち、ビア）線１２゜＋３では、イコ
ライズ回路である９ＭＯ５）ランジスタ２１がオンにな
り、プリチャージ回路である９ＭＯ３トランジスタ２２
がオンになる。その結果、フルスイングしていたビット
線対のレベル（ｅｌは、イコライズにより高レベルのビ
ット線から低レベルのビット線へ電流が流れると共に、
プリチャージ用のｐＭＯｓトランジスタ２２のオンによ
り電ａ″：４圧倒に引き上げられ、時刻Ｌ２でビット線
１２．１３の電位は等しくなる。その時刻Ｌ２のタイミ
ングに合わせて時刻り、でパルス信号ΦＥＱＷのレベル
が低レベルになって、イコライズ動作及びプリチャージ
動作が終了する。また、同様にコモンデータ線１４．１
５においても、イコライズ回路であるｐＭＯＳトランジ
スタ２３がオンになり、プリチャージ回路であるρＭＯ
Ｓトランジスタ２４がオンになる。その結県、フルスイ
ングしていたコモンデータ線対のレベル（ｆ）は、イコ
ライズにより高レベルのコモンデータ線から低レベルの
コモンデータ線へ電流が流れ、コモンデータ線がｐＭＯ
３）ランジスタ２４により電源電圧側に引き上げられて
時刻り、でコモンデータ線１１１．１５の電位は等しく
なる。

このようにビット線１２．１３とコモンデータ１１４、
＋５でイコライズ及びプリチャージ動作が、ΦＥＱＷに
基づいて高速に行われ、その終了と前後して、時刻【、
で選択すべきワード線の′１位（ｂ）が上昇し、行選択
動作が行われる。そのワード線の選択動作によって、成
る一列の行のメモリセルｌｌのワードトランジスタがオ
ンになり、駆動トランジスタが作動して、ビット）！＋
２．１．３には信号電位差が現れることになる。また、
その信号電位差は列選択スイッチとしてのｐ　Ｉｖｉ　
ＯＳ　ｌ・ランジスタ１８を介してコモンデータ線１４
．１５にも現れて行く。そして、センスアンプ１Ｇによ
りデータの出力がなされ、データの読み出しが行われる
ことになる。

ここで、比較のために、アドレス遷移検出回路に基づく
パルス信号ΦＥＱによる動作（第１１図中破線で示す信
号（Ｆ！５〜（＋）参照。）についても説明すると、時
刻Ｌ０のアドレス信号の変化の後、アドレス遷移検出回
路を用いた時では遅延が生じ−で、１１Ｈ１Ｌ＋＋にク
ロンクジエネレータ−４からパルス信号ΦＥＱ（（至）
が発生する。その結果、ビット線のレベル（ハ）やコモ
ンデータ綿のレベル（ｉ）についても、ΦＥＱＷパルス
信号による場合に比較して遅れてイ、：Ｊライズ動作や
プリチャージ動作が行われる６そして、時刻【Ｉ□でビ
ット線対、時刻ｃｐｓでコモンデータ線対を構成する各
線のレベルが等しくなるが、これはパルス信号ΦＥＱＷ
による場合と比較してみるとビット線で約ΔＴの時間差
があり、ライレイネーブル信号ＷＥに基づいてΦＥＱＶ
、’パルス発生回路１からΦＥＱＷパルスを発生させて
イコライズ動作やプリチャージ動作を行った方が高速化
できることが判る。

このように本実施例のＳＲＡＭでは、書き込み動作から
読み出し動作に変わる時、ビット線やコモンデータ線が
フルスイングしているにも拘わらず、ライトイネーブル
信号ＷＥからΦＥＱＷパルス発生回路１によりΦＥＱＷ
パルスを高速に発生させてイコライズ動作やプリチャー
ジ動作を行うため、高速なアクセスタイムを実現するこ
とができ、ワード線を高速に選択できるようになるため
に、メモリセルのデータ破壊も防止できる。

なお、上述の実施例においては、ビット線及びコモンデ
ータ線を１イコライズし且つプリチャージする構成とし
たが、ビット線のみをイコライズ及び／又はプリチャー
ジする構成、コモンデータ線のみをイコライズ及び／又
はプリチャージする構成、或いはこれらの絹合せとする
ことができる。

また、プリチャージ回路やイコライズ回路を１つのｐＭ
Ｏｓトランジスタで構成したが、これに限定されず他の
トランジスタを組み合わせたりすることもでき、そのイ
ンピーダンスの調製のために、闇値電圧■いの調、製や
、ベースやゲ、−トに供給する信号し・ベルの鋼製、素
子サイズの調製等を図ることもできる。また、ビット線
負荷やコモンデータ綿負荷についても、可変負荷手段と
することも可能である。

（発明の効果〕本発明の半導体メモリ装置は、書き込みから読み出しの
遷移に基づいてパルス発生回路からパルスが発生され、
そのパルスによってイコライズ動作やプリチャージ動作
が行われる。このため所謂リイトリカバリイ時間は短縮
され、高速なワード線の選）尺動作が可能となる。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一例の要部回路構
成告示す回路図、第２図は上記−例のΦＥ　Ｑ　Ｗ発生
回路の動作を示す波形図、第３図はそのΦＥＱＷ発生回
路の一例の回路図、第４図は上記゛ｒ導体メモリ装置の
一例の動作を説明するための波形図、第５図は−Ｃ的な
半導体メモリ装置のアンプを説明するための模式図であ
る。１６・・・センスアンプ１７・・・メインデータ線２１．２２，２３．２４・・・ＰＭＯ３ｌ−ランジスタ
特許出願人　　　ソニー株式会社代理人弁理士　小泡　晃（他２名）し・・Φ巳ＱＷ発生回路２・・・ビット線イコライズ・プリ千ヤージ・コントロ
ール回路３・・・コモンデータ線イコライズ・プリチャージコン
トロール回路４・・・クロンクジエネレータ〜１１・・・メモリセル１２．１３・・・ビット線１４．１５・・・コモンデータ線第５図第４図手続補正書（自発）特許庁長官殿　　　　　　平成１年１１月１６日１、事
件の表示平成１年　特許願　第３９０３９号２６発明の名称半導体メモリ装置３、補正をする者事件との関係　特許出願人住所　東京部品用区北品用６丁目７番３５号名称　（２
１８）ソニー株式会社代表者　大賀　典雄４、代理人住所　０１０５東京都港区虎ノ門二丁目６番４号第１１
森ビル１１Ｐ１　　酋（５０８）　８２６６明細書の「
発明の詳細な説明」の４聞及び図面７、補正の内容（１）明細書第４頁第１８行目から同頁第６行目にかけ
て［コモンデータ線がフルスイング」とある記載をＦコ
モンデータ線がほぼフルスイングＪと補正する。（２）明細書第１１頁第１行目から同頁第６行目にかけ
てｒｐＭＯｓトランジスタ］、８．１８が設けられる。ビア　ト綿１２は９ＭＯ３）ランジスク１８を介してコ
モンデータ線１４に接続し、ビット線１３は９ＭＯ３）
ランジスタ１８を介してコモンデータ線１５に接続する
。ここで対となるピノＮ、９１１２．　１３ニカかるＰ
ＭＯ５トランジスタｈとの記載をｒｎＭＯｓトランジス
タ１８．１８が設けられる。ビット線１２はｎＭＯｓト
ランジスタ１８を介してコモンデータ線１４に接続し、
ビット線１３はｎＭＯ３トランジスタ１８を介してコモ
ンデータ線】５に接続する。ここで対となるビット線１
２．１３にかかるｎＭＯ５）ランジスタ」と補正する。（３）明細書第１６頁第１９行目に「フルスイングして
いた」とある記載を「はぼフルスイングしていたＪと補
正する。（４）添付図面の第１図を別紙のとおり補正する。以上

Claims

【特許請求の範囲】

（１）書き込みから読み出しへの遷移を検出してパルス
を発生させるパルス発生回路を有し、そのパルスにより
少なくともビット線をイコライズさせることを特徴とす
る半導体メモリ装置。
（２）書き込みから読み出しへの遷移を検出してパルス
を発生させるパルス発生回路を有し、そのパルスにより
少なくともビット線をプリチャージさせることを特徴と
する半導体メモリ装置。
（３）書き込みから読み出しへの遷移を検出してパルス
を発生させるパルス発生回路を有し、そのパルスにより
少なくともコモンデータ線をイコライズさせることを特
徴とする半導体メモリ装置。
（４）書き込みから読み出しへの遷移を検出してパルス
を発生させるパルス発生回路を有し、そのパルスにより
少なくともコモンデータ線をプリチャージさせることを
特徴とする半導体メモリ装置。