JP2865469B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2865469B2 JP2865469B2 JP4010924A JP1092492A JP2865469B2 JP 2865469 B2 JP2865469 B2 JP 2865469B2 JP 4010924 A JP4010924 A JP 4010924A JP 1092492 A JP1092492 A JP 1092492A JP 2865469 B2 JP2865469 B2 JP 2865469B2
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- circuit
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【0001】
【産業上の利用分野】この発明は半導体メモリ装置に関
し、特に、複数の動作モードを有する半導体メモリ装置
に関する。
し、特に、複数の動作モードを有する半導体メモリ装置
に関する。
【0002】
【背景の技術】近年、ダイナミックランダムアクセスメ
モリ(以下「DRAM」という)およびスタティックラ
ンダムアクセスメモリ(以下「SRAM」という)のよ
うな半導体メモリは、様々な電子機器において用いられ
ており、製造技術の進歩に伴い高集積化がますます進ん
でいる。半導体メモリの高集積化は、電子機器の小型化
および高機能化のために様々な利点をもたらしているの
であるが、しかしながら、高集積化された半導体メモリ
において、データ読出における誤りが生じやすくなって
きている。
モリ(以下「DRAM」という)およびスタティックラ
ンダムアクセスメモリ(以下「SRAM」という)のよ
うな半導体メモリは、様々な電子機器において用いられ
ており、製造技術の進歩に伴い高集積化がますます進ん
でいる。半導体メモリの高集積化は、電子機器の小型化
および高機能化のために様々な利点をもたらしているの
であるが、しかしながら、高集積化された半導体メモリ
において、データ読出における誤りが生じやすくなって
きている。
【0003】図1は、この発明の背景を示す(後に記載
するようにこの発明の一実施例をも示している)DRA
Mのブロック図である。図1を参照して、このDRAM
は、メモリセルアレイ1と、行アドレス信号RA0ない
しRAiをデコードする行デコーダ2と、列アドレス信
号CA0ないしCAiをデコードする列デコーダ3と、
センスアンプ15と、IOゲート16とを含む。行アド
レスバッファ13は、外部から与えられるアドレス信号
A0ないしAiの中の行アドレス信号RA0ないしRA
iを受け、それを行デコーダ2に与える。列アドレスバ
ッファ14は、アドレス信号A0ないしAiの中の列ア
ドレス信号CA0ないしCAiを受け、それを列デコー
ダ3およびアドレス遷移検出(以下「ATD」という)
回路9に与える。ライン100は、半導体基板を示して
いる。
するようにこの発明の一実施例をも示している)DRA
Mのブロック図である。図1を参照して、このDRAM
は、メモリセルアレイ1と、行アドレス信号RA0ない
しRAiをデコードする行デコーダ2と、列アドレス信
号CA0ないしCAiをデコードする列デコーダ3と、
センスアンプ15と、IOゲート16とを含む。行アド
レスバッファ13は、外部から与えられるアドレス信号
A0ないしAiの中の行アドレス信号RA0ないしRA
iを受け、それを行デコーダ2に与える。列アドレスバ
ッファ14は、アドレス信号A0ないしAiの中の列ア
ドレス信号CA0ないしCAiを受け、それを列デコー
ダ3およびアドレス遷移検出(以下「ATD」という)
回路9に与える。ライン100は、半導体基板を示して
いる。
【0004】このDRAMは、さらに、ロウアドレスス
トローブ信号/RASおよびカラムアドレスストローブ
信号/CASに応答して、様々な内部のタイミング信号
を発生するタイミング信号発生器17を備える。すなわ
ち、タイミング信号発生器17は、状態制御信号/RA
Sおよび/CASに応答して、図1に示したDRAMを
制御するのに必要なタイミング信号を発生する。WEバ
ッファ22は、外部から与えられる書込イネーブル信号
/WEを受ける。OEバッファ23は、外部から与えら
れる出力イネーブル信号/OEを受ける。
トローブ信号/RASおよびカラムアドレスストローブ
信号/CASに応答して、様々な内部のタイミング信号
を発生するタイミング信号発生器17を備える。すなわ
ち、タイミング信号発生器17は、状態制御信号/RA
Sおよび/CASに応答して、図1に示したDRAMを
制御するのに必要なタイミング信号を発生する。WEバ
ッファ22は、外部から与えられる書込イネーブル信号
/WEを受ける。OEバッファ23は、外部から与えら
れる出力イネーブル信号/OEを受ける。
【0005】書込まれるべき入力データDIは、入力バ
ッファ19を介して書込バッファ18に与えられる。書
込バッファ18は、IO線24およびIOゲート16を
介して入力データ信号をメモリセルアレイ1に与える。
したがって、メモリセルアレイ1において、行デコーダ
2および列デコーダ3によって選択されたメモリセル
(図示せず)に、入力データ信号が書込まれる。一方、
読出動作において、行デコーダ2および列デコーダ3に
よって指定されたメモリセルから読出されたデータ信号
は、IOゲート16およびIO線24を介してプリアン
プ20に与えられる。プリアンプ20によって増幅され
た読出データ信号は、メインアンプ21によりさらに増
幅された後、出力データDOとして外部に出力される。
ッファ19を介して書込バッファ18に与えられる。書
込バッファ18は、IO線24およびIOゲート16を
介して入力データ信号をメモリセルアレイ1に与える。
したがって、メモリセルアレイ1において、行デコーダ
2および列デコーダ3によって選択されたメモリセル
(図示せず)に、入力データ信号が書込まれる。一方、
読出動作において、行デコーダ2および列デコーダ3に
よって指定されたメモリセルから読出されたデータ信号
は、IOゲート16およびIO線24を介してプリアン
プ20に与えられる。プリアンプ20によって増幅され
た読出データ信号は、メインアンプ21によりさらに増
幅された後、出力データDOとして外部に出力される。
【0006】図1に示したDRAMは、さらに、行プリ
デコーダ5と、センスアンプ活性化回路6と、カラムイ
ンターロック解除回路7と、ATD回路9と、カラムデ
コーダ能動化回路10と、ボンディングオプション回路
11と、モード制御回路12とを含む。これらの回路の
詳細について以下に説明する。
デコーダ5と、センスアンプ活性化回路6と、カラムイ
ンターロック解除回路7と、ATD回路9と、カラムデ
コーダ能動化回路10と、ボンディングオプション回路
11と、モード制御回路12とを含む。これらの回路の
詳細について以下に説明する。
【0007】図8は、図1に示したボンディングオプシ
ョン回路11の回路図である。図8を参照して、ボンデ
ィングオプション回路11は、半導体基板100上に形
成されたボンディングパッド111と、高抵抗112
と、カスケード接続されたインバータ113および11
4とを含む。ボンディングパッド111は、金線115
を用いて入力ピン(または入力リード)110に選択的
に接続される。入力ピン110は接地されている。
ョン回路11の回路図である。図8を参照して、ボンデ
ィングオプション回路11は、半導体基板100上に形
成されたボンディングパッド111と、高抵抗112
と、カスケード接続されたインバータ113および11
4とを含む。ボンディングパッド111は、金線115
を用いて入力ピン(または入力リード)110に選択的
に接続される。入力ピン110は接地されている。
【0008】ボンディングパッド111が金線115を
用いて接地された入力ピン110に接続されていると
き、ボンディングオプション回路11は低レベルのモー
ド選択信号/φA を出力する。他方、ボンディングパッ
ド111が入力ピン110に接続されていないとき、ボ
ンディングオプション回路11は高レベルの信号/φA
を出力する。モード選択信号/φA は図1に示したモー
ド制御回路12に与えられる。モード制御回路12は、
信号/φA に応答して、このDRAMにおいて次のよう
な制御を行なう。
用いて接地された入力ピン110に接続されていると
き、ボンディングオプション回路11は低レベルのモー
ド選択信号/φA を出力する。他方、ボンディングパッ
ド111が入力ピン110に接続されていないとき、ボ
ンディングオプション回路11は高レベルの信号/φA
を出力する。モード選択信号/φA は図1に示したモー
ド制御回路12に与えられる。モード制御回路12は、
信号/φA に応答して、このDRAMにおいて次のよう
な制御を行なう。
【0009】図9は、図1に示したDRAMにおいて同
時にアクセスされるメモリセルアレイ1のサイズを説明
するための模式図である。図9(A)に示したメモリブ
ロックMB1は、X方向に1024ビット,Y方向に2
56ビットのサイズを有している。すなわち、メモリブ
ロックMB1内に設けられた256個のセンスアンプ
(図示せず)が、1回の読出動作またはリフレッシュに
おいて同時に活性化される。図9(B)に示したメモリ
ブロックMB2は、X方向に512ビット,Y方向に5
12ビットのサイズを有している。すなわち、メモリブ
ロックMB2内に設けられた512個のセンスアンプ
(図示せず)が、1回の読出動作またはリフレッシュに
おいて同時に活性化される。
時にアクセスされるメモリセルアレイ1のサイズを説明
するための模式図である。図9(A)に示したメモリブ
ロックMB1は、X方向に1024ビット,Y方向に2
56ビットのサイズを有している。すなわち、メモリブ
ロックMB1内に設けられた256個のセンスアンプ
(図示せず)が、1回の読出動作またはリフレッシュに
おいて同時に活性化される。図9(B)に示したメモリ
ブロックMB2は、X方向に512ビット,Y方向に5
12ビットのサイズを有している。すなわち、メモリブ
ロックMB2内に設けられた512個のセンスアンプ
(図示せず)が、1回の読出動作またはリフレッシュに
おいて同時に活性化される。
【0010】図1に示したDRAMは、ボンディングオ
プション回路11から出力されるモード選択信号/φA
に応答して、図9(A)または図9(B)のいずれのタ
イプのDRAMにも等価的になり得る。すなわち、図1
に示したDRAMは、低レベルの信号/φA に応答し
て、図9(A)に示したタイプのDRAMになり(1/
8分割動作)、他方、高レベルの信号/φA に応答し
て、図9(B)に示したタイプのDRAMになる(1/
4分割動作)。
プション回路11から出力されるモード選択信号/φA
に応答して、図9(A)または図9(B)のいずれのタ
イプのDRAMにも等価的になり得る。すなわち、図1
に示したDRAMは、低レベルの信号/φA に応答し
て、図9(A)に示したタイプのDRAMになり(1/
8分割動作)、他方、高レベルの信号/φA に応答し
て、図9(B)に示したタイプのDRAMになる(1/
4分割動作)。
【0011】図10および図11は、図1に示した行プ
リデコーダ5の前半5aおよび後半5bをそれぞれ示す
回路図である。すなわち、図1に示した行プリデコーダ
5は、前半回路5aおよび後半回路5bにより構成され
る。回路5aおよび5bは、外部から与えられる上位の
行アドレス信号RAi,RAi−1,RAi−2をデコ
ードし、プリデコード信号AX0ないしAX7を出力す
る。行アドレス信号RAiは、最上位の行アドレス信号
を示している。モード選択信号/φA が低レベルのと
き、最上位の行アドレス信号RAiが無視されることが
指摘される。すなわち、信号/φA が低レベルであると
き、プリデコード信号AX0ないしAX7は最上位の行
アドレス信号RAiによって影響されない。プリデコー
ド信号AX0ないしAX7は、図1に示したセンスアン
プ活性化回路6に与えられる。
リデコーダ5の前半5aおよび後半5bをそれぞれ示す
回路図である。すなわち、図1に示した行プリデコーダ
5は、前半回路5aおよび後半回路5bにより構成され
る。回路5aおよび5bは、外部から与えられる上位の
行アドレス信号RAi,RAi−1,RAi−2をデコ
ードし、プリデコード信号AX0ないしAX7を出力す
る。行アドレス信号RAiは、最上位の行アドレス信号
を示している。モード選択信号/φA が低レベルのと
き、最上位の行アドレス信号RAiが無視されることが
指摘される。すなわち、信号/φA が低レベルであると
き、プリデコード信号AX0ないしAX7は最上位の行
アドレス信号RAiによって影響されない。プリデコー
ド信号AX0ないしAX7は、図1に示したセンスアン
プ活性化回路6に与えられる。
【0012】図12は、図1に示したDRAMの1/8
分割動作を説明するためのブロック図である。図1で
は、メモリセルアレイ1が1つのブロックにより表われ
ているが、実際には、メモリセルアレイ1は、たとえば
図12に示すような4つのメモリブロックMBa,MB
b,MBcおよびMBdに分割されている。行デコーダ
2も、各メモリブロック毎に設けられた行デコーダ2
a,2b,2cおよび2dに分割される。列デコーダ3
は、列デコーダ3aおよび3bに分割される。
分割動作を説明するためのブロック図である。図1で
は、メモリセルアレイ1が1つのブロックにより表われ
ているが、実際には、メモリセルアレイ1は、たとえば
図12に示すような4つのメモリブロックMBa,MB
b,MBcおよびMBdに分割されている。行デコーダ
2も、各メモリブロック毎に設けられた行デコーダ2
a,2b,2cおよび2dに分割される。列デコーダ3
は、列デコーダ3aおよび3bに分割される。
【0013】各メモリブロック内に示された領域AX0
ないしAX7は、プリデコード信号AX0ないしAX7
のうちの対応する信号によりアクセスされる。たとえ
ば、プリデコード信号AX1が高レベルであるとき、メ
モリブロックMBaないしMBd内の合計8つの領域
(図中斜線が施されている)がアクセスされる。
ないしAX7は、プリデコード信号AX0ないしAX7
のうちの対応する信号によりアクセスされる。たとえ
ば、プリデコード信号AX1が高レベルであるとき、メ
モリブロックMBaないしMBd内の合計8つの領域
(図中斜線が施されている)がアクセスされる。
【0014】図12に示したブロック図は、1/8分割
動作、すなわちモード選択信号/φ A が低レベルである
ときの動作を示している。1/8分割動作では合計8つ
の領域が同時にアクセスされるので、等価的に図9
(A)に示したメモリブロックMB1が実現される。
動作、すなわちモード選択信号/φ A が低レベルである
ときの動作を示している。1/8分割動作では合計8つ
の領域が同時にアクセスされるので、等価的に図9
(A)に示したメモリブロックMB1が実現される。
【0015】図13は、図1に示したDRAMの1/4
分割動作を説明するためのブロック図である。1/4分
割動作が選択されるとき、図1に示したボンディングオ
プション回路11が高レベルのモード選択信号/φA を
出力する。したがって、図10および図11に示した回
路5aおよび5bは、高レベルのプリデコード信号AX
1およびAX5を出力する。その結果、図13に示すよ
うに、メモリブロックMBaないしMBd内の合計8つ
の領域(図中斜線が施されている)が同時にアクセスさ
れる。このことは、1/4分割動作において、等価的に
図9(B)に示したタイプのDRAMが実現されたこと
を意味する。
分割動作を説明するためのブロック図である。1/4分
割動作が選択されるとき、図1に示したボンディングオ
プション回路11が高レベルのモード選択信号/φA を
出力する。したがって、図10および図11に示した回
路5aおよび5bは、高レベルのプリデコード信号AX
1およびAX5を出力する。その結果、図13に示すよ
うに、メモリブロックMBaないしMBd内の合計8つ
の領域(図中斜線が施されている)が同時にアクセスさ
れる。このことは、1/4分割動作において、等価的に
図9(B)に示したタイプのDRAMが実現されたこと
を意味する。
【0016】図14は、一例として、図12に示したメ
モリブロックMBcおよびその周辺回路の回路ブロック
図である。図14を参照して、図12に示したメモリブ
ロックMBcは、合計16個の領域MBc0ないしMB
c14を備えている。領域MBc0およびMBc1は、
高レベルのプリデコード信号AX0に応答してアクセス
される。同様に、領域MBc14およびMBc15は、
高レベルのプリデコード信号AX7に応答してアクセス
される。各領域、たとえば領域MBc0は、図14に示
されるようにn個のビット線対に接続されたn個のセン
スアンプSA1ないしSAnを備えている。
モリブロックMBcおよびその周辺回路の回路ブロック
図である。図14を参照して、図12に示したメモリブ
ロックMBcは、合計16個の領域MBc0ないしMB
c14を備えている。領域MBc0およびMBc1は、
高レベルのプリデコード信号AX0に応答してアクセス
される。同様に、領域MBc14およびMBc15は、
高レベルのプリデコード信号AX7に応答してアクセス
される。各領域、たとえば領域MBc0は、図14に示
されるようにn個のビット線対に接続されたn個のセン
スアンプSA1ないしSAnを備えている。
【0017】センスアンプ活性化回路6は、合計16個
の活性化信号発生回路(ASG)60ないし75を備え
ている。たとえば、活性化信号発生回路60および61
は、プリデコード信号AX0に応答して、活性化信号S
N およびSP を出力する。領域MBc0内に設けられた
n個のセンスアンプSA1ないしSAnは、活性化信号
発生回路60から出力された信号SN およびSP に応答
して同時に活性化される。
の活性化信号発生回路(ASG)60ないし75を備え
ている。たとえば、活性化信号発生回路60および61
は、プリデコード信号AX0に応答して、活性化信号S
N およびSP を出力する。領域MBc0内に設けられた
n個のセンスアンプSA1ないしSAnは、活性化信号
発生回路60から出力された信号SN およびSP に応答
して同時に活性化される。
【0018】列デコーダ3bは、列選択信号Y1ないし
Ynを発生する列選択信号発生回路CD1ないしCDn
を含む。列選択信号発生回路CD1ないしCDnは、図
1に示したカラムデコーダ能動化回路10から出力され
るイネーブル信号φY に応答して能動化される。行デコ
ーダ2cは、合計16個のワード線駆動回路RD0ない
しRD15を備える。図12に示した他のメモリブロッ
クも、図14に示した回路と同様の回路構成を有するこ
とが指摘される。
Ynを発生する列選択信号発生回路CD1ないしCDn
を含む。列選択信号発生回路CD1ないしCDnは、図
1に示したカラムデコーダ能動化回路10から出力され
るイネーブル信号φY に応答して能動化される。行デコ
ーダ2cは、合計16個のワード線駆動回路RD0ない
しRD15を備える。図12に示した他のメモリブロッ
クも、図14に示した回路と同様の回路構成を有するこ
とが指摘される。
【0019】図15は、メモリブロックにおける1つの
メモリセル列における回路図である。図15を参照し
て、ビット線対を構成する1本のビット線BL1にメモ
リセルMCが接続される。メモリセルMCは、スイッチ
ングトランジスタQsと、信号電荷を保持するキャパシ
タCsとを含む。トランジスタQsは、ワード線信号W
Lに応答してオンする。ビット線対BL1,/BL1
は、Yゲート回路を構成するNMOSトランジスタQ
8,Q9を介してIO線対IO,/IOに接続される。
トランジスタQ8,Q9は、列選択信号Y1に応答して
動作する。
メモリセル列における回路図である。図15を参照し
て、ビット線対を構成する1本のビット線BL1にメモ
リセルMCが接続される。メモリセルMCは、スイッチ
ングトランジスタQsと、信号電荷を保持するキャパシ
タCsとを含む。トランジスタQsは、ワード線信号W
Lに応答してオンする。ビット線対BL1,/BL1
は、Yゲート回路を構成するNMOSトランジスタQ
8,Q9を介してIO線対IO,/IOに接続される。
トランジスタQ8,Q9は、列選択信号Y1に応答して
動作する。
【0020】ビット線BL1,/BL1の間の微小な電
位差を増幅するためのセンスアンプSA1は、NMOS
トランジスタQ1およびQ2と、PMOSトランジスタ
Q3およびQ4とを含む。センスアンプSA1は、活性
化信号SN およびSP に応答して活性化される。すなわ
ち、活性化のためのトランジスタQSNおよびQSPが設け
られ、これらのトランジスタは、信号SN およびSP に
応答してオンする。
位差を増幅するためのセンスアンプSA1は、NMOS
トランジスタQ1およびQ2と、PMOSトランジスタ
Q3およびQ4とを含む。センスアンプSA1は、活性
化信号SN およびSP に応答して活性化される。すなわ
ち、活性化のためのトランジスタQSNおよびQSPが設け
られ、これらのトランジスタは、信号SN およびSP に
応答してオンする。
【0021】読出動作において、ビット線対BL1,/
BL1のイコライズの後、ワード線信号WLが立上が
る。トランジスタQsがオンするので、ビット線BL
1,/BL1間に、メモリセルMCにストアされた信号
電荷に従って微小な電位差が現われる。センスアンプS
A1は、活性化信号SN およびSP に応答して活性化さ
れ、ビット線BL1,/BL1間の微小な電位差が増幅
される。センスアンプSA1による増幅の後、高レベル
の列選択信号Y1が与えられるのでトランジスタQ8お
よびQ9がオンし、増幅されたデータ信号がIO線対I
O,/IOに伝えられる。IO線対に与えられたデータ
信号は、図1に示したプリアンプ20およびメインアン
プ21によって増幅された後、出力データDOとして外
部に出力される。
BL1のイコライズの後、ワード線信号WLが立上が
る。トランジスタQsがオンするので、ビット線BL
1,/BL1間に、メモリセルMCにストアされた信号
電荷に従って微小な電位差が現われる。センスアンプS
A1は、活性化信号SN およびSP に応答して活性化さ
れ、ビット線BL1,/BL1間の微小な電位差が増幅
される。センスアンプSA1による増幅の後、高レベル
の列選択信号Y1が与えられるのでトランジスタQ8お
よびQ9がオンし、増幅されたデータ信号がIO線対I
O,/IOに伝えられる。IO線対に与えられたデータ
信号は、図1に示したプリアンプ20およびメインアン
プ21によって増幅された後、出力データDOとして外
部に出力される。
【0022】図16は、図1に示したカラムインターロ
ック解除回路7の回路図である。図16を参照して、カ
ラムインターロック解除回路7は、前半の回路7aと後
半の回路7bとを含む。前半の回路7aは、外部から与
えられる信号/RASに応答して、信号φNF,φN およ
びφP を発生する。後半の回路7bは、信号φN および
/RASに応答して、カラムインターロック解除信号/
φを出力する。
ック解除回路7の回路図である。図16を参照して、カ
ラムインターロック解除回路7は、前半の回路7aと後
半の回路7bとを含む。前半の回路7aは、外部から与
えられる信号/RASに応答して、信号φNF,φN およ
びφP を発生する。後半の回路7bは、信号φN および
/RASに応答して、カラムインターロック解除信号/
φを出力する。
【0023】図17は、図14に示した1つの活性化信
号発生回路(ASG)60の回路図である。活性化信号
発生回路60は、プリデコード信号AX0および信号φ
P ,φN ,φNFに応答して、センスアンプ活性化信号S
P ,SN を発生する。発生された信号SP ,SN は、図
15に示したトランジスタQSP,QSNのゲートにそれぞ
れ与えられる。
号発生回路(ASG)60の回路図である。活性化信号
発生回路60は、プリデコード信号AX0および信号φ
P ,φN ,φNFに応答して、センスアンプ活性化信号S
P ,SN を発生する。発生された信号SP ,SN は、図
15に示したトランジスタQSP,QSNのゲートにそれぞ
れ与えられる。
【0024】図18および図19は、図1に示したAT
D回路9の前半および後半の回路図である。図18に示
した前半の回路9aは、列アドレス信号CAiの遷移に
応答して、パルス信号CATiを発生する。図19に示
した後半の回路9bは、カラムインターロック解除信号
/φと信号CATiに応答して、パルスATDを発生す
る。パルスATDは、図1に示したカラムデコーダ能動
化回路10に与えられる。
D回路9の前半および後半の回路図である。図18に示
した前半の回路9aは、列アドレス信号CAiの遷移に
応答して、パルス信号CATiを発生する。図19に示
した後半の回路9bは、カラムインターロック解除信号
/φと信号CATiに応答して、パルスATDを発生す
る。パルスATDは、図1に示したカラムデコーダ能動
化回路10に与えられる。
【0025】図20は、図1に示したカラムデコーダ能
動化回路10の回路図である。図20を参照して、カラ
ムデコーダ能動化回路10は、パルスATDとカラムイ
ンターロック解除信号/φとに応答して、列デコーダイ
ネーブル信号φY を発生する。
動化回路10の回路図である。図20を参照して、カラ
ムデコーダ能動化回路10は、パルスATDとカラムイ
ンターロック解除信号/φとに応答して、列デコーダイ
ネーブル信号φY を発生する。
【0026】
【発明が解決しようとする課題】既に説明したように、
図1に示したDRAMは、ボンディングオプションを用
いることにより、図9(A)または図9(B)のいずれ
かのタイプまたは動作モードで選択的に動作できる。図
9(A)と図9(B)の場合を比較すると、同時に活性
化されるべきセンスアンプの数が違っている。すなわ
ち、図9(B)に示した動作モードでDRAMが動作す
るとき、同時に活性化されるセンスアンプの数は、図9
(A)に示した動作モードでの数の2倍に相当する。
図1に示したDRAMは、ボンディングオプションを用
いることにより、図9(A)または図9(B)のいずれ
かのタイプまたは動作モードで選択的に動作できる。図
9(A)と図9(B)の場合を比較すると、同時に活性
化されるべきセンスアンプの数が違っている。すなわ
ち、図9(B)に示した動作モードでDRAMが動作す
るとき、同時に活性化されるセンスアンプの数は、図9
(A)に示した動作モードでの数の2倍に相当する。
【0027】一般に、同時に活性化されるセンスアンプ
の数が多ければ多いほど、活性化の短い期間において消
費される電流のピーク値が高くなる。したがって、この
短い期間において電源電位VDDが僅かに低下するため、
センスアンプの増幅能力が弱められる。その結果、たと
えば図15に示したセンスアンプSA1がビット線BL
1,/BL1間の微小な電位差を十分に増幅する前にト
ランジスタQ8,Q9がオンすることとなり、場合によ
っては、IO線対上に残されている信号電荷によりビッ
ト線対BL1,/BL1上のデータ信号が反転され得
る。このことは、データ読出における誤りが引き起こさ
れることを意味する。
の数が多ければ多いほど、活性化の短い期間において消
費される電流のピーク値が高くなる。したがって、この
短い期間において電源電位VDDが僅かに低下するため、
センスアンプの増幅能力が弱められる。その結果、たと
えば図15に示したセンスアンプSA1がビット線BL
1,/BL1間の微小な電位差を十分に増幅する前にト
ランジスタQ8,Q9がオンすることとなり、場合によ
っては、IO線対上に残されている信号電荷によりビッ
ト線対BL1,/BL1上のデータ信号が反転され得
る。このことは、データ読出における誤りが引き起こさ
れることを意味する。
【0028】すなわち、図9(B)に示した動作モード
でDRAMが動作するとき、より多くのセンスアンプが
同時に活性化されるので、図9(A)に示した場合と比
較して、データ読出における誤りが発生しやすい。
でDRAMが動作するとき、より多くのセンスアンプが
同時に活性化されるので、図9(A)に示した場合と比
較して、データ読出における誤りが発生しやすい。
【0029】この発明は、上記のような課題を解決する
ためになされたものであり、複数の動作モードを有する
半導体メモリ装置において、データ読出における誤りの
発生を防止することを目的とする。
ためになされたものであり、複数の動作モードを有する
半導体メモリ装置において、データ読出における誤りの
発生を防止することを目的とする。
【0030】
【課題を解決するための手段】請求項1に係る発明は、
複数の動作モードを有する半導体メモリ装置であって、
メモリブロック、データ入出力線対、行選択手段、列選
択手段、モード選択手段、および読出制御手段を備え
る。メモリブロックは、行列状に配列された複数のメモ
リセルと、各行に対応して設けられたワード線と、各列
に対応して設けられたビット線対と、各ビット線対に対
応して設けられたセンスアンプとを含む。データ入出力
線対は、メモリブロックと外部との間でデータの入出力
を行なうために設けられる。行選択手段は、行アドレス
信号に従ってメモリブロックのうちのいずれかのワード
線を選択し、そのワード線に対応するメモリセルを活性
化させる。列選択手段は、列アドレス信号に従ってメモ
リブロックのうちのいずれかのビット線対を選択し、そ
のビット線対をデータ入出力線対に接続させる。モード
選択手段は、モード選択信号に従って複数の動作モード
のうちのいずれかの動作モードを選択する。読出制御手
段は、行選択手段およびセンスアンプを活性化させてか
ら、モード選択手段によって選択された動作モードに応
じた時間が経過した後に列選択手段を活性化させてデー
タの読出を行なう。
複数の動作モードを有する半導体メモリ装置であって、
メモリブロック、データ入出力線対、行選択手段、列選
択手段、モード選択手段、および読出制御手段を備え
る。メモリブロックは、行列状に配列された複数のメモ
リセルと、各行に対応して設けられたワード線と、各列
に対応して設けられたビット線対と、各ビット線対に対
応して設けられたセンスアンプとを含む。データ入出力
線対は、メモリブロックと外部との間でデータの入出力
を行なうために設けられる。行選択手段は、行アドレス
信号に従ってメモリブロックのうちのいずれかのワード
線を選択し、そのワード線に対応するメモリセルを活性
化させる。列選択手段は、列アドレス信号に従ってメモ
リブロックのうちのいずれかのビット線対を選択し、そ
のビット線対をデータ入出力線対に接続させる。モード
選択手段は、モード選択信号に従って複数の動作モード
のうちのいずれかの動作モードを選択する。読出制御手
段は、行選択手段およびセンスアンプを活性化させてか
ら、モード選択手段によって選択された動作モードに応
じた時間が経過した後に列選択手段を活性化させてデー
タの読出を行なう。
【0031】請求項2に係る発明では、請求項1に係る
発明のメモリブロックは複数設けられ、同時に選択され
るメモリブロックの数は各動作モードで異なる。データ
入出力線対は各メモリブロックに対応して設けられる。
行選択手段は、行アドレス信号に従って、複数のメモリ
ブロックのうちのいずれかのメモリブロックをモード選
択手段によって選択された動作モードに応じた数だけ選
択し、選択した各メモリブロックのうちのいずれかのワ
ード線を選択する。列選択手段は、複数のメモリブロッ
クに共通に設けられ、列アドレス信号に従って各メモリ
ブロックのうちのいずれかのビット線対を選択し、その
ビット線対を対応のデータ入出力線対に接続させる。読
出制御手段は、行選択手段およびそれによって選択され
た各メモリブロックの各センスアンプを活性化させてか
ら、モード選択手段によって選択された動作モードにお
いて同時に選択されるメモリブロックの数に応じた時間
だけ経過した後に列選択手段を活性化させる。 請求項3
に係る発明では、請求項1または2に係る発明に、設定
手段および信号発生手段がさらに設けられる。設定手段
は、複数の動作モードのうちのいずれかの動作モードを
外部から設定するために設けられる。信号発生手段は、
設定手段によって設定された動作モードに応じたモード
選択信号をモード選択手段に与える。
発明のメモリブロックは複数設けられ、同時に選択され
るメモリブロックの数は各動作モードで異なる。データ
入出力線対は各メモリブロックに対応して設けられる。
行選択手段は、行アドレス信号に従って、複数のメモリ
ブロックのうちのいずれかのメモリブロックをモード選
択手段によって選択された動作モードに応じた数だけ選
択し、選択した各メモリブロックのうちのいずれかのワ
ード線を選択する。列選択手段は、複数のメモリブロッ
クに共通に設けられ、列アドレス信号に従って各メモリ
ブロックのうちのいずれかのビット線対を選択し、その
ビット線対を対応のデータ入出力線対に接続させる。読
出制御手段は、行選択手段およびそれによって選択され
た各メモリブロックの各センスアンプを活性化させてか
ら、モード選択手段によって選択された動作モードにお
いて同時に選択されるメモリブロックの数に応じた時間
だけ経過した後に列選択手段を活性化させる。 請求項3
に係る発明では、請求項1または2に係る発明に、設定
手段および信号発生手段がさらに設けられる。設定手段
は、複数の動作モードのうちのいずれかの動作モードを
外部から設定するために設けられる。信号発生手段は、
設定手段によって設定された動作モードに応じたモード
選択信号をモード選択手段に与える。
【0032】
【作用】請求項1に係る発明では、センスアンプが活性
化されてから列選択手段が活性化されるまでの時間が動
作モードに応じて変更されるので、センスアンプによっ
てビット線対の電位差が十分に増幅された後にビット線
対とデータ入出力線対とを接続することができる。した
がって、センスアンプが活性化されてから列選択手段が
活性化されるまでの時間が動作モードによらず一定とさ
れていた従来に比べ、データ読出の誤りが少なくなる。
化されてから列選択手段が活性化されるまでの時間が動
作モードに応じて変更されるので、センスアンプによっ
てビット線対の電位差が十分に増幅された後にビット線
対とデータ入出力線対とを接続することができる。した
がって、センスアンプが活性化されてから列選択手段が
活性化されるまでの時間が動作モードによらず一定とさ
れていた従来に比べ、データ読出の誤りが少なくなる。
【0033】請求項2に係る発明では、請求項1に係る
発明の各動作モードで同時に選択されるメモリブロック
の数が異なり、センスアンプが活性化されてから列選択
手段が活性化されるまでの時間が、同時に選択されるメ
モリブロックの数に応じて変更される。本発明は、この
場合に特に有効となる。 請求項3に係る発明では、請求
項1または2に係る発明の動作モードは外部から設定可
能となっている。この場合は、動作モードを容易に選択
できる。
発明の各動作モードで同時に選択されるメモリブロック
の数が異なり、センスアンプが活性化されてから列選択
手段が活性化されるまでの時間が、同時に選択されるメ
モリブロックの数に応じて変更される。本発明は、この
場合に特に有効となる。 請求項3に係る発明では、請求
項1または2に係る発明の動作モードは外部から設定可
能となっている。この場合は、動作モードを容易に選択
できる。
【0034】
【実施例】図1は、この発明の一実施例を示すDRAM
のブロック図である。図1を参照して、改善点は、ボン
ディングオプション回路11から出力されるモード選択
信号/φA をカラムインターロック解除回路7に供与す
ること(図中点線で示される)と、後で説明するカラム
インターロック解除回路7における変更である。
のブロック図である。図1を参照して、改善点は、ボン
ディングオプション回路11から出力されるモード選択
信号/φA をカラムインターロック解除回路7に供与す
ること(図中点線で示される)と、後で説明するカラム
インターロック解除回路7における変更である。
【0035】図2は、図1に示したカラムインターロッ
ク解除回路7の改善された後半の回路の回路図である。
この実施例においても、図16に示した前半の回路7a
が用いられ、後半の回路7bに代えて図2に示した回路
7cが用いられる。図2を参照して、改善された回路7
cは、信号φN および/RASだけでなく、ボンディン
グオプション回路11から出力されるモード選択信号/
φA をも受ける。したがって、改善された回路7cは、
図1に示したDRAMが図9(B)に示した動作モード
で動作されるとき(1/4分割動作)、図9(A)の場
合(1/8分割動作)と比較して、より遅延されたカラ
ムインターロック解除信号/φを出力する。
ク解除回路7の改善された後半の回路の回路図である。
この実施例においても、図16に示した前半の回路7a
が用いられ、後半の回路7bに代えて図2に示した回路
7cが用いられる。図2を参照して、改善された回路7
cは、信号φN および/RASだけでなく、ボンディン
グオプション回路11から出力されるモード選択信号/
φA をも受ける。したがって、改善された回路7cは、
図1に示したDRAMが図9(B)に示した動作モード
で動作されるとき(1/4分割動作)、図9(A)の場
合(1/8分割動作)と比較して、より遅延されたカラ
ムインターロック解除信号/φを出力する。
【0036】図3は、図2に示した改善された回路7c
が用いられたDRAMの動作を説明するためのタイムチ
ャートである。図3に示したラインC1aは、DRAM
が図9(A)に示した動作モードで動作する場合におけ
る制御信号の変化を示す。一方、ラインC2aは、DR
AMが図9(B)に示した動作モードにおいて動作する
場合での制御信号の変化を示す。比較のため、改善が施
されていないDRAM、すなわち図16に示した後半の
回路7bが用いられたDRAMにおける制御信号の変化
がラインC2aおよびC2bにより示される。ラインC
2aは、改善が施されていないDRAMが図9(A)に
示した動作モードで動作される場合を示す。ラインC2
bは、改善が施されていないDRAMが図9(B)に示
した動作モードで動作される場合を示す。
が用いられたDRAMの動作を説明するためのタイムチ
ャートである。図3に示したラインC1aは、DRAM
が図9(A)に示した動作モードで動作する場合におけ
る制御信号の変化を示す。一方、ラインC2aは、DR
AMが図9(B)に示した動作モードにおいて動作する
場合での制御信号の変化を示す。比較のため、改善が施
されていないDRAM、すなわち図16に示した後半の
回路7bが用いられたDRAMにおける制御信号の変化
がラインC2aおよびC2bにより示される。ラインC
2aは、改善が施されていないDRAMが図9(A)に
示した動作モードで動作される場合を示す。ラインC2
bは、改善が施されていないDRAMが図9(B)に示
した動作モードで動作される場合を示す。
【0037】図3を参照して、図2に示した後半の回路
7cを用いたDRAMは、図9(B)の動作モードにお
いて、カラムインターロック解除信号/φの立下がりが
遅延される(ラインC1b)。したがって、列デコーダ
イネーブル信号φY の高レベルの期間が遅延されるので
(ラインC1b)、列デコーダ3の能動化が遅延され
る。その結果、列デコーダ3からの列選択信号Yの発生
が遅延され、センスアンプがビット線間の電位差をより
十分に増幅することができる。たとえば、図15を参照
して、高レベルの列選択信号Y1の供与タイミングが遅
延されるので、センスアンプSA1による十分な増幅の
後、トランジスタQ8およびQ9がオンする。したがっ
て、ビット線対BL1,/BL1上のデータ信号が、I
O線対上に残された信号電荷により反転されるのが防が
れる。言い換えると、データ読出における誤りが防がれ
る。
7cを用いたDRAMは、図9(B)の動作モードにお
いて、カラムインターロック解除信号/φの立下がりが
遅延される(ラインC1b)。したがって、列デコーダ
イネーブル信号φY の高レベルの期間が遅延されるので
(ラインC1b)、列デコーダ3の能動化が遅延され
る。その結果、列デコーダ3からの列選択信号Yの発生
が遅延され、センスアンプがビット線間の電位差をより
十分に増幅することができる。たとえば、図15を参照
して、高レベルの列選択信号Y1の供与タイミングが遅
延されるので、センスアンプSA1による十分な増幅の
後、トランジスタQ8およびQ9がオンする。したがっ
て、ビット線対BL1,/BL1上のデータ信号が、I
O線対上に残された信号電荷により反転されるのが防が
れる。言い換えると、データ読出における誤りが防がれ
る。
【0038】一方、図2に示した回路7cが用いられる
DRAMが図9(A)に示した動作モードで動作される
場合では、カラムインターロック解除信号/φは遅延さ
れない。この場合では、同時に活性化されるセンスアン
プの数がそれほど多くないので、データ読出における誤
りは生じない。
DRAMが図9(A)に示した動作モードで動作される
場合では、カラムインターロック解除信号/φは遅延さ
れない。この場合では、同時に活性化されるセンスアン
プの数がそれほど多くないので、データ読出における誤
りは生じない。
【0039】図4は、この発明の別の実施例を示すカラ
ムインターロック解除回路7における後半の回路の回路
図である。この実施例では、改善されたカラムインター
ロック解除回路7は、図16に示した前半の回路7a
と、図4に示した後半の回路7dおよび7eとを含む。
前半の回路7aは、信号/RASに応答して、信号
φNF,φN1およびφP1を発生する。回路7eは、モード
選択信号/φA および信号φ NFに応答して、信号φN2お
よびφP2を発生する。回路7dは、信号/RAS,φ N1
およびφN2に応答して、カラムインターロック解除信号
/φを発生する。
ムインターロック解除回路7における後半の回路の回路
図である。この実施例では、改善されたカラムインター
ロック解除回路7は、図16に示した前半の回路7a
と、図4に示した後半の回路7dおよび7eとを含む。
前半の回路7aは、信号/RASに応答して、信号
φNF,φN1およびφP1を発生する。回路7eは、モード
選択信号/φA および信号φ NFに応答して、信号φN2お
よびφP2を発生する。回路7dは、信号/RAS,φ N1
およびφN2に応答して、カラムインターロック解除信号
/φを発生する。
【0040】図5は、図4に示した回路を用いるDRA
Mが図9(A)の動作モードで動作されるときのメモリ
ブロックのブロック図である。図5に示されるように、
メモリブロックMBaおよびMBb内のセンスアンプ
は、信号φN2およびφP2に応答して活性化される。一
方、メモリブロックMBcおよびMBd内のセンスアン
プは、信号φN1およびφP1に応答して活性化される。。
改善されたDRAMが図9(A)に示した動作モード
(1/8分割動作)で動作されるとき、各メモリブロッ
クMBaないしMBdの対応する領域が同時にアクセス
される。すなわち、たとえばプリデコード信号AX1が
行プリデコーダ5から発生されたとき、図5において斜
線が施された領域内のセンスアンプが同時に活性化され
る。
Mが図9(A)の動作モードで動作されるときのメモリ
ブロックのブロック図である。図5に示されるように、
メモリブロックMBaおよびMBb内のセンスアンプ
は、信号φN2およびφP2に応答して活性化される。一
方、メモリブロックMBcおよびMBd内のセンスアン
プは、信号φN1およびφP1に応答して活性化される。。
改善されたDRAMが図9(A)に示した動作モード
(1/8分割動作)で動作されるとき、各メモリブロッ
クMBaないしMBdの対応する領域が同時にアクセス
される。すなわち、たとえばプリデコード信号AX1が
行プリデコーダ5から発生されたとき、図5において斜
線が施された領域内のセンスアンプが同時に活性化され
る。
【0041】図6は、図4に示した回路を用いるDRA
Mが図9(B)の動作モード(1/4分割動作)で動作
されるときのメモリブロックのブロック図である。この
動作モードでは、信号φN2およびφP2が信号φN1および
φP1よりも遅延されたタイミングで活性化される。すな
わち、たとえばこの動作モードではプリデコード信号A
X1およびAX5が発生されるので、最初にメモリブロ
ックMBcおよびMBdにおいて斜線が施された領域内
のセンスアンプが活性化された後、メモリブロックMB
aおよびMBbにおいて二重に斜線が施された領域内の
センスアンプが活性化される。すなわち、メモリブロッ
クMBcおよびMBdの斜線が施された領域内のセンス
アンプが信号φN1およびφP1に応答して活性化された
後、メモリブロックMBaおよびMBb内の二重に斜線
が施された領域内のセンスアンプが活性化される。
Mが図9(B)の動作モード(1/4分割動作)で動作
されるときのメモリブロックのブロック図である。この
動作モードでは、信号φN2およびφP2が信号φN1および
φP1よりも遅延されたタイミングで活性化される。すな
わち、たとえばこの動作モードではプリデコード信号A
X1およびAX5が発生されるので、最初にメモリブロ
ックMBcおよびMBdにおいて斜線が施された領域内
のセンスアンプが活性化された後、メモリブロックMB
aおよびMBbにおいて二重に斜線が施された領域内の
センスアンプが活性化される。すなわち、メモリブロッ
クMBcおよびMBdの斜線が施された領域内のセンス
アンプが信号φN1およびφP1に応答して活性化された
後、メモリブロックMBaおよびMBb内の二重に斜線
が施された領域内のセンスアンプが活性化される。
【0042】図7は、図4に示した回路を用いるDRA
Mの動作を説明するためのタイムチャートである。図7
を参照して、ラインC3aは改善されたDRAMが図9
(A)の動作モードで動作される場合における制御信号
の変化を示す。一方、ラインC3bは改善されたDRA
Mが図9(B)の動作モードで動作される場合における
制御信号の変化を示す。
Mの動作を説明するためのタイムチャートである。図7
を参照して、ラインC3aは改善されたDRAMが図9
(A)の動作モードで動作される場合における制御信号
の変化を示す。一方、ラインC3bは改善されたDRA
Mが図9(B)の動作モードで動作される場合における
制御信号の変化を示す。
【0043】カラムインターロック解除信号/φは、改
善されたDRAMが図9(B)の動作モード(1/4分
割動作)で動作されるとき、図9(A)の動作モード
(1/4分割動作)の場合よりも遅延される(ラインC
3b)。したがって、列デコーダイネーブル信号φY の
高レベルの期間が遅延される(ラインC3b)。これに
加えて、信号φN2およびφP2が、図9(B)の動作モー
ドにおいて遅延される。その結果、1/4分割動作にお
いて、信号φN1およびφP1が立上がった後信号φ N2およ
びφP2が立上がる。言い換えると、同時に活性化される
べきセンスアンプが、1/4分割動作において部分的に
異なったタイミングで活性化されることになる。その結
果、消費電流IDDがラインC3bに示されるように減じ
られ、電源電位VDDの電圧降下も減少される(ラインC
3b)。1/4分割動作において電源電位VDDのレベル
がそれほど低下されないので、センスアンプの増幅能力
が弱められるのが防がれる。その結果、データ読出にお
ける誤りが防がれる。
善されたDRAMが図9(B)の動作モード(1/4分
割動作)で動作されるとき、図9(A)の動作モード
(1/4分割動作)の場合よりも遅延される(ラインC
3b)。したがって、列デコーダイネーブル信号φY の
高レベルの期間が遅延される(ラインC3b)。これに
加えて、信号φN2およびφP2が、図9(B)の動作モー
ドにおいて遅延される。その結果、1/4分割動作にお
いて、信号φN1およびφP1が立上がった後信号φ N2およ
びφP2が立上がる。言い換えると、同時に活性化される
べきセンスアンプが、1/4分割動作において部分的に
異なったタイミングで活性化されることになる。その結
果、消費電流IDDがラインC3bに示されるように減じ
られ、電源電位VDDの電圧降下も減少される(ラインC
3b)。1/4分割動作において電源電位VDDのレベル
がそれほど低下されないので、センスアンプの増幅能力
が弱められるのが防がれる。その結果、データ読出にお
ける誤りが防がれる。
【0044】このように、DRAMが図9(B)の動作
モード(1/4分割動作)で動作される場合ではより多
くのセンスアンプが同時に活性化されるのであるが、第
1の実施例(図2に示される)では列デコーダイネーブ
ル信号φY を遅延させることによりデータ読出における
誤りが防がれた。一方、第2の実施例(図4に示され
る)では、1/4分割動作において同時に活性化される
べきセンスアンプを部分的に異なったタイミングで活性
化させることにより、データ読出における誤りが防がれ
た。
モード(1/4分割動作)で動作される場合ではより多
くのセンスアンプが同時に活性化されるのであるが、第
1の実施例(図2に示される)では列デコーダイネーブ
ル信号φY を遅延させることによりデータ読出における
誤りが防がれた。一方、第2の実施例(図4に示され
る)では、1/4分割動作において同時に活性化される
べきセンスアンプを部分的に異なったタイミングで活性
化させることにより、データ読出における誤りが防がれ
た。
【0045】上記の実施例では、いずれも図1に示した
ボンディングオプション回路11から発生されるモード
選択信号/φA が用いられているが、ボンディングオプ
ションの手法に代えて、アルミマスタスライスによる手
法も用いられ得ることが指摘される。これに加えて、上
記の記載では、DRAMにこの発明が適用される場合に
ついて説明がなされたが、この発明は一般に半導体メモ
リに適用され得ることが指摘される。
ボンディングオプション回路11から発生されるモード
選択信号/φA が用いられているが、ボンディングオプ
ションの手法に代えて、アルミマスタスライスによる手
法も用いられ得ることが指摘される。これに加えて、上
記の記載では、DRAMにこの発明が適用される場合に
ついて説明がなされたが、この発明は一般に半導体メモ
リに適用され得ることが指摘される。
【0046】
【発明の効果】以上のように、請求項1に係る発明で
は、センスアンプが活性化されてから列選択手段が活性
化されるまでの時間が動作モードに応じて変更されるの
で、センスアンプによってビット線対の電位差が十分に
増幅された後にビット線対とデータ入出力線対とを接続
することができる。したがって、センスアンプが活性化
されてから列選択手段が活性化されるまでの時間が動作
モードによらず一定とされていた従来に比べ、データ読
出の誤りが少なくなる。
は、センスアンプが活性化されてから列選択手段が活性
化されるまでの時間が動作モードに応じて変更されるの
で、センスアンプによってビット線対の電位差が十分に
増幅された後にビット線対とデータ入出力線対とを接続
することができる。したがって、センスアンプが活性化
されてから列選択手段が活性化されるまでの時間が動作
モードによらず一定とされていた従来に比べ、データ読
出の誤りが少なくなる。
【0047】請求項2に係る発明では、請求項1に係る
発明の各動作モードで同時に選択されるメモリブロック
の数が異なり、センスアンプが活性化されてから列選択
手段が活性化されるまでの時間が、同時に選択されるメ
モリブロックの数に応じて変更される。この発明は、こ
の場合に特に有効となる。 請求項3に係る発明では、請
求項1または2に係る発明の動作モードは外部から設定
可能となっている。この場合は、動作モードを容易に選
択できる。
発明の各動作モードで同時に選択されるメモリブロック
の数が異なり、センスアンプが活性化されてから列選択
手段が活性化されるまでの時間が、同時に選択されるメ
モリブロックの数に応じて変更される。この発明は、こ
の場合に特に有効となる。 請求項3に係る発明では、請
求項1または2に係る発明の動作モードは外部から設定
可能となっている。この場合は、動作モードを容易に選
択できる。
【図1】この発明の一実施例を示すDRAMのブロック
図である。
図である。
【図2】図1に示したカラムインターロック解除回路の
後半の回路の回路図である。
後半の回路の回路図である。
【図3】図2に示した改善された回路が用いられたDR
AMの動作を説明するためのタイムチャートである。
AMの動作を説明するためのタイムチャートである。
【図4】この発明の別の実施例を示すカラムインターロ
ック解除回路における後半の回路の回路図である。
ック解除回路における後半の回路の回路図である。
【図5】図4に示した回路を用いるDRAMが図9
(A)の動作モードで動作されるときのメモリブロック
のブロック図である。
(A)の動作モードで動作されるときのメモリブロック
のブロック図である。
【図6】図4に示した回路を用いるDRAMが図9
(B)の動作モードで動作されるときのメモリブロック
のブロック図である。
(B)の動作モードで動作されるときのメモリブロック
のブロック図である。
【図7】図4に示した回路を用いるDRAMの動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図8】図1に示したボンディングオプション回路の回
路図である。
路図である。
【図9】図1に示したDRAMの1/8分割動作および
1/4分割動作におけるメモリセルアレイの等価的なサ
イズを説明するための模式図である。
1/4分割動作におけるメモリセルアレイの等価的なサ
イズを説明するための模式図である。
【図10】図1に示した行プリデコーダの前半の回路図
である。
である。
【図11】図1に示した行プリデコーダの後半の回路図
である。
である。
【図12】図1に示したDRAMの1/8分割動作を説
明するためのブロック図である。
明するためのブロック図である。
【図13】図1に示したDRAMの1/4分割動作を説
明するためのブロック図である。
明するためのブロック図である。
【図14】図12に示したメモリブロックMBcおよび
その周辺回路の回路ブロック図である。
その周辺回路の回路ブロック図である。
【図15】1つのメモリセル列における回路図である。
【図16】図1に示したカラムインターロック解除回路
の回路図である。
の回路図である。
【図17】図14に示した1つの活性化信号発生回路の
回路図である。
回路図である。
【図18】図1に示したATD回路9の前半の回路図で
ある。
ある。
【図19】図1に示したATD回路9の後半の回路図で
ある。
ある。
【図20】図1に示した列デコーダ能動化回路10の回
路図である。
路図である。
6 センスアンプ活性化回路 7 カラムインターロック解除回路 9 ATD回路 10 カラムデコーダ能動化回路 11 ボンディングオプション回路 12 モード制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/108 G11C 11/34 301D H01L 27/10 681F
Claims (3)
- 【請求項1】 複数の動作モードを有する半導体メモリ
装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対と、各ビット線対に対応して設けられたセンス
アンプとを含むメモリブロック、 前記メモリブロックと外部との間でデータの入出力を行
なうためのデータ入出力線対、 行アドレス信号に従って前記メモリブロックのうちのい
ずれかのワード線を選択し、そのワード線に対応するメ
モリセルを活性化させる行選択手段、 列アドレス信号に従って前記メモリブロックのうちのい
ずれかのビット線対を選択し、そのビット線対を前記デ
ータ入出力線対に接続させる列選択手段、 モード選択信号に従って前記複数の動作モードのうちの
いずれかの動作モードを選択するモード選択手段、およ
び 前記行選択手段および前記センスアンプを活性化させ
てから、前記モード選択手段によって選択された動作モ
ードに応じた時間が経過した後に前記列選択手段を活性
化させてデータの読出を行なう読出制御手段を備える 、
半導体メモリ装置。 - 【請求項2】 前記メモリブロックは複数設けられ、 同時に選択されるメモリブロックの数は各動作モードで
異なり、 前記データ入出力線対は各メモリブロックに対応して設
けられ、 前記行選択手段は、行アドレス信号に従って、複数の前
記メモリブロックのうちのいずれかのメモリブロックを
前記モード選択手段によって選択された動作モードに応
じた数だけ選択し、選択した各メモリブロックのうちの
いずれかのワード線を選択し、 前記列選択手段は、複数の前記メモリブロックに共通に
設けられ、列アドレス信号に従って各メモリブロックの
うちのいずれかのビット線対を選択し、そのビット線対
を対応のデータ入出力線対に接続させ、 前記読出制御手段は、前記行選択手段およびそれによっ
て選択された各メモリブロックの各センスアンプを活性
化させてから、前記モード選択手段によって選 択された
動作モードにおいて同時に選択されるメモリブロックの
数に応じた時間だけ経過した後に前記列選択手段を活性
化させる、請求項1に記載の半導体メモリ装置。 - 【請求項3】 さらに、前記複数の動作モードのうちの
いずれかの動作モードを外部から設定するための設定手
段、および 前記設定手段によって設定された動作モード
に応じたモード選択信号を前記モード選択手段に与える
信号発生手段を備える、請求項1または請求項2に記載
の半導体メモリ装置。
Priority Applications (3)
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US08/487,213 US5625595A (en) | 1992-01-24 | 1995-06-07 | Semiconductor memory device allowing selection of the number of sense amplifiers to be activated simultaneously |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4010924A JP2865469B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体メモリ装置 |
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Publication Number | Publication Date |
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JPH05205472A JPH05205472A (ja) | 1993-08-13 |
JP2865469B2 true JP2865469B2 (ja) | 1999-03-08 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4010924A Expired - Lifetime JP2865469B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体メモリ装置 |
Country Status (2)
Country | Link |
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DE19963502B4 (de) | 1999-12-28 | 2008-01-03 | Infineon Technologies Ag | Schaltungsanordnung für einen integrierten Halbleiterspeicher mit Spaltenzugriff |
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JPH0770213B2 (ja) * | 1988-10-03 | 1995-07-31 | 三菱電機株式会社 | 半導体メモリ装置 |
EP0384673B1 (en) * | 1989-02-18 | 1995-05-24 | Sony Corporation | Memory devices |
JP2614514B2 (ja) * | 1989-05-19 | 1997-05-28 | 三菱電機株式会社 | ダイナミック・ランダム・アクセス・メモリ |
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-
1992
- 1992-01-24 JP JP4010924A patent/JP2865469B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-15 US US08/390,261 patent/US5544115A/en not_active Expired - Fee Related
- 1995-06-07 US US08/487,213 patent/US5625595A/en not_active Expired - Fee Related
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |