DE3853814T2

DE3853814T2 - Integrierte Halbleiterschaltung.

Info

Publication number: DE3853814T2
Application number: DE3853814T
Authority: DE
Inventors: Hiroshi C O Patent Di Iwahashi; Hideo C O Patent Division Kato; Yuuichi C O Patent Div Tatsumi
Original assignee: Toshiba Microelectronics Corp
Current assignee: Toshiba Corp
Priority date: 1987-12-28
Filing date: 1988-12-28
Publication date: 1995-11-30
Anticipated expiration: 2008-12-29
Also published as: DE3855797D1; EP0624878B1; EP0624878A3; DE3855797T2; EP0322901A2; DE3853814D1; US5056064A; EP0322901B1; US4959816A; EP0624878A2; EP0322901A3

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung (integrated circuit - IC) und insbesondere einen Halbleiterspeicher mit einer Ausgangspufferschaltung, durch die ein großer Strom fließt.
Es besteht die Forderung nach einer höheren Verarbeitungsgeschwindigkeit einer integrierten Halbleiterschaltung. So werden in einem Halbleiterspeicher beispielsweise eine kurze Zugriffszeit und eine Senkung der Leistungsaufnahme wichtige Punkte.
Die Fig. 1 ist ein Blockschema eines herkömmlichen Speichers mit wahlfreiem Zugriff (random access memory - RAM), in dem die Operation einer internen Schaltung durch ein Impulssignal gesteuert wird, welches synchron mit der Änderung eines Adreßeingangssignals generiert wird. Durch Verwendung des Impulssignals wird versucht, eine kurze Zugriffszeit und eine Senkung der Leistungsaufnahme zu erzielen. In diesem Fall ist zur Vereinfachung der Beschreibung ein mit dem Einschreiben der Daten befaßter Schaltungsabschnitt weggelassen. Wie aus der Fig. 1 ersichtlich ist, kennzeichnen Bezugszeichen 11 eine Vielzahl von Adreßeingangsanschlüssen; 12 ist ein Spaltenadreßpuffer; 13 ist ein Zeilenadreßpuffer; 14 ist ein Spaltendecodierer, 15 ein Zeilendecodierer; mit 16 sind Spaltenauswahlleitungen, mit 17 Zeilenleitungen gekennzeichnet; 18 ist eine Speicherzellenanordnung mit einer Vielzahl von Speicherzellen (nicht dargestellt) in Matrixform, die von Signalen über die Zeilenleitungen 17 zu wählen sind; 19 sind Bitleitungen; 20 ist eine Spaltengatterschaltung; 21 ein Leseverstärker; 23 ist eine Ausgangspufferschaltung; 24 ein Datenausgangsanschluß und 25 ein Impulssignalgenerator.
Spalten- und Zeilenadreßpuffer 12 bzw. 13 generieren interne Adreßsignale entsprechend Spalten- und Zeilenadreßeingangssignalen, die extern von Schaltungen außerhalb des Speichers geliefert werden. Der Impulssignalgenerator 25 empfängt die von den Spalten- und Zeilenadreßpuffern 12 und 13 abgesetzten internen Adreßsignale und setzt ein Impulssignal ab, wenn sich der logische Pegel mindestens eines der Adreßsignale ändert. Das vom Impulssignalgenerator 25 abgesetzte Impulssignal wird an die Speicherzellenanordnung 18, den Leseverstärker 21 und die Ausgangspufferschaltung 23 gelegt. Die Operation der Speicherzellenanordnung 18, des Leseverstärkers 21 und der Ausgangspufferschaltung 23 werden von diesem Impulssignal gesteuert. So werden beispielsweise eine Vorladungsoperation jeder Bitleitung in der Speicherzellenanordnung 18, eine Leseoperation der Daten im Leseverstärker 21 und eine Ausgangsoperation der Daten in der Ausgangspufferschaltung 23 jeweils von diesem Impulssignal gesteuert. Das obige Impulssignal ist so eingestellt, daß es eine hinreichende Impulsbreite hat, damit die Speicherzellenanordnung 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 mit einem ausreichenden Spielraum arbeiten können.
In einem Halbleiterspeicher muß eine große mit einem Datenausgangsanschluß gekoppelte Kapazität, z.B. ein Lastkondensator von etwa 100 pF, von einer Ausgangspufferschaltung getrieben werden. Aus diesem Grund ist in der Ausgangspufferschaltung das Stromtreibervermögen eines Transistors einer Ausgangsstufe sehr hoch, um einen solch großen Lastkondensator einwandfrei zu treiben bzw. steuern.
Die Fig. 2 zeigt die Anordnung der Ausgangsstufe einer solchen Ausgangspufferschaltung. Die Ausgangsstufe der Ausgangspufferschaltung ist aus einem p-Kanal-MOS-Transistor Qp, dessen Source mit einer positive Versorgungsspannung VDD und dessen Drain mit dem Datenausgangsanschluß 24 gekoppelt ist, und einem n-Kanal-MOS-Transistor Qn, dessen Source mit VSS (Masse) und dessen Drain mit dem Datenausgangsanschluß 24 gekoppelt ist, gebildet. Einer der Transistoren Qp und Qn wird entsprechend dem vom Leseverstärker 21 erkannten Datum in den EIN-Zustand gesetzt. Ein mit dem Datenausgangsanschluß 24 gekoppelter Lastkondensator Co wird nach VDD geladen oder über den eingeschalteten Transistor nach VSS entladen. Die Konduktanzen beider Transistoren sind hoch eingestellt, so daß sie ein Datum Dout vom Ausgangsanschluß 24 rasch ausgeben können, indem der Kondensator Co unter Verwendung eines großen Stroms geladen und entladen wird.
Die Versorgungsspannung VDD und die Massespannung VSS werden von einer Spannungsversorgungseinheit 200 über Verdrahtungsleitungen 201 und 202 an diese Ausgangspufferschaltung gelegt. Fließt bei dieser Anordnung ein großer Strom durch die Leitungen 201 und 202, ändern sich die Spannungen VDD und VSS aufgrund der Einflüsse von Induktivitäten 203 und 204 auf den Leitungen 201 und 202 in hohem Maße. Dies bedeutet insbesondere, daß dann, wenn der Wert jeder der Induktivitäten 203 und 204 so eingestellt ist, daß er L beträgt, und eine Änderungsgeschwindigkeit des durch die Leitung 201 oder 202 fließenden Stroms als Funktion der Zeit als di/dt definiert ist, die Potentialänderung Δv auf der Leitung 201 oder 202 durch folgende Gleichung gegeben werden kann:
Δv = L (di/dt) ... (1)
Die Fig. 3 ist eine Impulsübersicht, die eine Spannungs-/Stromänderung in jedem Knoten der in der Fig. 2 dargestellten Schaltung zeigt. Wie aus der Fig. 3 zu ersehen ist, kennzeichnet das Bezugszeichen Is einen Drainstrom des p- Kanal-MOS-Transistors Qp und It einen Drainstrom des n- Kanal-MOS-Transistors Qn. Werden die Transistoren Qp und Qn geschaltet, und es fließt der Drainstrom Is oder It des Transistors Qp oder Qn, ändern sich die Spannungen VDD und VSS, wie in der Fig. 3 gezeigt.
Fließt ein großer Strom durch die Ausgangsstufe, wenn auf diese Weise Daten von der Ausgangspufferschaltung ausgegeben werden, so ändern sich die an den Halbleiterspeicher gelegten Spannungen VDD und VSS. Durch diese Spannungsänderungen tritt in dem Halbleiterspeicher ein Operationsfehler auf. Ein durch Ladungs- und Entladungsströme bezüglich eines Lastkondensators verursachter Operationsfehler wird leichter verursacht, da von einem Halbleiterspeicher eine höhere Operationsgeschwindigkeit gefordert wird und Laden und Entladen des Lastkondensators für einen kürzeren Zeitraum ausgeführt werden.
Durch eine solche Änderung der Versorgungsspannung werden verschiedene Operationsfehler verursacht. Einer der Operationsfehler hängt mit einem Leseverstärker zusammen. Normalerweise erkennt der Leseverstärker eine sehr kleine Potentialänderung in einem Halbleiterspeicher, um eine kurze Zugriffszeit zu erreichen. Da jedoch die Versorgungsspannung VDD und die Massespannung VSS entsprechend den an die Ausgangspufferschaltung gelegten Spannungen an den Leseverstärker gelegt werden, wird ein Operationsfehler des Leseverstärkers durch Änderungen der Spannungen VDD und VSS verursacht. Der Leseverstärker vergleicht die Potentiale an zwei mit einem Bitleitungspaar verbunden Eingangsknoten und erkennt eine binäre "1" oder "0". In diesem Fall differieren die Ansprechgeschwindigkeiten der Potentiale an den beiden Knoten bezüglich der Änderung der Spannung VDD oder VSS aufgrund einer Differenz zwischen den parasitären Kapzitäten der beiden Knoten voneinander. Aus diesem Grund wird eine Größenbeziheung zwischen den beiden Potentialen an den beiden Eingangsknoten vorübergehend umgekehrt. Als Ergebnis können fehlerhafte Daten erkannt werden. Ein solcher Operationsfehler tritt leicht ein, da die Differenz zwischen den Potentialen an den beiden Eingangsknoten des Leseverstärkers klein ist. Um eine hohe Operationsgeschwindigkeit bereitzustellen, setzt man eine solche Potentialdifferenz vorzugsweise auf das Minimum. Deshalb haben solche Operationsfehler die Tendenz, in einem Halbleiterspeicher, der mit hoher Geschwindigkeit arbeiten muß, noch leichter aufzutreten. Außerdem induzieren Änderungen der Spannungen VDD und VSS in einem Halbleiterspeicher einen Operationsfehler in einer Eingangsstufe, z.B. einem Spalten- oder Zeilenadreßpuffer.
Die Änderungen der Spannungen VDD und VSS treten also in einem Halbleiterspeichergerät auf, wenn Daten aus der Ausgangspufferschaltung ausgelesen werden. Der Potentialpegel der von einer anderen integrierten Halbleiterschaltung an den Adreßeingangsabschnitt des Speichergeräts gelieferten Daten ändert sich selbst dann nicht, wenn sich die Spannung VDD oder VSS der integrierten Halbleiterschaltung ändert. Als Ergebnis tritt in dem Halbleiterspeichergerät ein Fehler auf.
Ändert sich beispielsweise die Spannung VSS im Halbleiterspeichergerät in negativer Richtung, während ein Datum auf dem logischen Pegel "0" an den Adreßdateneingangsabschnitt geliefert wird, so wird der Adreßdateneingangsabschnitt das Eingangsdatum als ein auf logisch "1" liegendes Datum erkennen, da die Potentialdifferenz zwischen dem Eingangsdatum und der Spannung VSS groß wird.
Das heißt, der Spalten- oder Zeilenadreßpuffer arbeitet fehlerhaft, ein Ausgang vom Spalten- oder Zeilenadreßpuffer wird vorübergehend durch die Änderungen der Spannungen VDD und VSS invertiert. Als Ergebnis setzt der Impulssignalgenerator 25 ein Impulssignal in der gleichen Weise ab wie bei einer normalen Änderung des Adreßeingangs. Somit empfangen die Speicherzellenanordnung 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 dieses Impulssignal und starten dadurch die entsprechenden Operationen in der gleichen Weise wie bei einer normalen Änderung des Adreßeingangs. Danach werden von der Ausgangspufferschaltung 23 unerwünschte Daten ausgegeben, und es tritt ein Operationsfehler auf.
Wie oben beschrieben wird in dem herkömmlichen Halbleiter- IC eine Änderung einer Versorgungsspannung erzeugt, wenn die Ausgangspufferschaltung ein Datum absetzt, und ein Operationsfehler wird häufig durch diese Änderung der Versorgungsspannung verursacht.
Die zum Stand der Technik gehörige Veröffentlichung EP-A-0 167 275 beschreibt einen Halbleiterspeicher, in dem ein internes Schreibsignal mit einer vorgegebenen Impulsbreite nur dann generiert wird, wenn ein entsprechendes Eingangssignal eine größere als die vorgegebene Impulsbreite hat. Präziser ausgedrückt, das interne Signal wird generiert, wenn ab einer Änderung des Eingangsignals die Zeit t(d) abgelaufen ist, wodurch die Erkennung der Impulsbreite des Eingangssignals möglich wird.
Des weiteren beschreibt die zum Stand der Technik gehörige Veröffentlichung EP-A-0 090 590, auf der der Oberbegriff des Patentanspruches beruht, einen Halbleiterspeicher, in dem ein Impulssignal bei Erkennung einer Änderung eines Eingangsadreßsignals generiert und das aus einer Speicherzelle durch Verwendung des Impulssignals ausgelesene Datum in einem Signalspeicherschaltung zwischengespeichert wird. In dem in dieser Veröffentlichung beschriebenen Halbleiterspeicher wird immer dann ein Impulssignal zur Steuerung der Signalspeicherschaltung generiert, wenn sich das Eingangsadreßsignal ändert. Da dies so ist, wird sogar dann ein Impulssignal generiert, wenn sich der Adreßeingang mit einer kurzen Impulsbreite ändert. Da das generierte Impulssignal dann keine vorgegebene Breite hat, ist es wahrscheinlich, daß die Signalspeicherschaltung, an die das Impulssignal geliefert wird, das Datum nicht zuverlässig zwischenspeichert.
Die vorliegende Erfindung soll das Problem lösen, daß in einer internen Schaltung eines IC bei Änderung der Versorgungspannung während einer Änderung des Ausgangsdatums oder bei Eingang von externem Rauschen ein Operationsfehler verursacht wird und dieser einen Ausgangspuffer veranlaßt, falsche Daten auszugeben. Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein hochzuverlässiges Halbleiter-IC bereitzustellen, das einen Operationsfehler in einer internen Schaltung eines IC aufgrund einer Änderung der Versorgungsspannung während einer Änderung des Ausgangsdatums oder bei Eingang von externem Rauschen vermeiden kann.
Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung eine integrierte Halbleiterschaltung gemäß Anspruch 1 bereit.
Eine integrierte Halbleiterschaltung umfaßt eine Datenspeichereinrichtung, eine Impulssignalgeneratoreinrichtung zur Generierung eines Impulssignals bei Erkennung einer Änderung eines Adreßeingangssignals, eine Datendetektoreinrichtung zur Erkennung des in der Datenspeichereinrichtung entsprechend dem Adreßeingang gespeicherten Datums, eine mit der Datendetektoreinrichtung gekoppelte Datenübertragungssteuerungseinrichtung und eine Datenausgabeeinrichtung zur externen Ausgabe des von der Datendetektoreinrichtung erkannten Datums, wobei die Datenübertragungssteuerungseinrichtung so gesteuert ist, daß sie eine längere Verzögerungszeit hat, während das Impulssignal nicht von dem Impulssignalgenerator generiert wird, und als Rauschunterdrücker fungiert, der verhindert, das daraus ein falsches Signal an die Datenausgabeeinrichtung ausgegeben wird.
Da das Treibervermögen eines Transistors der Ausgangssufe der Ausgangspufferschaltung hoch sein kann, wird eine kurze Zugriffszeit aufrechterhalten.
Diese Erfindung wird anhand der nachstehenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
Fig. 1 ein Blockschema eines herkömmlichen Halbleiterspeichers;
Fig. 2 ein Schaltschema einer Ausgangspufferschaltung des Halbleiterspeichers der Fig. 1;
Fig. 3 eine Impulsübersicht der Spannungs-/Stromänderungen in einem Knoten jedes Teils der Ausgangspufferschaltung der Fig. 2;
Fig. 4 ein Blockschema eines Halbleiterspeichers entsprechend der vorliegenden Erfindung;
Fig. 5 ein Schaltschema einer detaillierten Anordnung einer Übertragungssteuerschaltung in dem in der Fig. 4 dargestellten erfindungsgemäßen Halbleiterspeicher;
Fig. 6 eine Impulsübersicht zur Erläuterung der Funktionsweise der Übertragungssteuerschaltung der Fig. 5;
Fig. 7 ein Schaltschema einer detaillierten Anordnung einer Verzögerungsschaltung in der Übertragungssteuerschaltung der Fig. 5;
Fig. 8 ein Schaltschema einer Anordnung, in der ein Rauschunterdrücker an der Eingangsseite eines Impulssignalgenerators in dem Halbleiterspeicher der vorliegenden Erfindung angeordnet ist;
Fig. 9 eine Impulsübersicht zur Erläuterung einer Operation der Schaltung in der Fig. 8;
Fig. 10 ein Schaltschema einer detaillierten Anordnung eines Impulssignalgenerators in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 4;
Fig. 11 ein Schaltschema einer detaillierten Anordnung einer Adreßänderungsdetektorschaltung in dem Impulssignalgenerator der Fig. 10;
Fig. 12 eine Impulsübersicht zur Erläuterung einer Operation der Adreßänderungsdetektorschaltung in der Fig. 11;
Fig. 13 ein Blockschema eines Halbleiterspeichers entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 14 eine Impulsübersicht zur Erläuterung einer Operation des Halbleiterspeichers in der Fig. 13;
Fig. 15 ein Schaltschema einer detaillierten Ein-Bit- Anordnung der Spalten- und Zeilenadreßpuffer und eines Impulssignalgenerators in dem Halbleiterspeicher der Fig. 13;
Fig. 16 ein Schaltschema einer detaillierten Anordnung einer Übertragungssteuerschaltung in dem Halbleiterspeicher der Fig. 13;
Fig. 17 ein Schaltschema einer detaillierten Anordnung einer Ausgangspuffersteuerschaltung in dem Halbleiterspeicher der Fig. 13;
Fig. 18 ein Blockschema eines Halbleiterspeichers entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 19 eine Impulsübersicht zur Erläuterung einer Operation des Halbleiterspeichers der vorliegenden Erfindung in der Fig. 18;
Fig. 20 ein Schaltschema einer detaillierten Anordnung einer Steuerschaltung in dem Halbleiterspeicher der vorliegenden Erfindung in der Fig. 18;
Fig. 21 ein Schaltschema einer detaillierten Anordnung einer Speicherzellenanordnung, eines Spaltenauswahlgatters und eines Leseverstärkers in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 18;
Fig. 22 ein Schaltschema einer detaillierten Anordnung einer Ausgangspuffersteuerschaltung in dem Halbleiterspeicher der Fig. 18;
Fig. 23A ein Wellenformdiagramm einer Operationswellenform des Leseverstärkers der Fig. 21;
Fig. 23B ein Wellenformdiagramm einer Operationswellenform des Leseverstärkers der Fig. 21 ohne Verwendung der in der Fig. 21 dargestellten Transistoren N5, N6, P3, P5 und P6;
Fig. 24 ein Blockschema eines Halbleiterspeichers entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 25 ein Schaltschema einer detaillierten Anordnung einer Datenzwischenspeicherschaltung in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 24;
Fig. 26 eine Impulsübersicht zur Erläuterung des Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 24;
Fig. 27 ein Blockschema eines Halbleiterspeichers entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 28 ein Schaltschema einer detaillierten Anordnung einer Steuerschaltung in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 27;
Fig. 29 ein Schaltschema einer detaillierten Anordnung einer Zwischenspeichermodus-Änderungsschaltung in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 27;
Fig. 30 ein Schaltschema einer detaillierten Anordnung einer Ausgangspuffersteuerschaltung in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 27;
Fig. 31 eine Impulsübersicht zur Erläuterung des Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 27;
Fig. 32 ein Blockschema eines Halbleiterspeichers entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 33 ein Schaltschema einer detaillierten Anordnung eines Spalten- oder Zeilenadreßpuffers in dem Halbleiterspeicher der Fig. 32;
Fig. 34 ein Schaltschema einer detaillierten Anordnung einer Adreßänderungsdetektorschaltung in dem Impulssignalgenerator der Fig. 32;
Fig. 35 eine Impulsübersicht zur Erläuterung einer Operation der in der Fig. 34 dargestellten Adreßänderungsdetektorschaltung,
Fig. 36 ein Schaltschema einer detaillierten Anordnung einer Impulsbreitendetektorschaltung in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 32;
Fig. 37 eine Impulsübersicht zur Erläuterung einer Operation der Impulsbreitendetektorschaltung in der Fig. 36;
Fig. 38 ein Schaltschema einer Impulsbreitendetektorschaltung mit einer von der in der Fig. 34 dargestellten Impulsbreitendetektorschaltung verschiedenen Anordnung;
Fig. 39 eine Impulsübersicht zur Erläuterung einer Operation der Impulsbreitendetektorschaltung in der Fig. 36;
Fig. 40 ein Schaltschema einer Impulsbreitendetektorschaltung mit einer von den in den Fig. 34 und 38 dargestellten Impulsbreitendetektorschaltungen verschiedenen Anordnung,
Fig. 41 eine Impulsübersicht zur Erläuterung einer Operation der Impulsbreitendetektorschaltung in der Fig. 40;
Fig. 42 eine Schaltschema einer detaillierten Anordnung einer Übertragungssteuerschaltung in dem Halbleiterspeicher der vorliegenden Erfindung gemäß Fig. 32;
Fig. 43 eine Schaltschema einer einer Übertragungssteuerschaltung in dem Halbleiterspeicher der Fig. 32 mit einer von der Übertragungssteuerschaltung der Fig. 42 verschiedenen Anordnung;
Fig. 44 ein Blockschema eines Halbleiterspeichers entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 45 ein Schaltschema einer detaillierten Anordnung der Übertragungssteuerschaltung in jedem der Halbleiterspeicher der vorliegenden Erfindung gemäß den Fig. 4, 13, 18, 24, 27, 32 und 44; und
Fig. 46 eine Impulsübersicht zur Erläuterung einer Operation der Übertragungssteuerschaltung in der Fig. 45.
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Die Fig. 4 ist ein Blockschema einer Gesamtanordnung eines Halbleiterspeichers, z.B. eines RAM, auf den die vorliegende Erfindung angewendet wird. Es ist zu beachten, daß auch in diesem Fall ein mit dem Datenschreiben zusammenhängender Schaltungsabschnitt weggelassen ist, um die Beschreibung zu vereinfachen.
Wie aus der Fig. 4 ersichtlich ist, kennzeichnen Bezugszeichen 11 Adreßeingangsanschlüsse; 12 ist ein Spaltenadreßpuffer zur Generierung komplementärer interner Spaltenadreßsignale, die denselben Pegel und einen entgegengesetzten Pegel haben wie die Bitsignale eines aus einer Vielzahl von an die Adreßeingangsanschlüsse 11 gelieferten Bits bestehenden Spaltenadreßsignals; 13 ist ein Zeilenadreßpuffer zur Generierung komplementärer interner Zeilenadreßsignale, die denselben Pegel und einen entgegengesetzten Pegel haben wie die Bitsignale eines aus einer Vielzahl von an die Adreßeingangsanschlüsse 11 gelieferten Bits bestehenden Zeilenadreßsignals, 14 ist ein Spaltendecodierer, an den die internen Adreßsignale geliefert werden; 15 ein Zeilendecodierer, an den die internen Adreßsignale geliefert werden; mit 16 sind Spaltenauswahlleitungen, die selektiv von einem Ausgang des Spaltendecodierers 14 getrieben werden; mit 17 Zeilenleitungen, die selektiv von einem Ausgang des Zeilendecodierers 15 getrieben werden, gekennzeichnet; 18 ist eine Speicherzellenanordnung mit einer Vielzahl von Speicherzellen in Matrixform; 19 sind Bitleitungen, mit denen die Speicherzellen in der Speicherzellenanordnung jeweils gekoppelt werden; 20 ist eine Spaltengatterschaltung zur Wahl der Bitleitung 19 auf Basis eines Signals von der Spaltenauswahlleitung 16; 21 ein Leseverstärker zur Erkennung von Daten auf der von der Spaltengatterschaltung 20 gewählten Bitleitung; 22 eine Übertragungssteuerschaltung zum Empfang der Ausgangsdaten vom Leseverstärker 21 und zur Ausführung der Ausgangssteuerung dieser erkannten Daten; 23 ist eine Ausgangspufferschaltung; 24 ein Datenausgangsanschluß, 25 ein Impulssignalgenerator zur Erkennung einer Änderung des logischen Pegels des Adreßeingangssignals vom Adreßeingangsanschluß 11 und zur Ausgabe eines Impulssignals. Die Operationen der Übertragungssteuerschaltung 22 werden von einem Ausgangsimpulssignal vom Impulssignalgenerator 25 gesteuert. Die Übertragungssteuerschaltung 22 überträgt rasch mittels eines vom Impulssignalgenerator 25 generierten Impulssignals die erkannten Daten vom Leseverstärker 21 an die Ausgangspufferschaltung 23.
Es sei angenommen, daß ein Operationsfehler in dem Spalten- oder Zeilenadreßpuffer 12 oder 13 durch die Spannungsänderung der Leistungsquelle auftritt, wenn Daten von der Ausgangspufferschaltung 23 der obigen Anordnung abgesetzt werden. Es sei insbesondere angenommen, daß ein internes Spalten- oder Zeilenadreßsignal aufgrund einer Änderung der an den Spalten- oder Zeilenadreßpuffer 12 oder 13 gelegten Versorgungsspannung oder Massespannung vorübergehend invertiert wird. Zu diesem Zeitpunkt generiert der Impulssignalgenerator 25 ein Impulssignal in derselben Weise wie in dem Fall, in dem ein Adreßeingang normal geändert wird. Die Speicherzellenanordnung 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 arbeiten auf dieselbe Weise, wie in dem Fall, in dem ein Adreßeingang normal geändert wird. In diesem Fall werden die von der gewählten Speicherzelle erkannten Daten nicht vom Ausgangspuffer 23 übertragen. Der Grund, warum erkannte Daten von der Ausgangspufferschaltung 23 nicht übertragen werden, ist folgender.
Die Fig. 5 zeigt eine Schaltungsanordnung der Übertragungssteuerschaltung 22 in dem in der Fig. 4 dargestellten Halbleiter-IC. Die Fig. 6 ist eine Impulsübersicht der Schaltung gemäß Fig. 5. Eine Operation der Übertragungssteuerschaltung 22 wird nachstehend beschrieben. Wird eine Adresse geändert und eine neue Speicherzelle gewählt, so werden Daten von der gewählten Speicherzelle durch den Leseverstärker 21 erkannt. Das erkannte Datum wird dann an den Ausgangspuffer 23 übergeben und von diesem ausgegeben. Wenn dieses neue Datum an den Ausgangspuffer 23 übergeben wird, wird ein in der Fig. 5 dargestellter Schalter SW durch ein vom Impulssignalgenerator 25 generiertes Impulssignal P geschlossen, so daß das Datum rasch an den Ausgangspuffer 23 übertragen wird. Das Impulssignal P liegt auf dem Pegel "0", damit der Schalter SW geöffnet wird, bevor das neue Datum von der Ausgangsstufe des Ausgangspuffers 23 abgesetzt wird und die Änderung der Versorgungsspannung eintritt. Nach der Ausgabe des Datums wird das Datum vom Leseverstärker 21 über eine Verzögerungsschaltung DC an den Ausgangspuffer 23 geliefert.
Da die Verzögerungsschaltung DC von einem Widerstandselement und einem Kondensator gebildet wird, kann ein kurzzeitiger Operationsfehler beispielsweise im Leseverstärker 21 durch die Verzögerungsschaltung DC absorbiert werden. Deshalb wird kein falsches Datum übertragen. Die Verzögerungszeit der Verzögerungsschaltung DC ist entsprechend einer Zeit eingestellt, während der des falsche Datum erscheint. Selbst wenn ein Decodierereingang aufgrund von Rauschen fälschlicherweise gelesen wird, kann ein Operationsfehler vermieden werden, indem die Verzögerungszeit länger eingestellt wird als die Zeit, während der des falsche Datum ausgegeben wird. Vorzugsweise ist das Impulssignal P ein Signal, das mit einer Adreßänderung nach Ablauf einer vorgegebenen Zeitspanne auf den Pegel "1" geht, und eine Zeit, während der das Impulssignal P auf dem Pegel "1" gehalten wird, wird so eingestellt, daß sie innerhalb eines Zeitintervalls zwischen dem Moment, in dem ein Datum von einer neu gewählten Speicherzelle in der Speicherzellenanordnung 18 vom Leseverstärker 21 abgesetzt und an den Ausgangspuffer 23 übertragen wird, und dem Moment, in dem das Datum vom Ausgangspuffer 23 nach außen abgesetzt wird, liegt. Es kann eine Verzögerungsschaltung mit einem MOS- Transistor verwendet werden.
Ein Signal HZ in der Fig. 6 wird zur Steuerung des Ausgangspuffers 23 herangezogen. Dieses Signal ist nicht unbedingt erforderlich. Wird das Signal HZ jedoch für eine vorgegebene Zeitspanne nach Änderung einer Adresse auf dem Pegel "1" gehalten und auf den Pegel "0" gelegt, nachdem das Signal P auf den Pegel "0" geht, tritt ein Operationsfehler nicht auf, da das Datum vom Ausgangspuffer 23 abgesetzt werden kann, nachdem das Signal P auf den Pegel "0" gelegt wird.
Die Fig. 7 zeigt eine detaillierte Schaltungsanordnung der Verzögerungsschaltung DC und eines Schalters SW, wobei die Verzögerungsschaltung DC aus einem Widerstand R und einem Kondensator C gebildet ist. Der Schalter SW besteht aus einem MOS-Transistor, der durch ein Impulssignal P gesteuert wird. Außerdem kann eine Übertragungssteuerschaltung, die später in Zusammenhang mit der Fig. 43 beschrieben wird, verwendet werden.
Die Fig. 8 zeigt eine Schaltung, in der ein Rauschunterdrücker NC in dem Impulsgenerator 25 der Fig. 4 angeordnet ist. Entsprechend dieser Schaltung besteht der Rauschunterdrücker NC aus einem Widerstand R1 und einem Kondensator C1. Der Impulssignalgenerator 25 ist über diesen Rauschunterdrücker NC mit dem Eingangsanschluß 11 verbunden. Wird die Adresse durch Rauschen überlagert, so kann dieses durch den Rauschunterdrücker NC absorbiert werden, wodurch der Impulssignalgenerator 25 daran gehindert wird, den Ausgang P fälschlicherweise abzusetzen.
Es ist zu beachten, daß der Rauschunterdrücker NC nicht auf den obenbeschriebenen beschränkt ist.
Wie aus der Fig. 9 ersichtlich ist, wird selbst bei Überlagerung eines Adreßeingangs ADD durch Rauschen, das Signal P nicht vom Impulssignalgenerator 25 ausgegeben.
Die Fig. 10 ist ein Schaltschema, das die detaillierte Anordnung des Impulssignalgenerators 25 entsprechend dem obigen Ausführungsbeispiel zeigt. Wie aus der Fig. 10 ersichtlich ist, umfaßt diese Schaltung in Adreßänderungsdetektorschaltungen 111-1 bis 111-m zur jeweiligen Generierung von Impulssignalen P1 bis Pm durch die Erkennung von Änderungen von Adreßsignalen A1 bis Am und eine OR-Gatterschaltung 142 zur Ausgabe des Impulssignals P auf Basis der Ausgänge P1 bis Pm von den in Adreßänderungsdetektorschaltungen 111-1 bis 111-m.
Die Fig. 11 ist ein Schaltschema einer detaillierten Anordnung einer Adreßänderungsdetektorschaltung, wie sie in dem in der Fig. 10 dargestellten Impulssignalgenerator 25 verwendet wird. Die Fig. 12 ist eine Impulsübersicht zur Erläuterung einer Operation der Adreßänderungsdetektorschaltung. Die Adreßänderungsdetektorschaltung umfaßt eine Verzögerungsschaltung 51 zur Verzögerung eines Ein-Bit- Adreßsignals Ai um eine vorgegebene Zeitspanne, eine Verzögerungsschaltung 52 zur Verzögerung eines komplementären Adreßsignals um eine Zeitspanne gleich derjenigen der Verzögerungsschaltung 51, eine CMOS-NAND-Gatterschaltung 53 zum Empfang eines verzögerten Ausgangs AiD von der Verzögerungsschaltung 51 und des Adreßsignals , eine CMOS- NAND-Gatterschaltung 54 zum Empfang des verzögerten Ausgangs von der Verzögerungsschaltung 52 und des Adreßsignals Ai und eine CMOS-NAND-Gatterschaltung 55 zur Ausgabe eines Signal Pi auf Basis der Ausgänge der NAND-Gattrschaltungen 53 und 54.
Wird in der Impulsübersicht der Fig. 12 ein Paar der Adreßsignale Ai und mit einer normalen Änderung des Adreßeingangs geändert, so wird ein Impulssignal mit ausreichend großer Impulsbreite T1 als Ausgang Pi generiert.
Es ist wünschenswert, daß eine Ansprechzeit des Adreßpuffers 12, 13 zur Verstärkung und internen Übertragung des Eingangsdatums kurz ist. Ist der Rauschunterdrücker NC im Eingangsabschnitt des Adreßpuffers 12, 13 wie in dem Impulssignalgenerator 25 angeordnet, um Rauschen zu unterdrücken, so wird die Ansprechzeit verlängert. Folglich ist diese Anordnung nicht bevorzugt.
In dem Halbleiter-IC entsprechend der vorliegenden Erfindung kann ein Operationsfehler vermieden werden, ohne eigens einen Rauschunterdrücker in dem Eingangsabschnitt des Adreßpuffers 12, 13 anzuordnen. Bei Anordnung des Rauschunterdrückers NC in dem Impulssignalgenerator 25 wird außerdem eine schnelle Zugriffszeit erzielt. Selbst wenn das Rauschen fälschlicherweise als Datum von dem Adreßpuffer 12, 13 aufgrund des einer Adresse überlagerten Rauschens ausgegeben und ein falsches Datum vom Leseverstärker 21 abgesetzt wird, gibt der Impulssignalgenerator 25 das Signal P nicht aus, da das Rauschen von dem Rauschunterdrücker NC unterdrückt wird. Der Ausgang des Leseverstärkers 21 wird eliminiert, wenn er die Verzögerungsschaltung DC passiert. Deshalb wird das falsche Datum nicht an die Ausgangspufferschaltung übertragen. Außerdem verzögert der Impulssignalgenerator 25 bei Änderung einer normalen Adresse den Ausgang des Signals P um die Operationszeit des Rauschunterdrückers NC. Ein Zeitintervall zwischen dem Moment, in dem die Adresse an interne Schaltungen, wie den Decodierer 14, 15 und die Speicherzellenanordnung 18 übergeben wird, und dem Moment, in dem das Datum vom Leseverstärker 21 abgesetzt wird, ist länger als die Verzögerungszeit des Rauschunterdrückers NC. Das Signal P kann den Schalter SW schließen, wenn das Datum von Leseverstärker 21 ausgegeben ist. Deshalb können die Operationszeit des Rauschunterdrückers NC, die Zeit für das Signal P zur Ausgabe vom Impulssignalgenerator 25 und das Zeitintervall zwischen dem Moment, in dem ein Adreßeingang anliegt, und dem Moment, in dem das Datum von Leseverstärker abgesetzt wird, im wesentlichen einander gleich eingestellt werden. Bei dieser Anordnung braucht die Ansprechzeit des Impulssignalgenerators 25 nicht kurz zu sein. Deshalb ist selbst dann, wenn der Rauschunterdrücker NC in dem Eingangsabschnitt des Impulssignalgenerators 25 angeordnet ist, die Datenzugriffszeit des Gesamtsystems schnell.
Die Fig. 13 zeigt einen Teil eines Halbleiterspeichers, z.B. eines EPROM. Dieser Speicher unterscheidet sich von dem Halbleiterspeicher der Fig. 4 darin, daß er eine Ausgangspuffer-Steuerschaltung 100 zur Steuerung des Ausgangspuffers 23 umfaßt, der Leseverstärker und die Speicherzellenanordnung 18 werden von einem Impulssignal von dem mit dem Ausgang des Adreßpuffers gekoppelten Generator 25 gesteuert.
Obwohl in der Fig. 13 der Einfachheit halber erläutert wird, daß die Speicherzellenanordnung 18, der Leseverstärker 21 und die Übertragungssteuerschaltung 22 von einem von dem Impulssignalgenerator 25 gelieferten Ausgangssignal gesteuert werden, können diese Schaltungen 18, 21 und 22 von Impulssignalen mit optimaler Taktung in den jeweiligen Ausführungsbeispielen der Beschreibung gesteuert werden.
Nachstehend wird eine Operation des Speichers der Fig. 13 unter Bezugnahme auf die Impulsübersicht der Fig. 14 beschrieben. Wird ein Adreßeingangssignal im Zeitpunkt t1 so geändert, daß das Datum aus einer neuen Speicherzelle gelesen wird, so wird die dem Adreßeingang entsprechende Speicherzelle aus der Speicherzellenanordnung 18 durch die Zeilen- und Spaltendecodierer 14 und 15 und das Spaltenauswahlgatter 20 gewählt. Als Ergebnis wird das Datum vom Leseverstärker 21 aus der gewählten Speicherzelle gelesen.
Zusätzlich zu einer solchen normalen Leseoperation wird die Änderung des Adreßeingangssignals von dem Impulssignalgenerator 25 erkannt, und das Impulssignal P (Pegel logisch "1") wird generiert. Während der Generierung des Signals P wird die Verzögerungszeit der Übertragungssteuerschaltung 22 so eingestellt, daß sie kurz ist, so daß das in die Übertragungssteuerschaltung 22 eingegebene Datum sofort ausgegeben und an die Ausgangspufferschaltung 23 geliefert wird. Außerdem steuert während der Generierung des Signals P die Ausgangspuffersteuerschaltung 100 die Ausgangspufferschaltung 23 so, daß sie in einen Zustand hoher Impedanz versetzt wird.
In diesem Fall wird die Zeit, während der sich die Ausgangspufferschaltung 23 in einem Zustand hoher Impedanz befindet, so eingestellt, daß sie im wesentlichen gleich ist dem Zeitintervall zwischen dem Moment, in dem eine Speicherzelle durch die Zeilen- und Spaltendecodierer 14 und 15 und das Spaltenauswahlgatter 20 gewählt wird, und dem Moment, in dem das Datum vom Leseverstärker 21 aus der gewählten Speicherzelle ausgelesen wird und über die Übertragungssteuerschaltung 22 die Ausgangspufferschaltung 23 erreicht. Bei dieser Anordnung ist das Signal P auf den Pegel "0" eingestellt, wenn das Datum aus der neu gewählten Speicherzelle die Ausgangspufferschaltung 23 erreicht. Als Ergebnis wird der Zustand hoher Impedanz der Ausgangspufferschaltung 23 aufgehoben, und das von der gewählten Speicherzelle gelieferte Datum wird außerhalb des Chip ausgegeben. Außerdem wird eine vorgegebene Verzögerungszeit in der Übertragungssteuerschaltung 22 eingestellt, wenn das Signal P auf dem Pegel "0" liegt.
Dementsprechend wird dieser Eingang von der Übertragungssteuerschaltung 22 absorbiert, wenn die Zeitbreite eines Eingangssignals zur Übertragungssteuerschaltung 22 auf demselben Pegel kürzer ist als die Verzögerungszeit der Schaltung 22, wenn das Signal P auf "0" liegt, und deren Ausgang ändert sich nicht.
Nachstehend werden die Wirkungen des obenbeschriebenen Speichers der Fig. 13 beschrieben. In einem Halbleiterspeicher ist das Stromtreibervermögen eines Ausgangsstufentransistors der Ausgangspufferschaltung 23 normalerweise sehr hoch eingestellt, da ein Lastkondensator mit einer hohen Kapazität von z.B. 100 pF rasch durch einen Ausgang von der Ausgangspufferschaltung 23 getrieben werden muß. Aus diesem Grund ändert sich die Versorgungsspannung VDD oder die Massespannung VSS wegen eines während einer Datenausgabezeitspanne durch den Ausgangspuffertransistor fließenden hohen Stroms. Wird das Treibervermögen des Ausgangspuffers erhöht, um Daten mit höherer Geschwindigkeit auszugeben, so ändert sich die Versorgungsspannung stärker. Deshalb tritt in einer internen Schaltung des herkömmlichen IC ein Operationsfehler auf.
Entsprechend dem Speicher der Fig. 13 wird jedoch selbst dann, wenn ein Operationsfehler im Leseverstärker 21 aufgrund einer Schwankung der Versorgungsspannung bei der Datenausgabeoperation auftritt, und wenn ein falscher Leseverstärkerausgang vorliegt, wie durch Abschnitt A in der Fig. 14 gekennzeichnet, und eine lange Verzögerungszeit in der Übertragungssteuerschaltung 22 eingestellt ist, der falsche Ausgang von der Übertragungssteuerschaltung 22 absorbiert, sofern die Zeitbreite des falschen Ausgangs innerhalb der vorgegebenen Zeitspanne zu liegen kommt, so daß die Ausgangspufferschaltung 23 das falsche Datum nicht ausgibt. Deshalb kann das Treibervermögen des Ausgangspuffertransistors hoch eingestellt werden, und die Datenauslesegeschwindigkeit kann höher sein.
Die Ausgangsstufe der Ausgangspufferschaltung 23 ist aus folgenden Gründen während der Zeitspanne, in der das Signal P auf dem Pegel "1" gehalten wird, in einem hochimpedanten Zustand eingestellt. Die in die Zeilen- und Spaltenadreßpuffer eingegebenen Adreßeingangssignale werden nicht notwendigerweise zum selben Zeitpunkt geändert. Sie ändern sich in geringfügig verschiedenen Zeitpunkten. Aus diesem Grund wird eine Kombination falscher Adressen während eines Zeitintervalls zwischen der ersten und letzten Änderung der Signale eingegeben, und während dieses Zeitintervalls wird das Datum aus einer falschen Speicherzelle ausgelesen. Als Ergebnis wird ein Datum aus einer Speicherzelle entsprechend einer endgültigen korrekten Adresse nach der letzten Adreßänderung ausgegeben, nachdem das Datum aus der falschen Speicherzelle ausgegeben worden ist.
Da in diesem Fall das Signal P auf dem Pegel "1" liegt und die Verzögerungszeit der Übertragungssteuerschaltung 22 kurz eingestellt ist, wird das aus der falschen Speicherzelle ausgegebene Datum sofort über die Übertragungssteuerschaltung 22 in die Ausgangspufferschaltung 23 eingegeben. Deshalb wird der Ausgang der Ausgangspufferschaltung 23 während dieses Zeitintervalls, in dem das falsche Datum in die Ausgangspufferschaltung 23 eingegeben wird, in einen Zustand hoher Impedanz versetzt. Das Signal P wird auf den Pegel "0" gelegt, wenn der Datenausgang von der Speicherzelle entsprechend der endgültigen korrekten Adresse über die Übertragungssteuerschaltung 22 in die Ausgangspufferschaltung 23 eingegeben wird. Der Zustand hoher Impedanz der Ausgangspufferschaltung 23 wird aufgehoben. Es ist wünschenswert, daß das Signal P auf dem Pegel "1" liegt, wenn das Datum aus der von der endgültigen Adresse gewählten Speicherzelle die Übertragungssteuerschaltung 22 erreicht.
Demnach braucht das Signal P nicht unmittelbar nach Änderung eines Ausgangs der Zeilen- oder Spaltenadreßpufferschaltung 12 oder 13 auf den Pegel "1" eingestellt zu werden. Vorzugsweise wird das Signal P auf den Pegel "1" gelegt, wenn ab dem Moment der Änderung eine vorgegebene Zeitspanne abgelaufen ist.
Wenn, wie oben beschrieben, eine Änderung von VDD oder VSS eintritt, können die Adreßpufferschaltungen (Zeilen- und Spaltenadreßpufferschaltungen 12 und 13) diese Änderung als eine Eingangsänderung betrachten, und ein Operationsfehler, der einen Impuls entsprechend einer Versorgungsspannungsschwankung an den Ausgang einer Adreßpufferschaltung absetzt, kann auftreten. Als Ergebnis kann das Datum aus einer falschen Speicherzelle entsprechend einer falschen Adresse, einschl. des dieser Versorgungsspannungsschwankung entsprechenden Impulses, durch den Leseverstärker 21 gelesen werden. Diese Schwankung der Versorgungsspannung tritt jedoch bei der Datenausgabe auf, und das Sign P liegt im Anfangszeitpunkt dieser Datenausgabe auf dem Pegel "0".
Ist die Schaltung deshalb so konzipiert, daß dann, wenn die Adreßdetektorschaltung 11 einen Impuls entsprechend der Versorgungsspannungsschwankung erkennt, der von der Adreßpufferschaltung abgesetzt wird, und das Signal P ausgibt, das Signal P auf den Pegel "1" gelegt wird, wenn eine vorgegebene Zeitspanne ab dem Moment, in dem sich das Adreßsignal ändert, abgelaufen ist. Selbst wenn vom Leseverstärker 21 fälschlicherweise ein Ausgang abgesetzt wird, wenn sich die Adresse impulsartig aufgrund der Versorgungsspannungsschwankung ändert, hält die Übertragungssteuerschaltung 22, da das Signal P zu diesem Zeitpunkt auf dem Pegel "0" liegt und eine lange Verzögerungszeit in der Datenübertragungssteuerschaltung 22 eingestellt ist, das zuvor ausgegebene korrekte Datum über diese Verzögerungszeit, und die Ausgangspufferschaltung 23 setzt das zuvor ausgegebene korrekte Datum vollständig ab. Selbst wenn das Signal P auf dem Pegel "1" liegt, und sich die Ausgangspufferschaltung 23 zu diesem Zeitpunkt in einem Zustand hoher Impedanz befindet, hat die Ausgangspufferschaltung 23 bereits das korrekte Datum ausgegeben, und dieses wird von einer parasitären Kapazität des Ausgangsabschnitts der Ausgangspufferschaltung 23 aufrechterhalten.
Das heißt, das Zeitintervall zwischen dem Moment, in dem die Datenausgabe von der Ausgangspufferschaltung 23 beginnt, und dem Moment, in dem das Datum vollständig ausgegeben ist, wird so eingestellt, daß es im wesentlichen gleich ist dem Zeitintervall zwischen dem Moment, in dem sich ein Adreßsignal ändert, und dem Moment, in dem das Signal P auf den Pegel "1" gelegt wird. Außerdem fällt die Zeit, während der eine Adreßpufferschaltung aufgrund einer Versorgungsspannungsschwankung ein falsches Datum ausgibt, in das Zeitintervall, in dem sich das Ausgangsdatum der Ausgangspufferschaltung 23 ändert. Die Zeit, während der das Signal P auf dem Pegel "1" gehalten wird, wird geringfügig länger eingestellt als das Zeitintervall, in dem ein falscher Ausgang vom Leseverstärker aufgrund einer Änderung des Adreßpufferausgangs, bedingt durch eine Versorgungsspannungsschwankung, von der Ausgangspufferschaltung 23 über die Übertragungssteuerschaltung 22 abgesetzt wird. Wenn nach dem Ablauf einer vorgegebenen Zeitspanne ab dem Moment, in dem die Adreßänderung aufgrund der obigen Versorgungsspannungsschwankung abgeschlossen ist, ein korrektes Datum am Ausgang der Ausgangspufferschaltung 23 erscheint, liegt das Signal P auf dem Pegel "0", und der hochimpedante Zunstand des Ausgangs der Ausgangspufferschaltung 23 wird aufgehoben, wodurch das korrekte Datum ausgegeben und ein Operationsfehler vermieden wird.
Da das Eingangsdatum für die integrierte Schaltung von einer anderen integrierten Schaltung geliefert wird, wird selbst dann, wenn Rauschen im Eingangssignal der anderen IC vorliegt, dieses Rauschen als eine Änderung des Eingangsdatums der IC betrachtet. Deshalb kann ein Operationsfehler auftreten. Liegt jedoch das Rauschen im Adreßeingangsdatum vor, wie durch Abschnitt C in der Fig. 14 gekennzeichnet, so erkennt der Impulssignalgenerator dieses Rauschen, und das Signal P wird auf den Pegel "1" gelegt. Als Ergebnis hat die Ausgangspufferschaltung 23 selbst dann, wenn der Ausgang der Ausgangspufferschaltung 23 in einen Zustand hoher Impedanz versetzt ist, das korrekte Datum bereits ausgegeben. Da dieses Datum durch die parasitäre Kapazität des Ausgangsabschnitts der Ausgangspufferschaltung 23 beibehalten wird, wird ein falsches Datum nicht ausgegeben, und in dem IC-Chip tritt kein Operationsfehler auf.
Wie oben beschrieben, kann entsprechend der Anordnung der Fig. 13 ein Operationsfehler in einer internen Schaltung des IC aufgrund einer Versorgungsspannungsschwankung bei der Änderung von Ausgangsdaten oder durch extern eingegebenes Rauschen vermieden werden. Das Treibervermögen des Ausgangspuffertransistors und der Operationsspielraum eines IC-Chip können hoch eingestellt sein, während eine schnelle Auslesegeschwindigkeit der Daten aufrechterhalten wird. Darüber hinaus erhält man einen hoch zuverlässiges IC-Chip.
Die Fig. 15 zeigt die detaillierte Anordnung eines Ein-Bit- Teils der Adreßpufferschaltung (Zeilen- und Spaltenadreßpufferschaltung 12 und 13) und des Impulssignalgenerators 25. Die Fig. 16 zeigt die detaillierte Anordnung der Übertragungssteuerschaltung 22. Die Fig. 17 zeigt die detaillierte Anordnung der Ausgangspuffersteuerschaltung 100. Diese Anordnungen werden nachstehend kurz beschrieben.
In der Adreßpufferschaltung und dem Impulssignalgenerator der Fig. 15 kennzeichnet das Bezugszeichen Ai einen Adreßeingang; ist ein internes Chip-Freigabesignal, das von einer Chip-Freigabepufferschaltung (nicht dargestellt) als Reaktion auf ein eingegebenes externe Chip-Freigabesignal (oder Chip-Auswahlsignal) generiert wird und dazu dient, einen IC-Chip in einen aktiven Zustand oder in einen Bereitschaftszustand zu versetzen; VDD ist das Potential einer Spannungsquelle und VSS ein Massepotential. Der Adreßeingang Ai und das Signal sind zwei Eingänge des NOR-Gatters NR1 in der Adreßpufferschaltung. Ein Inverter I1 ist mit einem Ausgang des NOR-Gatter NR1 gekoppelt. Ein Inverter I2 ist mit dem Ausgang des Inverter I1 gekoppelt. Ein Inverter I3 ist mit dem Ausgang des Inverter I2 gekoppelt. Außerdem ist ein Inverter I1' mit einem Ausgang des Inverter I1 gekoppelt. Ein Inverter I2' ist mit dem Ausgang des Inverters I2 gekoppelt. Ein Inverter I3' ist mit dem Ausgang des Inverters I2' gekoppelt. Die Ausgänge Ai und der Inverter I3 und I3' sind jeweils mit der Adreßänderungsdetektorschaltung 11 gekoppelt.
In dem Impulssignalgenerator 25 wird der Ausgang Ai des Inverter I3 an einen Inverter I4 gelegt, und ein Inverter I5 ist mit dem Ausgang des Inverter I4 über ein Übertragungsgatter TG1, das aus parallel geschalteten n- und p-Kanal- Transistoren gebildet ist, deren jeweilige Gates mit den Potentialen VDD und VSS gekoppelt sind, verbunden. Ein von einem p-Kanal-Transistor, dessen Source-Drain-Pfad mit dem Potential VDD verbunden ist, gebildeter Kondensator CP1 und ein von einem n-Kanal-Transistor, dessen Source-Drain-Pfad mit dem Potential VSS verbunden ist, gebildeter Kondensator CN1 sind mit einem Ausgangsknoten des Übertragungsgatters TG1 gekoppelt. Außerdem ist ein p-Kanal-Transistor P1 zwischen dem Ausgangsknoten und dem Potential VDD eingeschaltet. Der Ausgang Ai von dem Inverter I3 ist mit dem Gate des Transistors P1 gekoppelt.
Der Ausgang eines Inverters I6, der mit einem Inverter I5 verbunden ist, ist mit dem Gate eines n-Kanal-Transistors N1 gekoppelt, dessen Source mit dem Potential VSS verbunden ist. Die Source eines n-Kanal-Transistors N2 ist mit dem Drain des n-Kanal-Transistors N1 verbunden.
Der Ausgang des Inverter I3' ist mit einem Inverter I4' gekoppelt. Ein Inverter I5' ist mit dem Ausgang des Inverter I4' über ein Übertragungsgatter TG1' gekoppelt, das durch parallel geschaltete n- und p-Kanal-Transistoren gebildet ist, deren Gates jeweils mit den Potentialen VDD und VSS verbunden sind. Ein von einem p-Kanal-Transistor, dessen Source-Drain-Pfad mit dem Potential VDD verbunden ist, gebildeter Kondensator CP1' und ein von einem n-Kanal-Transistor, dessen Source-Drain-Pfad mit dem Potential VSS verbunden ist, gebildeter Kondensator CN1' sind mit einem Ausgangsknoten des Übertragungsgatters TG1' gekoppelt. Außerdem ist ein p-Kanal-Transistor P1' zwischen dem Ausgangsknoten und dem Potential VDD eingeschaltet. Der Ausgang von dem Inverter I3' ist mit dem Gate des Transistors P1' gekoppelt.
Der Ausgang eines Inverters I6', der mit einem Inverter I5' verbunden ist, ist mit dem Gate eines n-Kanal-Transistors N1' gekoppelt, dessen Source mit dem Potential VSS verbunden ist. Die Source eines n-Kanal-Transistors N2' ist mit dem Drain des n-Kanal-Transistors N1' verbunden. Die Ausgänge der Inverter I2 und I2' werden jeweils an die Gates der n-Kanal-Transistoren N2 und N2' gelegt. Die Drains der Transistoren N2' und N2 sind miteinander verbunden. Der Eingang eines Inverters I8 und der Ausgang eines Inverter I7 zum Empfang des Signals sind mit dem Verbindungspunkt (Knoten ND1) der Transistoren N2 und N2' verbunden.
Eine Schaltung, die aus dem Inverter I4 bis zu dem n-Kanal- Transistor N1 besteht, und eine Schaltung, die aus dem Inverter I4' bis zu dem n-Kanal-Transistor N1' besteht, bilden jeweils Verzögerungsschaltungen mit einer Verzögerungszeit T.
In Adreßpufferschaltung und dem Impulsgenerator (Fig. 15) ist der Ausgangsknoten ND1 des Inverters I7 auf den Pegel "1" eingestellt, wenn das Signal auf den Pegel "0" eingestellt ist und sich der Chip in einem Wahlzustand (aktiver Zustand) befindet. Ändert sich in diesem Fall der Adreßeingang Ai, wird ein entsprechender der n-Kanal-Transistoren N2' und N2 eingeschaltet, und der Knoten ND1 auf den Pegel "0" gelegt. Anschließend wird ein entsprechender der n-Kanal-Transistoren N1' und N1 ausgeschaltet, wenn die Verzögerungszeit T der Verzögerungsschaltung abgelaufen ist, so daß der Knoten ND1 wieder auf den Pegel "1" gelegt wird. Als Ergebnis wird das Signal Pi mit der Impulsbreite T von dem Inverter I8 ausgegeben. Das Signal Pi vom Impulsgenerator, Fig. 15, entspricht jedem Bit eines Adreßeingangs und wird durch ein OR-Gatter so geODERt, daß es das Signal P, ähnlich wie in der Fig. 10 bildet.
In einer in der Fig. 16 dargestellten Übertragungssteuerschaltung wird ein Dateneingang Di von dem Leseverstärker 21 über einen Inverter I9 an eine Verzögerungsschaltung 91 und eine Umgehungsschaltung 92 geliefert. In der Verzögerungsschaltung 91 wird ein Ausgang des Inverters I9 an einen Inverter I10 gelegt, und ein Inverter I11 ist mit dem Ausgang des Inverters I10 über ein Übertragungsgatter TG1 gekoppelt, das aus parallel geschalteten n- und p-Kanal- Transistoren gebildet ist, deren Gates jeweils mit den Potentialen VDD und VSS verbunden sind. Außerdem sind ein Kondensator CP2, der aus einem p-Kanal-Transistor, dessen Source-Drain-Pfad mit dem Potential VDD verbunden ist, und einem Kondensator CN2, der aus einem n-Kanal-Transistor, dessen Source-Drain-Pfad mit dem Potential VSS verbunden ist, gebildet ist, mit einem Ausgangsknoten des Übertragungsgatter TG2 gekoppelt.
Die Umgehungsschaltung 92 ist parallel mit der Verzögerungsschaltung 91 geschaltet. Ein Ausgang des Inverters I9 wird an einen Inverter I10' gelegt. Ein Anschluß eines Übertragungsgatter TG3, das aus parallel geschalteten p- und n-Kanal-Transistoren besteht, deren Gates zum Empfang des invertierten Signals des Signals P und des Signals P dienen, ist mit dem Ausgang des Inverters I10' gekoppelt.
Ein getakteter Inverter CI1 ist mit dem anderen Anschluß des Übertragungsgatters TG3 verbunden. Der getaktete Inverter CI1 enthält einen p-Kanal- und einen n-Kanal-Transistor. Der p-Kanal-Transistor, der eingeschaltet wird, wenn das Signal auf den Pegel "0" gelegt wird, und der n- Kanal-Transistor, der eingeschaltet wird, wenn das Signal P auf den Pegel "1" gelegt wird, sind in Reihe mit einer Inverterschaltung geschaltet. Außerdem ist der andere Anschluß des Übertragungsgatters TG3 auch mit dem Eingangsanschluß eines Inverters I11 der Verzögerungsschaltung 91 gekoppelt. Die Ausgangsanschlüsse des getakteten Inverters CI1 und des Inverters I11 sind gemeinsam angeschlossen, und ein Inverter I12 ist mit diesem gemeinsamen Knoten gekoppelt.
Die Verzögerungsschaltung 91 setzt einen Ausgang des Inverters I9 mit einer vorgegebenen Verzögerungszeit (z.B. ein Mehrfaches von zehn Nanosekunden) über die Inverter I11 und I12 ab. Selbst bei einem rauschbehafteten Eingang von dem Inverter I9, wird das Rauschen von der Verzögerungsschaltung 91 absorbiert, wenn die Rauschdauer kürzer ist als die vorgegebene Verzögerungszeit. Somit fungiert die Verzögerungsschaltung 91 als eine Art von Rauschunterdrücker.
Außerdem ist das Treibervermögen des Inverters I10' und des Übertragungsgatters TG3 in der Schaltung 92 viel höher eingestellt als das des Inverters I10 und des Übertragungsgatters TG2 in der Verzögerungsschaltung 92, so daß dann, wenn sich ein Adreßeingangssignal ändert und das Signal P auf den Pegel "1" gelegt wird, das Übertragungsgatter TG3 eingeschaltet ist, während der getaktete Inverter CI1 aktiviert ist, und ein Ausgang von dem Inverter I9 sofort über den Inverter I12 abgesetzt wird. Die Schaltung 92 fungiert deshalb als eine Umgehungsschaltung für die Verzögerungsschaltung 91.
In einer in der Fig. 17 dargestellten Ausgangspuffersteuerschaltung kennzeichnet das Bezugszeichen ein Ausgangsfreigabesteuersignal. Die Signale und werden an ein NOR-Gatter NR2 mit zwei Eingängen gelegt. Der Ausgang des NOR-Gatters NR2 ist über das NOR-Gatter NR3 mit zwei Eingängen mit einem Eingang eines NOR-Gatters NR4 mit zwei Eingängen gekoppelt, wobei ein Eingang mit dem Potential VSS verbunden ist. Das Signal P wird an den anderen Eingang des NOR-Gatters NR4 gelegt. Ein Inverter I14 ist mit dem Ausgang des Inverters I13 gekoppelt.
In der obenbeschriebenen Ausgangspufferschaltung wird das Signal durch die NOR-Gatter NR2 bis NR4 und den Inverter I13 zum Signal , wenn die beiden Signale und P auf dem Pegel "0" liegen. Das Signal wird durch den Inverter I14 zum Signal OEi. Die komplementären Signale und OEi werden als Steuersignale an die Ausgangspufferschaltung 23 geliefert. Wenn das Signal P auf dem Pegel "1" liegt, wird ein Ausgang des NOR-Gatters NR4 auf den Pegel "0", das Ausgangssignal des Inverters I13 auf den Pegel "1" und das Ausgangssignal OEi des Inverters I14 auf den Pegel "0" gelegt.
Ein weiteres Ausführungsbeispiel, bei dem der Operationsspielraum eines IC-Chip hinsichtlich einer Versorgungsspannungsschwankung während einer Änderung des Ausgangsdatums oder bei Eingang von externem Rauschen noch erweitert wird, ist nachstehend im Vergleich zu der in der Fig. 13 dargestellten Anordnung beschrieben.
Die Fig. 18 zeigt einen Teil eines Halbleiterspeichers, der sich von dem Halbleiterspeicher der Fig. 13 darin unterscheidet, daß er eine Steuerschaltung 112 zum Empfang der Signale P von dem Impulsgenerators 25 umfaßt. Die Steuerschaltung 112 setzt ein Leseverstärkersteuersignal ST, ein Übertragungssteuerschaltung-Steuersignal DLY und ein Ausgangspuffersteuerschaltung-Steuersignal ab. Da die anderen Anordnungen identisch mit denjenigen der Schaltung der Fig. 13 sind, kennzeichnen identische Bezugszeichen in der Fig. 18 dieselben Teile wie in der Fig. 13. In diesem Fall werden das invertierte Signal des Signals DLY und das Signal DLY jeweils anstelle der Signale und P an die Übertragungssteuerschaltung 22 gelegt, wie in der Fig. 19 dargestellt.
Nachstehend wird eine Operation des Speichers der Fig. 18 unter Bezugnahme auf die Impulsübersicht der Fig. 19 beschrieben. Wird das Adreßeingangssignal Add im Zeitpunkt t1 so geändert, daß das Datum aus einer neuen Speicherzelle gelesen wird, so wird eine dem Adreßeingang entsprechende Speicherzelle gewählt. Das Datum aus der gewählten Speicherzelle wird vom Leseverstärker 21 gelesen. Eine Änderung des Adreßeingangssignals Add wird vom Impulssignalgenerator 25 erkannt, und deshalb wird das Signal P auf dem Pegel "1" für eine vorgegebene Zeitspanne ausgegeben. Die obenbeschriebene Operation des Speichers der Fig. 18 ist identisch mit der des Speichers der Fig. 13. Das Signal P wird an die Steuerschaltung 112 gelegt. Als Ergebnis generiert die Steuerschaltung 112 die Leseverstärkersteuersignale (Signal ST und dessen invertiertes Signal ), die Übertragungssteuerschaltung-Steuersignale (das Signal DLY und dessen invertiertes Signal ) und das Ausgangspuffersteuerschaltung-Steuersignal .
Die Leseverstärkersteuersignale (Signal ST und dessen invertiertes Signal ) werden zum Lesen der Daten mit einer höheren Geschwindigkeit und zur Steuerung des Leseverstärkers 21 und gleichzeitig zur Steuerung des Potentials einer Spaltenleitung, über die das Datum aus einer Speicherzelle gelesen wird, herangezogen. Das Signal ST und sein invertiertes Signal dienen zur Steuerung des Potentials einer Spaltenleitung, über die das Datum aus der Speicherzelle gelesen wird, um es auf einen Zwischenpegel zu legen, der zwischen den Potentialen der Spaltenleitung entsprechend dem Pegel "1" bzw. "0" des Datums der Speicherzelle liegt.
Insbesondere wird das Potential der Spaltenleitung durch das Signal ST und sein invertiertes Signal unter Verwendung des Zeitintervalls zwischen dem Moment, in dem sich das Adreßeingangssignal ändert und die neue Speicherzelle gewählt wird, und dem Moment, in dem das Zelldatum an die Spaltenleitung übergeben wird, gelegt. Als Ergebnis ändert sich das Potential der Spaltenleitung vom Zwischenpegel auf das Potential "1" oder "0", wenn das Datum aus der Speicherzelle gelesen wird. Deshalb wird die zur Änderung des Datums auf der Spaltenleitung erforderliche Zeit im Vergleich zu dem herkömmlichen Speicher auf die Hälfte verkürzt, wobei wenn das Datum aus einer Speicherzelle gelesen wird, das Potential der Spaltenleitung sich vom Potential "1" zu dem Potential "0" ändert und umgekehrt. Selbst wenn der Leseverstärker 21 den Zwischenpegel erkennt, während das Potential der Spaltenleitung auf dem Zwischenpegel gehalten wird, wird das Signal ST, da dieses erkannte Datum nicht das korrekte ist, zu diesem Zeitpunkt auf den Pegel "0" gelegt, um den Leseverstärker 21 in einen inaktiven Zustand zu steuern, wodurch eine übermäßige Stromaufnahme über den Leseverstärker 21 vermieden wird.
In manchen Halbleiterspeichern werden die Potentiale einer Spaltenleitung und einer Pseudo-Spaltenleitung miteinander verglichen, indem man einen Differenzverstärker verwendet, um das in einer Speicherzelle gespeicherte Datum zu erkennen. Ein Speicher dieses Typs wird auf die folgende Weise gesteuert.
Wird ein Adreßeingangssignal geändert und das Signal P auf den Pegel "1" gelegt, so wird das Signal ST auf den Pegel "0" gelegt. Als Ergebnis wird der Leseverstärker 21 so gesteuert, daß er einen inaktiven Zustand annimmt, um seine Stromaufnahme zu senken, und gleichzeitig werden Ausgleichstransistoren (Transistoren N5, P3 und N6 in einer eine Speicherzellenanordnung, ein Spaltenauswahlgatter und einen Leseverstärker umfassenden Schaltung, die in der Fig. 21 dargestellt ist und später beschrieben wird), die zwischen der Spaltenleitung und der Pseudo-Spaltenleitung eingeschaltet sind, eingeschaltet, so daß sie die Potentiale der Leitungen im wesentlichen ausgleichen. Erscheint danach ein Datum aus einer neu gewählten Speicherzelle auf der Spaltenleitung, wird das Signal ST auf den Pegel "1" gelegt. Da das Signal ST auf den Pegel "1" eingestellt ist, werden die Ausgleichstransistoren ausgeschaltet. In diesem Fall werden die Potentiale der Spalten- und der Pseudo- Spaltenleitung so eingestellt, daß sie einander im wesentlichen gleich sind. Erscheint das Datum aus der Speicherzelle und der Pseudo-Zelle auf der Spaltenleitung und der Pseudo-Spaltenleitung, so tritt zwischen den Potentialen der Leitungen sofort eine Potentialdifferenz auf. Da diese Potentialdifferenz von dem Differenzverstärker gelesen und verstärkt wird, kann man eine schnelle Auslesegeschwindigkeit der Daten erhalten. Wenn das Signal ST wie oben beschrieben auf dem Pegel "1" liegt, liest der Leseverstärker 21 das Datum aus der neu gewählten Speicherzelle und schickt es an die Übertragungssteuerschaltung 22.
Liegt das Signal ST auf dem Pegel "0", so wird das Ausgangspuffersteuerschaltungs-Steuersignal auf den Pegel "1" gelegt. Als Ergebnis wird der Ausgang von der Ausgangspuffersteuerschaltung 100 auf den Pegel "1" gelegt, und der Ausgang der Ausgangspufferschaltung 23 wird in den Zustand hoher Impedanz gebracht. Wenn das Signal ST auf dem Pegel "0" liegt, wird außerdem das Übertragungssteuerschaltung-Steuersignal DLY auf den Pegel "0" gelegt. Als Ergebnis wird die Verzögerungszeit der Übertragungssteuerschaltung 22 kurz eingestellt, so daß ein Eingang an der Übertragungssteuerschaltung 22 sofort an die Ausgangspufferschaltung 23 geliefert wird. In diesem Fall wird der Ausgang der Ausgangspufferschaltung 23 aus folgenden Gründen in den Zustand hoher Impedanz gebracht. Da sich wie oben beschrieben, die Adreßeingangssignale in geringfügig voneinander verschiedenen Zeitpunkten ändern, wird ein Datum entsprechend einer falschen Adresse während des Zeitintervalls zwischen dem ersten und letzten Moment der Änderung der Adreßsignale aus einer Speicherzelle ausgegeben. Liegt zu diesem Zeitpunkt das Signal DLY auf dem Pegel "0", wird das Datum aus der falschen Speicherzelle sofort über die Übertragungssteuerschaltung 22 in die Ausgangspufferschaltung 23 eingegeben.
Befindet sich deshalb in diesem Fall der Ausgang der Ausgangspufferschaltung 23 in dem Zustand hoher Impedanz, so kann eine Datenausgabe aus der falschen Speicherzelle vermieden werden. Da außerdem wie oben beschrieben ein Ausgang vom Leseverstärker 21 nicht von der Ausgangspufferschaltung 23 abgesetzt zu werden braucht, während der Leseverstärker 21 so gesteuert ist, daß er sich in einem inaktiven Zustand befindet, wird der Ausgang der Ausgangspufferschaltung 23 in den Zustand hoher Impedanz versetzt.
Außerdem wird das Signal DLY auf den Pegel "0" gelegt, um die Verzögerungszeit der Übertragungssteuerschaltung 22 zu verkürzen und das Datum rasch zu übertragen, wenn das Datum aus der neu gewählten Speicherzelle vom Leseverstärker 21 gelesen/verstärkt wird und die Übertragungssteuerschaltung 22 erreicht. Ist die Verzögerungszeit der Übertragungssteuerschaltung 22 lang eingestellt und fungiert die Übertragungssteuerschaltung 22 als ein Rauschunterdrücker, wird vorzugsweise ein Ausgang von der Übertragungssteuerschaltung 22 von der Ausgangspufferschaltung 23 als Ausgang beibehalten. Das Signal oder DLY braucht deshalb nicht sofort umgeschaltet zu werden, nachdem das Signal ST auf den Pegel "0" gelegt ist. Es ist statt dessen vorteilhaft, wenn das oder DLY umgeschaltet wird, nachdem eine vorgegebene Zeitspanne ab dem Moment, in dem das Signal ST auf den Pegel "0" gelegt ist, abgelaufen ist.
Das Signal ST wird auf den Pegel "1" gelegt, wenn die Potentiale der Spaltenleitung und der Pseudo-Spaltenleitung einander im wesentlichen gleich werden. Als Ergebnis wird das Datum aus der neu gewählten Speicherzelle durch den Leseverstärker 21 gelesen/verstärkt und an die Übertragungssteuerschaltung 22 gelegt. Da in diesem Fall das Signal DLY auf dem Pegel "0" liegt und deshalb die Verzögerungszeit der Übertragungssteuerschaltung 22 kurz ist, wird der Eingang zur Schaltung 22 sofort abgesetzt und an die Ausgangspufferschaltung 23 geliefert. Das Steuersignal wird auf den Pegel "0" gelegt, wenn das Datum aus der neu gewählten Speicherzelle die Ausgangspufferschaltung 23 erreicht. Folglich wird der Ausgang von der Ausgangspuffersteuerschaltung 100 auf den Pegel "0" gelegt, und der Zustand hoher Impedanz des Ausgang der Ausgangspufferschaltung 23 wird aufgehoben, wodurch das Datum aus der neu gewählten Speicherzelle nach außen ausgegeben wird. Wird das Steuersignal auf den Pegel "0" gelegt, so wird das Signal DLY auf den Pegel "1" gelegt und damit die Verzögerungszeit der Übertragungssteuerschaltung 22 lang eingestellt.
Das bedeutet, daß die Verzögerungszeit der Übertragungssteuerschaltung 22 kurz eingestellt ist, wenn das Signal DLY auf dem Pegel "0" liegt, so daß ihr Eingang sofort ausgegeben wird, während die Verzögerungszeit auf einen vorgegebenen Wert verlängert wird, wenn das Signal DLY auf den Pegel "1" gelegt wird. Ist also die Zeitbreite eines Eingangssignals der Übertragungssteuerschaltung 22 kürzer als ein vorgegebener Wert von deren Verzögerungszeit, wenn das Signal DLY auf dem Pegel "1" liegt, so wird dieser Eingang von der Übertragungssteuerschaltung 22 absorbiert, so daß sich ihr Ausgang nicht ändert. In dieser Anordnung wird das Signal DLY während des Zeitintervalls zwischen dem Moment, in dem das Datum aus einer neu gewählten Speicherzelle am Ausgang des Leseverstärkers 21 erscheint, und dem Moment, in dem das Datum sofort von der Übertragungssteuerschaltung 22 abgesetzt wird, vorzugsweise auf den Pegel "0" gelegt.
Entsprechend dem obenbeschriebenen Speicher der Fig. 18 kann der Operationsspielraum der Schaltung weiter vergrößert werden, da der Leseverstärker 21, die Übertragungssteuerschaltung 22 und die Ausgangspuffersteuerschaltung 100 durch verschiedene Signale gesteuert werden. Außerdem wird entsprechend dem obigen Speicher selbst dann, wenn ein Operationsfehler im Leseverstärker 21 aufgrund einer Schwankung der Versorgungsspannung bei der Datenausgabeoperation auftritt, ein falscher Ausgang des Leseverstärkers 21 von der Übertragungssteuerschaltung 22 absorbiert, da das Signal DLY zu diesem Zeitpunkt auf dem Pegel "1" liegt und eine lange Verzögerungszeit eingestellt ist, sofern die Zeitbreite des falschen Ausgangs innerhalb der vorgegebenen Verzögerungszeit liegt, so daß sich der Ausgang der Übertragungssteuerschaltung 22 nicht ändert, wodurch die Ausgangspufferschaltung 23 daran gehindert wird, das falsche Datum auszugeben. Außerdem kann selbst dann, wenn ein Adreßeingangsabschnitt oder ein Eingangssignal rauschbehaftet sind, die Ausgabe des falschen Datums von der Ausgangspufferschaltung 23, wie oben beschrieben, verhindert werden.
Das bedeutet, daß entsprechend der obenbeschriebenen, in der Fig. 18 dargestellten Anordnung ein hochzuverlässiger Halbleiter-IC erhalten werden kann. Dieser Halbleiter-IC kann einen Operationsfehler in seinen internen Schaltungen aufgrund einer Schwankung der Versorgungsspannung bei einer Änderung der Ausgangsdaten oder von externem Rauschen vermeiden. Außerdem kann in dem Halbleiter-IC das Treibervermögen eines Ausgangspuffertransistors hoch eingestellt und der Operationsspielraum jedes IC-Chip bezüglich der Schwankungen der Versorgungsspannung oder Rauschen vergrößert werden, während seine Datenauslesegeschwindigkeit auf einem hohen Wert gehalten wird.
Die Fig. 20 zeigt einen detaillierten Aufbau der Steuerschaltung 112 des in der Fig. 18 dargestellten Halbleiterspeichers. Die Fig. 21 zeigt einen detaillierten Aufbau der Speicherzellenanordnung 18, des Spaltenauswahlgatters 20 und des Leseverstärkers 21. Die Fig. 22 zeigt einen detaillierten Aufbau der Ausgangspuffersteuerschaltung 100. Diese Anordnungen werden nachstehend kurz beschrieben. Sind in dem Halbleiterspeicher der Fig. 18 Daten aus einer Speicherzelle auszulesen, so sind die folgenden zwei Fälle zu betrachten. Im ersten Fall wird das Datum aus einer neu gewählten Speicherzelle durch eine Änderung des Adreßeingangs ausgelesen, wenn sich der Chip in einem Wählzustand (aktiven Zustand) befindet. Im zweiten Fall wird das Datum aus einer Speicherzelle ausgelesen, die durch eine Adresse gewählt ist, die eingegeben wird, wenn der Chip aus einem Nicht-Wählzustand (Bereitschaftszustand) in einen Wählzustand (aktiven Zustand) umgeschaltet wird. Das heißt, das Datum wird gelesen, wenn sich ein Adreßeingang oder ein Chipfreigabeeingang (oder ein Chip-Wahlsignal) ändert.
In der in der Fig. 20 dargestellten Steuerschaltung 112 sind deshalb eine Adreßpuffer-Ersatzschaltung 121, eine Zeilendecodierer-Ersatzschaltung 122, eine Wortleitungs- Ersatzschaltung 123 und eine Taktdetektorschaltung 124 so mit dem Eingang eines ST-Signalgenerators 125 verbunden, daß der ST-Signalgenerator 125 veranlaßt wird, ein Signal und sein invertiertes Signal ST zu Zeitpunkten abzusetzen, die einem Zeitintervall zwischen dem Moment, in dem einer der beiden obigen Fälle eintritt, d.h. ein Adreßeingang wird geändert oder ein Chip wird in einen Wahlzustand versetzt, und dem Moment, in dem eine Wortleitung der Speicherzellenanordnung tatsächlich gewählt wird, entsprechen.
Insbesondere wird das Signal über die Adreßpuffer- Ersatzschaltung 121 an die Zeilendecodierer-Ersatzschaltung 122 geliefert. Die Ausgangsstufe der Zeilendecodierer- Ersatzschaltung 122 wird durch das Signal P gesteuert, so daß ein Ausgang der Schaltung 122 an die Wortleitungs-Ersatzschaltung 123 gelegt wird. Speicherzellen CELL der Wortleitungs-Ersatzschaltung 123 sind mit einer einer Wortleitung entsprechenden Signalleitung DWL gekoppelt. N- Kanal-Transistoren N103, von denen jeder durch das Signal P eingeschaltet wird, sind zwischen der Signalleitung DWL und dem Masseanschluß eingeschaltet. Die Taktdetektorschaltung 124 ist mit der Ausgangsseite der Wortleitungs-Ersatzschaltung 123 verbunden.
Wird bei dieser Anordnung ein Adreßeingang geändert und das Signal P auf den Pegel "1" gelegt, während das Signal auf dem Pegel "0" liegt, d.h. in einem aktiven Zustand ist, so wird ein Ausgang der Wortleitungs-Ersatzschaltung 123 auf den Pegel "0" eingestellt. Wenn das Signal P nach dieser Operation auf dem Pegel "0" liegt, so wird die einer Wortleitung in der Wortleitungs-Ersatzschaltung 123 entsprechende Signalleitung DWL mit derselben Geschwindigkeit auf den Pegel "1" geladen, mit der eine Wortleitung in der Speicherzellenanordnung 18 geladen wird. Die Taktdetektorschaltung 124 erkennt einen Zeitpunkt, in dem die Wortleitung der Speicherzellenanordnung 18 einen vorgegebenen Pegel erreicht.
Liegt das Signal auf dem Pegel "0" und ist in einem Zustand aktiviert, in dem eine Adresse eingegeben wird, so wird eine Änderung des Signals über die Adreßpuffer- Ersatzschaltung 121 und die Zeilendecodierer-Ersatzschaltung 122 in die Wortleitungs-Ersatzschaltung 123 eingegeben. Anschließend wird die einer Wortleitung in der Wortleitungs-Ersatzschaltung 123 entsprechende Signalleitung DWL mit derselben Geschwindigkeit auf den Pegel "1" geladen, mit der die Wortleitung in der Speicherzellenanordnung 18 geladen wird. Die Taktdetektorschaltung 124 erkennt einen Zeitpunkt, in dem die Wortleitung der Speicherzellenanordnung 18 einen vorgegebenen Pegel erreicht. In der Taktdetektorschaltung 124 sind ein einzelner p- Kanal-Transistor P103 und zwei parallel geschaltete n- Kanal-Transistoren N105 und N106 in Reihe zwischen den Potentialen VDD und VSS geschaltet, so daß ein Eingang an jedes Gate gelegt werden kann. In diesem Ausführungsbeispiel werden zwei n-Kanal-Transistoren verwendet. Wird jedoch eine Vielzahl von p- und n-Kanal-Transistoren vorbereitet, und wird die Anzahl der zu koppelnden Transistoren geändert, so kann das Verhältnis der p-Kanal- zu den n- Kanal-Transistoren beliebig geändert werden. Deshalb kann der Erkennungspegel (Schwellwert) der Taktdetektorschaltung 124 zur Erkennung der Spannung der einer Wortleitung in der Wortleitungs-Ersatzschaltung 123 entsprechenden Signalleitung DWL beliebig eingestellt werden.
Ein Ausgang der Taktdetektorschaltung 124 wird an den ST- Signalgenerator 125 gelegt. Das Ausgangssignal ST von der Zwischenstufe des ST-Signalgenerators 125 wird an einen -Signalgenerator 126 zur Generierung des Signals gelegt. Der Ausgang von dem -Signalgenerator 126 wird zusammen mit dem Signal an einen DLY-Signalgenerator 127 gelegt. Als Ergebnis generiert der DLY-Signalgenerator 127 das Signal DLY und dessen invertiertes Signal . In jeder der obenbeschriebenen Schaltungen kennzeichnet das Bezugszeichen I einen Inverter; C einen Kondensator; P einen p-Kanal-Transistor; N einen n-Kanal-Transistor; NR ein NOR-Gatter; NA ein NAND-Gatter und TG ein Übertragungsgatter.
In der Steuerschaltung 112 wird das Signal ST auf den Pegel "0" eingestellt, nachdem das Signal P auf den Pegel "1" gegangen ist. Das Signal wird auf den Pegel "1" gelegt, nachdem das Signal ST auf den Pegel "0" gegangen ist. Nachdem das Signal nach "1" gegangen ist, wird das Ausgangssignal von der Ausgangspuffersteuerschaltung 100 (die später unter Bezugnahme auf die Fig. 27 beschrieben wird) auf den Pegel "1" gelegt. Das Signal DLY wird auf den Pegel "0" gelegt, nachdem das Signal nach "1" gegangen ist. Wenn das Signal P auf dem Pegel "0" liegt, nimmt das Signal nach Ablauf einer bestimmten Verzögerungszeit den Pegel "1" an. Das Signal wird auf den Pegel "0" gelegt, nachdem das Signal ST nach "1" gegangen ist. Das Signal DLY wird auf den Pegel "1" eingestellt, nachdem das Signal den Pegel "0" angenommen hat. Erkennt die Ausgangspuffersteuerschaltung 100 den Pegel "1" des Signals DLY, so wird das Signal auf den Pegel "0" gelegt. Das bedeutet, daß dann, wenn das Signal P ein Signal ST auf logisch "1" wird, sich die Signale , und DLY in der angegebenen Reihenfolge ändern. Wird das Signal P ein Signal ST auf logisch "0", so ändern sich die Signale , DLY und in der angegebenen Reihenfolge.
Die Fig. 21 zeigt die Speicherzellenanordnung 18, die Spaltenauswahlschaltung 20 und den Leseverstärker 21 in dem Halbleiterspeicher, wobei als Leseverstärker 21 ein Differenzverstärker dient. Wie aus der Fig. 21 ersichtlich ist, kennzeichnen die Bezugszeichen MC1 bis MCn Speicherzellen, die aus MOS-Transistoren mit schwebendem Gate gebildet sind; DCm kennzeichnet eine aus einem MOS-Transistor mit schwebendem Gate gebildet Pseudo-Zelle; WLm eine Zeilenleitung; BL1 bis BLn Spaltenleitungen; und DBL eine Pseudo- Spaltenleitung. Das Bezugszeichen 15 kennzeichnet einen Zeilendecodierer und 14 einen Spaltendecodierer. Die Bezugszeichen BT1 bis BTn kennzeichnen Spaltenauswahlgattertransistoren und DBT kennzeichnet eines Pseudo-Spaltenauswahltransistor, der einem der Transistoren BT1 bis BTn entspricht und dessen Gate mit dem Potential VDD verbunden ist. Der Transistor DBT ist in der Pseudo-Spaltenleitung DBL eingeschaltet. Das Bezugszeichen BL kennzeichnet eine Spaltenleitung, an die die Spaltenauswahlgattertransistoren BT1 bis BTn gemeinsam angeschlossen sind; mit LD1 ist eine erste Lastschaltung gekennzeichnet, die mit der Spaltenleitung BL gekoppelt ist; LD2 ist eine zweite Lastschaltung, die mit der Pseudo-Spaltenleitung DBL gekoppelt ist. Das Potential Vin einer Spaltenleitung BL' an der Ausgangsseite der ersten Lastschaltung LD1 und das Potential (Referenzpotential) Vref einer Pseudo-Spaltenleitung DBL' an der Ausgangseite der zweiten Lastschaltund LD2 werden an einen Datendetektor-Schaltungsabschnitt 28 (z.B. aus einem CMOS- Stromspiegel gebildet) des Leseverstärker des Differenzverstärkertyps gelegt.
Außerdem ist der n-Kanal-Transistor N5 mit einem Gate zum Empfang des Signals zwischen der ersten und zweiten Lastschaltung LD1 und LD2 eingeschaltet. Ein CMOS-Übertragungsgatter, das aus parallel geschalteten p- und n-Kanal- Transistoren P3 bzw. N6 besteht, mit Gates zum Empfang des Signals ST und des invertierten Signals ist zwischen der Spaltenleitung BL' und der Pseudo-Spaltenleitung DBL' (zwischen den beiden Eingangsanschlüssen des Datendetektor- Schaltungsabschnitts 28) eingeschaltet.
In dem obenbeschriebenen Leseverstärker ist ein p-Kanal- Transistor P4 zur Aktivierungssteuerung mit einem Gate zum Empfang des invertierten Signals zwischen dem Potential VDD und dem Datendetektor-Schaltungsabschnitt 28 eingeschaltet. Ist bei dieser Anordnung der Transistor P4 ausgeschaltet, wird der Datendetektor-Schaltungsabschnitt 28 in einen inaktiven Zustand versetzt, um seine Stromaufnahme zu verringern. Ein n-Kanal-Transistor N7 mit einem Gate zum Empfang des invertierten Signals ist zwischen dem Ausgangsanschluß des Abschnitts 28 und dem Masseanschluß eingeschaltet. Ein p-Kanal-Transistor P5 mit einem Gate zum Empfang des Signals ST ist in der ersten Lastschaltung LD1 angeordnet. Ein p-Kanal-Transistor P6 mit einem Gate zum Empfang des Signals ST ist in der zweiten Lastschaltung LD2 angeordnet.
In der obenbeschriebenen Schaltungsanordnung der Fig. 21 wird das Datum aus einer gewählten Speicherzelle durch Vergleich des Referenzpotentials Vref der Pseudo-Spaltenleitung DBL', das auf Basis des Datums in der Pseudo-Zelle DCm generiert wird, mit dem Potential Vin der Spaltenleitung BL', das auf Basis des aus der gewählten Speicherzelle ausgelesenen Datums generiert wird, erkannt. Ändert sich ein Adreßeingangssignal, so wird das Signal ST auf den Pegel "0" gelegt, so daß der p-Kanal-Transistor P4 zur Aktivierungssteuerung ausgeschaltet wird, und die Transistoren N5, N6, P3, P6 und P6 eingeschaltet werden. Als Ergebnis werden die Spaltenleitung BL' und die Pseudo-Spaltenleitung DBL' über die Transistoren N5, N6 und P3 kurzgeschaltet und auf im wesentlichen gleiche Potentiale gelegt. Um in diesem Fall die Spaltenleitung BL' und die Pseudo-Spaltenleitung DBL' mit einer höheren Geschwindigkeit auf gleiche Potentiale zu legen, werden die p-Kanal-Transistoren P5 und P6 der ersten und zweiten Lastschaltung LD1 und LD2 eingeschaltet, um die Strombelastbarkeit der Lastschaltungen LD1 und LD2 höher als in der normalen Leseoperation einzustellen. Des weiteren wird in diesem Fall der n-Kanal-Transistor N7 an der Ausgangsseite des Leseverstärkers eingeschaltet, und ein Ausgang des Leseverstärkers wird auf den Pegel "0" gelegt.
Nachstehend wird eine Operation des in der Fig. 21 gezeigten Leseverstärkers unter Bezugnahme auf die Impulsübersicht des Ausführungsbeispiels (Fig. 23A) und die Impulsübersicht für einen Fall (Fig. 23B) beschrieben, in dem die Transistoren N5, N6, P3, P5 und P6 nicht verwendet werden. Liegt das Datum aus einer gewählten Speicherzelle auf dem Pegel "1", ist das Potential Vin der Spaltenleitung BL niedriger als das Referenzpotential Vref der Pseudo-Spaltenleitung DBL'. In diesem Fall werden entsprechend dem obigen Ausführungsbeispiel, wie in der Fig. 23A dargestellt, die Spaltenleitung BL' und die Pseudo-Spaltenleitung DBL' mit einer höheren Geschwindigkeit über die Transisoren N5, N6 und P3 auf gleiche Potentiale gelegt, wenn das Signal ST auf den Pegel "0" gelegt ist. Liegt das Signal ST auf dem Pegel "1" und ist der p-Kanal-Transistor P4 eingeschaltet, so erscheint eine erforderliche Potentialdifferenz rasch, da die Potentiale der Spaltenleitung BL' und der Pseudo-Spaltenleitung DBL' gegenüber dem im wesentlichen gleichen Pegel geändert werden. Als Ergebnis kann das Datum aus der Speicherzelle gelesen/verstärkt und mit einer höheren Geschwindigkeit ausgegeben werden.
Werden im Gegensatz dazu die Transistoren N5, N6, P3, P5 und P6 nicht verwendet, so wird das Zeitintervall zwischen dem Moment, in dem das Potential der Spaltenleitung BL' durch das Datum aus der gewählten Speicherzelle geändert wird, und dem Moment, in dem eine erforderliche Potentialdifferenz zwischen dem Potential Vin und dem Referenzpotential Vref erscheint, verlängert, wie aus der Fig. 23B ersichtlich. Das Datum aus der Speicherzelle kann deshalb nicht mit hoher Geschwindigkeit gelesen/verstärkt werden.
In der in der Fig. 22 dargestellten Ausgangspuffersteuerschaltung kennzeichnet das Bezugszeichen ein Ausgangsfreigabesteuersignal. Die Signale und werden an ein NOR-Gatter NR5 mit zwei Eingängen gelegt. Ein Ausgang des NOR-Gatters NR5 wird über ein NOR-Gatter NR6 mit zwei Eingängen, von denen einer mit dem Potential VSS verbunden ist, an einen Eingangsanschluß eines NOR-Gatters NR7 mit zwei Eingängen gelegt. Das Signal wird an den anderen Eingangsanschluß des NOR-Gatters NR7 gelegt und dessen Ausgang wird an einen Eingangsanschluß eines NAND-Gatters NA1 mit zwei Eingängen gelegt. Das Signal DLY wird an den anderen Eingangsanschluß des NAND-Gatter NA1 gelegt, und ein Inverter I15 ist mit dessen Ausgangsseite verbunden.
Wenn das Signal in der Ausgangspuffersteuerschaltung auf den Pegel "1" eingestellt ist, wird ein Ausgang des NOR-Gatters NR7 auf den Pegel "0" gelegt. Das Signal als ein Ausgang des NAND-Gatters NA1 wird dann auf den Pegel "1", und das Signal OEi als ein Ausgang des Inverters I15 wird auf den Pegel "0" gelegt. Als Ergebnis wird der Ausgang der Ausgangspufferschaltung 23 durch die komplementären Signale und OEi in einen Zustand hoher Impedanz versetzt. Im Gegensatz dazu wird das Signal auf den Pegel "0" und das Signal OEi auf den Pegel "1" gelegt, wenn die Signale , und auf dem Pegel "0" und das Signal DLY auf dem Pegel "1" liegen. Als Ergebnis wird das Datum aus der Ausgangspufferschaltung 23 ausgegeben.
Die Fig. 24 zeigt einen Teil eines Halbleiterspeichers als ein Halbleiter-IC entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Dieser Halbleiterspeicher unterscheidet sich von dem herkömmlichen in der Fig. 4 dargestellten Halbleiterspeicher darin, daß er eine Datenzwischenspeicherschaltung 27 umfaßt, deren Betriebszustand durch ein vom Impulssignalgenerator 25 abgesetztes Impulssignal gesteuert wird, und die zwischen der Übertragungssteuerschaltung 22 und der Ausgangspufferschaltung 23 eingeschaltet ist.
Im einzelnen wählt die Zeilendecodierschaltung 15, wie in der Fig. 24 gezeigt, eine Wortleitung der Speicherzellenanordnung 18, in der Speicherzellen zur Datenspeicherung angeordnet sind. Die Spaltendecodierschaltung 14 wählt durch Steuerung des Spaltenauswahlgatters 20 eine Bitleitung der Speicherzellenanordnung 18. Mit dieser Operation wird eine Speicherzelle aus der Speicherzellenanordnung 18 gewählt, und der Leseverstärker 21 führt eine Lese-/Verstärkungsoperation in Übereinstimmung mit dem in der gewählten Speicherzelle befindlichen Datum aus. Ein Ausgang des Leseverstärkers 21 wird über die Übertragungssteuerschaltung 22, die Datenzwischenspeicherschaltung 27 und die Ausgangspufferschaltung 23 nach außen ausgelesen. Die Operationen der Übertragungssteuerschaltung 22 und der Datenzwischenspeicherschaltung 27 werden auf eine später zu beschreibende Weise gesteuert.
Die Ausgänge des Zeilen- und Spaltenadreßpuffers 12 und 13 werden jeweils an den Impulssignalgenerator 25 gelegt. Anschließend werden Impulsausgänge des Impulssignalgenerators 25 von einer einzelnen Busleitung über beispielsweise ein OR-Gatter (nicht dargestellt) gekoppelt, so daß das Impulssignal P von dem Impulssignalgenerator 25 generiert wird. Das Signal P steuert die Operationen der Übertragungssteuerschaltung 22 und der Datenzwischenspeicherschaltung 27.
Da die Adreßpufferschaltungen 12 und 13 und der Adreßimpulssignalgenerator 25 (Fig. 24) identisch mit denjenigen in Zusammenhang mit der Fig. 15 beschriebenen sind, wird auf ihre Beschreibung verzichtet. In der folgenden Beschreibung entspricht ein aktiver Zustand der Übertragungssteuerschaltung 22 einem Zustand, in dem die Verzögerungsschaltung 91 in der Fig. 16 als eine Art Rauschunterdrücker fungiert, während ein inaktiver Zustand der Übertragungssteuerschaltung 22 einem Zustand entspricht, in dem die Schaltung 91 als eine Imgehungsschaltung hinsichtlich der Verzögerungsschaltung fungiert und einen Eingang sofort absetzt.
Die Fig. 25 zeigt den detaillierten Aufbau der Datenzwischenspeicherschaltung 27 in der Fig. 24. Ein Ausgang der Übertragungssteuerschaltung 22 wird an einen getakteten Inverter CI2 gelegt. Drei Inverter I16 bis I18 sind mit der Ausgangsseite des getakteten Inverters CI2 verbunden. Ein getakteter Inverter CI3 zur Zwischenspeicherung ist zwischen dem Ausgangs- und Eingangsknoten des Inverters I16 der ersten Stufe eingeschaltet. Der getaktete Inverter CI2 der Eingangsstufe, ein p-Kanal-Transistor, der durch das auf dem Pegel "0" liegende Signal P eingeschaltet wird, und ein n-Kanal-Transistor, der durch ein auf dem Pegel "1" liegendes invertiertes Signal des Signals P eingeschaltet wird, sind in Reihe mit einem Inverter geschaltet. In dem getakteten Inverter CI3 für die Zwischenspeicherung sind ein n-Kanal-Transistor, der durch das invertierte Signal des Signals P eingeschaltet wird, und ein n- Kanal-Transistor, der durch das auf dem Pegel "1" liegende Signal P eingeschaltet wird, in Reihe mit einem Inverter geschaltet.
Während das Signal P auf dem Pegel "0" gehalten wird, wird deshalb der getaktete Inverter CI2 der Eingangsstufe aktiviert, und der getaktete Inverter CI3 zur Zwischenspeicherung ist in einem inaktiven Zustand. Als Ergebnis wird ein Eingang über den getakteten Inverter CI2 der Eingangsstufe und die drei Inverter I16 bis I18 an die Ausgangspufferschaltung 23 geliefert. Dieser Zustand wird im folgenden als inaktiver (nicht zwischenspeichernder) Zustand der Datenzwischenspeicherschaltung 27 bezeichnet. Während das Signal P auf dem Pegel "1" gehalten wird, ist der Inverter CI2 in einem inaktiven Zustand, und der Inverter CI3 ist aktiviert. Als Ergebnis wird ein Eingang des Inverters I16 der ersten Stufe in dem getakteten Inverter CI3 und dem Inverter I16 der ersten Stufe zwischengespeichert. Dieses zwischengespeicherte Datum wird über die Inverter I17 und I18 an die Ausgangspufferschaltung 23 ausgegeben. Dieser Zustand wird als aktiver Zustand der Datenzwischenspeicherschaltung 27 bezeichnet.
Eine Operation des Speichers der Fig. 24 wird nachstehend unter Bezugnahme auf die Impulsübersicht der Fig. 26 beschrieben. Wird das Adreßeingangssignal Add im Zeitpunkt t1 so geändert, daß das Datum aus einer neuen Speicherzelle gelesen wird, so wird die dem Adreßeingang entsprechende Speicherzelle aus der Speicherzellenanordnung 18 durch die Zeilen- und Spaltendecodierer 14 und 15 und das Spaltenauswahlgatter 20 gewählt. Das Datum wird vom Leseverstärker 21 aus der gewählten Speicherzelle gelesen. Zusätzlich zu einer solchen normalen Leseoperation wird die Änderung des Adreßeingangssignals Add von dem Impulssignalgenerator 25 erkannt, und das Impulssignal P (Pegel "1") wird für eine vorgegebene Zeitspanne ausgegeben. Wenn das Signal P generiert wird und eine lange Verzögerungszeit eingestellt ist, wird die Datenzwischenspeicherschaltung 27 in einen aktiven Zustand eingestellt.
Demzufolge speichert die Datenzwischenspeicherschaltung 27 das Datum aus einer einer Adresse entsprechenden Speicherzelle vor der Adreßänderung und gibt es an die Ausgangspufferschaltung 23 aus. Die Übertragungssteuerschaltung 22 gibt das Datum aus der neu gewählten Speicherzelle sofort aus, das vom Leseverstärker 21 gelesen und der Datenzwischenspeicherschaltung 27 bestätigt wird. Wird das Signal P nach Ablauf einer vorgegebenen Zeitspanne auf den Pegel "0" gelegt, so fungiert die Übertragungssteuerschaltung 22 als Rauschunterdrücker. Außerdem wird die Datenzwischenspeicherschaltung 27 in einen inaktiven Zustand versetzt und liefert den vom Leseverstärker 21 bestätigten Ausgang an die Ausgangspufferschaltung 23.
Mit dem obenbeschriebenen Speicher der Fig. 24 können dieselben Wirkungen erzielt werden wie bei den Speichern, die unter Bezugnahme auf die Fig. 13 und 18 beschrieben worden sind. Dies wird nachstehend erläutert. Entsprechend dem Speicher der Fig. 24 wird selbst dann, wenn ein Operationsfehler im Leseverstärker 21 aufgrund einer Schwankung der Versorgungsspannung bei der Datenausgabeoperation auftritt, und wenn ein falscher Leseverstärkerausgang vorliegt, wie durch Abschnitt A in der Fig. 26 gekennzeichnet, der falsche Ausgang von der Übertragungssteuerschaltung 22 absorbiert, da das Signal P zu diesem Zeitpunkt auf dem Pegel "0" liegt und die Übertragungssteuerschaltung 22 als Rauschunterdrücker fungiert, so daß ihr Ausgang nicht geändert wird, sofern die Dauer des falschen Ausgangs des Leseverstärkers 21 innerhalb der vorgegebenen Zeitspanne liegt, wodurch die Ausgangspufferschaltung 23 an der Ausgabe des falschen Datums gehindert wird. Folglich kann das Treibervermögen eines Ausgangspuffertransistors hoch eingestellt werden, und die Datenauslesegeschwindigkeit kann weiter erhöht werden.
Ändert sich die Spannung einer Leistungsquelle, so setzt ein Adreßeingangsabschnitt ein Impulsdatum ab, und ein Datum aus einer falschen Speicherzelle entsprechend einer falschen Adresse wird einschl. des Impulses entsprechend der Versorgungsspannungsschwankung von dem Leseverstärker 21 gelesen, so daß ein falscher Ausgang am Ausgang des Leseverstärkers 21 erscheint, wie durch Abschnitt B in der Fig. 26 angegeben. In diesem Fall jedoch befindet sich die Datenzwischenspeicherschaltung 27 in einem aktiven Zustand, wenn das Signal P auf dem Pegel "0" liegt. Deshalb speichert die Datenzwischenspeicherschaltung 27 das Datum aus einer einer Adresse entsprechenden Speicherzelle und gibt es an die Ausgangspufferschaltung 23 aus. Selbst wenn das Signal P nach Ablauf einer vorgegebenen Zeitspanne auf den Pegel "0" gelegt wird, ändert sich der Ausgang der Ausgangspufferschaltung 23 nicht von Pegel "1" nach Pegel "0" und umgekehrt, da der Ausgang des Leseverstärkers 21 mit dem zwischengespeicherten Datum in der Datenzwischenspeicherschaltung 27 übereinstimmt.
Da außerdem die Dateneingangsstufe des IC Daten von einem anderen IC empfängt, betrachtet die interne Schaltung des IC ein rauschbehaftetes Eingangssignal von einem anderen IC als eine Änderung des Eingangsdatums, und es kann ein Operationsfehler auftreten. Da jedoch selbst dann, wenn ein Adreßeingangsdatum rauschbehaftet ist, wie durch den Abschnitt C in der Fig. 26 markiert, und der Impulssignalgenerator 25 dieses Rauschen erkennt, so daß das Signal P auf den Pegel "1" gelegt wird, das falsche Datum nicht ausgegeben wird, da sich die Datenzwischenspeicherschaltung 27 während dieses Zeitraums in einem aktiven Zustand befindet, das vorige Datum zwischenspeichert und es weiter über die Ausgangspufferschaltung 23 absetzt, tritt somit in dem IC- Chip kein Operationsfehler auf.
Wie oben beschrieben, kann man mit der in er Fig. 24 dargestellten Anordnung einen hochzuverlässigen Halbleiter-IC erhalten. Entsprechend diesem IC wird dann, wenn sich ein Adreßeingangssignal ändert und die Ausgangspufferschaltung zum Datenlesen getrieben wird, die Übertragungssteuerschaltung 22 in einen inaktiven Zustand und die Datenzwischenspeicherschaltung 27 auf Basis eines vom Impulssignalgenerator 25 abgesetzten Impulssignals in einen aktiven Zustand versetzt, um das Eingangsdatum für eine vorgegebene Zeitspanne zwischenzuspeichern, wodurch ein Operationsfehler aufgrund einer Versorgungsspannungsschwankung bei einer Änderung des Ausgangsdatums oder bedingt durch externes Rauschen verhindert wird. Außerdem können das Treibervermögen eines Ausgangspuffertransistors hoch eingestellt und der Operationsspielraum des IC-Chip hinsichtlich Spannungsschwankungen und Rauschen vergrößert werden, während eine hohe Datenlesegeschwindigkeit aufrechterhalten wird.
Nachstehend wird ein weiteres Ausführungsbeispiel beschrieben, bei dem der Operationsspielraum des IC-Chip hinsichtlich einer Spannungsschwankung bei Änderung des Ausgangsdatums oder externem Rauschen gegenüber dem IC mit der in der Fig. 24 gezeigten Anordnung weiter vergrößert werden kann.
Die Fig. 32 zeigt einen Teil eines erfindungsgemäßen Halbleiterspeichers. Dieser Halbleiterspeicher untrscheidet sich von dem in der Fig. 4 gezeigten darin, daß er die folgenden Schaltungen umfaßt: (1) eine Steuerschaltung 112 zum Empfang des Ausgangssignals P von dem Impulssignalgenerator 25, zur Generierung des Leseverstärkersteuersignals ST, des Übertragungssteuerschaltungs-Steuersignals DLY, eines Datenzwischenspeicherschaltungs-Steuersignals LTH und des Ausgangspuffersteuerschaltungs-Steuersignals und zur Lieferung dieser Signale an den Leseverstärker 21, die Übertragungssteuerschaltung 22, die Datenzwischenspeicherschaltung 27 bzw. die Ausgangspuffersteuerschaltung 100, (2) eine Zwischenspeichermodus-Änderungsschaltung 32 zur Generierung eines Steuersignals DHS zur Steuerung der Steuerschaltung 112 auf Basis des internen Freigabesignals , das von einer Chip-Freigabepufferschaltung 31 zur Verstärkung/Formung des extern eingegebenen Chip-Freigabesignals ausgegeben wird, und (3) die Ausgangspuffersteuerschaltung 100 zur Steuerung der Ausgangspufferschaltung 23 auf Basis des Ausgangspuffersteuerschaltungs- Steuersignals von der Steuerschaltung 112 und des Steuersignals DHS von der Zwischenspeichermodus-Änderungsschaltung 32. Da die anderen Anordnungen identisch mit denjenigen des Halbleiterspeichers der Fig. 24 sind, kennzeichnen gleiche Bezugszeichen in der Fig. 27 die gleichen Teile wie in der Fig. 24.
Der Halbleiterspeicher der Fig. 27 verwendet ein System zur Erkennung der Daten z.B. durch Vergleichen des Potentials einer Spaltenleitung, über die Daten aus einer Speicherzelle ausgelesen werden, mit dem Potential einer Pseudo- Spaltenleitung, indem ein Leseverstärker 21 vom Typ eines Differenzverstärkers verwendet wird. Da die Speicherzellenanordnung 18, das Spaltenauswahlgatter 20 und der Leseverstärker 21 denjenigen entsprechen, die unter Bezugnahme auf die Fig. 21 beschrieben worden sind, entfällt eine Beschreibung davon.
Die Steuerschaltung 112 hat die z.B. in der Fig. 28 dargestellte Anordnung. Die Steuerschaltung 112 unterscheidet unterscheidet sich von der Steuerschaltung 112 in der Fig. 20 dadurch, daß ein Datenzwischenspeicherschaltungs-Steuersignalgenerator 134 hinzugefügt ist, und das Signal an einen -Signalgenerator 126 gelegt wird. Da die anderen Anordnungen identisch mit denjenigen der Schaltung in der Fig. 20 sind, kennzeichnen gleiche Bezugszeichen in der Fig. 28 die gleichen Teile wie in der Fig. 20.
Insbesondere sind in dem Datenzwischenspeicher-Steuersignalgenerator 134 p-Kanal-Transistoren P8 und P9 und n- Kanal-Transistoren N8 und N9 in Reihe zwischen den Potentialen VDD und VSS geschaltet sind und ein Ausgangssignal von dem NOR-Gatter NR, an das die Signale und gelegt werden, wird an jedes Gate der p- und n-Kanal-Transistoren P9 und N8 gelegt. Ein p-Kanal-Transistor P10 ist parallel zu dem Transistoor P9 geschaltet. Ein n-Kanal- Transistor N10 ist zwischen dem Drain eines p-Kanal-Transistors P10 und dem Potential VSS eingeschaltet. Das Signal DHS wird an jedes Gate der n- und p-Kanal-Transistoren N10 und P8 gelegt. Das Signal LTH erhält man an dem gemeinsamen Knoten der Drains der p- und n-Kanal-Transistoren P10 und N10 und der p- und n-Kanal-Transistoren P9 und N8, und das Signal LTH wird von einem Inverter I20 invertiert, so daß man das Signal erhält.
Außerdem sind p-Kanal-Transistoren P11 und P12 und n-Kanal- Kanal-Transistoren N11 und N12 in Reihe zwischen den Potentialen VDD und VSS eingeschaltet. Ein n-Kanal-Transistor N13 ist parallel mit dem n-Kanal-Transistor N12 geschaltet. Ein p-Kanal-Transistor P13 ist zwischen dem Knoten der Drains des p- und n-Kanal-Transistors P12 und N11 und dem Potential VDD eingeschaltet. Das Signal LTH wird an jedes Gate der Transistoren P12 und N12 gelegt. Das Signal wird an jedes Gate der Transistoren P13 und N11 gelegt.
Das invertierte Signal des Signals DLY erhält man am gemeinsamen Knoten der Drains der p- und n-Kanal-Transistoren P12 und N11 über einen Inverter I21. Das Signal DLY erhält man aus dem obigen Knoten über zwei Inverter I22 und O23. Das Signal DLY wird dann an jedes Gate der p- und n- Kanal-Transistoren P10 und N9 gelegt.
Bei dieser Anordnung wird das Datenzwischenspeicherschaltungs-Steuersignal LTH auf den Pegel "0" gelegt, wenn das Steuersignal DHS auf dem Pegel "1" liegt, so daß die Datenzwischenspeicherschaltung 27 in einen inaktiven Zustand versetzt wird. Liegen die Signale DHS, LTH bzw. auf dem Pegel "0", "1" bzw. "1", so wird das Übertragungssteuerschaltungs-Steuersignal DLY auf den Pegel "0" gelegt, um die Übertragungssteuerschaltung 22 in einen inaktiven Zustand zu versetzen.
Die Zwischenspeichermodus-Änderungsschaltung 32 hat eine Anordnung, wie sie beispielsweise in der Fig. 29 dargestellt ist. Insbesondere sind p-Kanal-Transistoren P14 und P15 und n-Kanal-Transistoren N14 und N15 in Reihe zwischen den Potentialen VDD und VSS eingeschaltet. Das Signal CED wird an jedes Gate der Transistoren P15 und N14 gelegt. Ein p-Kanal-Transistor P16 ist parallel zu dem Transistor P15 geschaltet. Ein n-Kanal-Transistor N16 ist zwischen dem Drain des Transistors P16 und dem Potential VSS eingeschaltet. Das Signal CEi wird an jedes Gate der p- und n-Kanal- Transistoren P14 und N16 gelegt.
Fünf Inverter I24 bis I28 sind mit dem gemeinsamen Knoten der Drains der p- und n-Kanal-Transistoren P16 und N16 und der p- und n-Kanal-Transistoren P16 und N15 gekoppelt. Ein Inverter I29 ist mit dem obigen Knoten verbunden. Ein Ausgang des Inverters I29 wird an jedes Gate der p- und n- Kanal-Transistoren P16 und N15 gelegt.
Nachstehend wird eine Operation der Zwischenspeichermodus- Änderungsschaltung 32 beschrieben. Bei einem allgemein üblichen Halbleiter-IC wird dessen Operation durch ein Chip- Freigabesignal (oder ein Chip-Wahlsignal) gesteuert, um die Stromaufnahme zu senken, wenn der Chip in einem inaktiven Zustand ist. Wird der Chip durch dieses Chip-Freigabesignal in einen aktiven Zustand versetzt und sind Daten auszulesen, so wird das Chip-Freigabesignal durch eine Pufferschaltung in dem Chip verstärkt und an jede Schaltung des Chip übertragen, wodurch eine Adreßpufferschaltung, ein Adreßdecodierer, ein Leseverstärker und dgl. in einen aktiven Zustand gesteuert werden.
Wird bei dieser Anordnung der Chip aus einem nicht angewählten Zustand (inaktiver Zustand) in einen gewählten Zustand (aktiver Zustand) umgeschaltet und wird ein Datum aus einer durch eine Eingangsadresse gewählten Speicherzelle ausgelesen, d.h., wird ein Chip-Freigabeeingang (oder ein Chip-Wahlsignal) geändert und werden Daten gelesen, so kann der Impulssignalgenerator 25 in Abhängigkeit von dem Eingangszustand eines Adreßsignals aktiviert werden. Wird der Impulssignalgenerator 25 aktiviert, so wird eine Reihe von Operationen, wie oben beschrieben, abgewickelt, und somit kann die Datenzwischenspeicherschaltung 27 ein falsches Datum während des inaktiven Zustand des Chip zwischenspeichern. Deshalb wird dann, wenn ein Datum durch Änderung eines Chip-Freigabeeingangs (oder eines Chip-Wahlsignals) in einem nicht angewählten Zustand (das Signal liegt auf dem Pegel "1") des Chip gelesen wird, das Signal DHS auf dem Pegel "1" von der Zwischenspeichermodus-Änderungsschaltung 32 an die Steuerschaltung 112 abgesetzt, so daß die Schaltung 112 die Übertragungssteuerschaltung 22 und die Datenzwischenspeicherschaltung 27 so steuert, daß diese einen inaktiven Zustand annehmen, wodurch ein Operationsfehler in einer Datenleseoperation vermieden wird.
Die Ausgangspuffersteuerschaltung 100 hat die z.B. in der Fig. 30 dargestellte Anordnung. Insbesondere werden das Signal über eine Eingangskorrekturschaltung 35 an einen Eingangsanschluß eines NOR-Gatters NR9 mit zwei Eingängen und das Signal CEi an den anderen Eingangsanschluß des NOR-Gatters NR9 gelegt. Ein Ausgang des NOR- Gatters NR9 wird an einen Inverter I31 gelegt. Ein Ausgang des Inverters I31 wird an einen Eingangsanschluß eines NOR- Gatter NR11 mit zwei Eingängen gelegt, und das Signal DHS wird an dessen anderen Eingangsanschluß gelegt. Ein Ausgang des NOR-Gatters NR11 wird an einen Eingangsanschluß eines NAND-Gatters NA2 mit zwei Eingängen gelegt. Ein Ausgang des NAND-Gatters NA2 wird das Signal und gleichzeitig durch einen Inverter I30 invertiert, so daß er das Signal OEi wird. Ein Ausgang des NAND-Gatters NA2 wird an einen Eingangsanschluß eines NAND-Gatters NA3 mit zwei Eingängen gelegt, und das Signal wird an dessen anderen Eingangsanschluß gelegt. Ein Ausgang des NAND-Gatters NA3 wird an den anderen Eingangsanschluß des NAND-Gatters NA2 gelegt.
Wenn in der Ausgangspuffersteuerschaltung 100 die Signale , , DHS bzw. auf dem Pegel "0, "0", "0" bzw. "1" liegen, wird das Signal über das NOR-Gatter NR9, den Inverter I31, das NOR-Gatter NR11 und das NAND-Gatter NA2 in das Signal gewandelt und ausgegeben und des weiteren über den Inverter I30 als das Signal OEi abgesetzt. Die komplementären Signale und OEi werden als Steuersignale an die Ausgangspufferschaltung 23 geliefert.
Ist das Datum bei einer Änderung des Chip-Freigabesignals auf den Pegel "0" zu lesen, so wird das Signal DHS auf den Pegel "1" gelegt, und ein Ausgang des NOR-Gatters NR11 wird auf den Pegel "0" gelegt. Davor wird das Signal auf den Pegel "0" und ein Ausgang des NAND-Gatters NA3 auf den Pegel "1" gelegt. Als Ergebnis wird der auf dem Pegel "0" liegende Ausgang des NOR-Gatters NR11 über den Inverter I30 als das Signal mit dem Pegel "0" ausgegeben. Die komplementären Signale und OEi werden als Steuersignale an die Ausgangspufferschaltung 23 geliefert, so daß deren Ausgang in einem Zustand hoher Impedanz gehalten wird. Liegt das Signal DHS auf dem Pegel "0", so werden die Signale und OEi auf den Pegel "0" bzw. "1" gelegt, wodurch der hochimpedante Zustand des Ausgangs der Ausgangspufferschaltung 23 aufgehoben wird.
Nachstehend wird eine Operation des Speichers der Fig. 27 unter Bezugnahme auf die Impulsübersicht der Fig. 31 beschrieben. Bei einer Änderung des Adreßeingangssignals Add zum Auslesen des Datums aus einer neuen Speicherzelle wird eine dem Adreßeingang entsprechende Speicherzelle gewählt, und das Datum aus der gewählten Speicherzelle wird vom Leseverstärker 21 gelesen. Außerdem wird die Änderung des Adreßeingangssignals vom Impulssignalgenerator 25 erkannt, und das Signal P wird für eine vorgegebene Zeitspanne auf dem Pegel "1" gehalten. Diese Operation ist identisch mit der des Speichers der Fig. 24. Wird das Signal P an die Steuerschaltung 112 gelegt, so generiert die Schaltung 112 die Leseverstärkersteuersignale (Signal ST und dessen invertiertes Signal ), die Übertragungssteuerschaltung- Steuersignale (das Signal DLY und dessen invertiertes Signal ), die Datenzwischenspeicherschaltungs-Steuersignale (Signal LTH und dessen invertiertes Signal ) und das Ausgangspuffersteuerschaltung-Steuersignal für jeweils vorgegebene Zeitspannen. Wird das Signal P auf den Pegel "1" gelegt, so wird das Signal ST auf den Pegel "0" eingestellt. Dies veranlaßt das Signal LTH, auf den Pegel "1" zu gehen. Das Signal DLY wird auf den Pegel "0" gelegt, danach geht das Signal LTH auf den Pegel "1".
Liegt das Signal P auf dem Pegel "0", so wird das Signal ST nach Ablauf einer vorgegebenen Verzögerungszeit auf den Pegel "1" gelegt. Nachdem das Signal ST den Pegel "1" angenommen hat, wird das Signal DLY auf den Pegel "1" gelegt. Dies veranlaßt das Signal LTH, auf den Pegel "0" zu gehen. Das heißt, wenn das Signal P nach "1" geht, ändern sich die Signale P, ST, LTH und DLY in der angegebenen Reihenfolge, während dann, wenn das Signal P nach "0" geht, sich die Signale P, ST, DLY und LTH in der angegebenen Reihenfolge ändern.
Wird das Signal ST auf den Pegel "0" gelegt, so wird der Leseverstärker 21 für eine vorgegebene Zeitspanne in einem inaktiven Zustand gehalten, und sein Ausgang wird auf den Pegel "0" gelegt. Liegt das Signal LTH auf dem Pegel "1", wird die Datenzwischenspeicherschaltung 27 in einen aktiven Zustand versetzt. Als Ergebnis speichert die Schaltung 27 einen Ausgang der Übertragungssteuerschaltung 22, der dem Datum in der Speicherzelle vor der Änderung des Adreßeingangssignals entspricht, für eine vorgegebene Zeitspanne. Dieses zwischengespeicherte Datum wird über die Ausgangspufferschaltung 23 ausgegeben. Anschließend wird das Signal DLY auf den Pegel "0" gelegt, und die Übertragungssteuerschaltung 22 wird in den inaktiven Zustand versetzt, so daß das Datum sofort von dem Leseverstärker 21 ausgegeben wird. In diesem Fall ist das Übertragungsgatter TG3 in der Übertragungssteuerschaltung 22 eingeschaltet, und der getaktete Inverter CI1 ist in einem aktiven Zustand (beide in der Fig. 16 dargestellt), da das Signal DLY auf "0" liegt.
Wird der Speicher zu den obenbeschriebenen Zeitpunkten aktiviert, wird selbst dann, wenn der Leseverstärker 21 in einen inaktiven Zustand eingestellt ist und sein Ausgang deshalb auf dem Pegel "0" liegt, wegen der in einem aktiven Zustand befindlichen Übertragungssteuerschaltung 22, die einen Ausgang des Leseverstärkers 21 entsprechend dem Datum aus der Speicherzelle vor der Änderung eines Adreßeingangssignals hält, dieses Datum von der Datenzwischenspeicherschaltung 27 gespeichert, und der dem Datum aus der Speicherzelle vor der Änderung des Adreßeingangssignals entsprechende Ausgang von der Übertragungssteuerschaltung 22 wird für eine vorgegebene Zeitspanne über die Ausgangspufferschaltung 23 ausgegeben. Nach der Speicherung des Datums in der Datenzwischenspeicherschaltung 27 wird die Übertragungssteuerschaltung 22 in den inaktiven Zustand versetzt.
Gleichzeitig mit der Ausführung der obenbeschriebenen Operation wird das Signal ST im wesentlichen im selben Zeitpunkt auf den Pegel "1" gelegt, in dem das Datum aus der einer Adresse nach der Änderung des Adreßeingangssignals entsprechenden Speicherzelle in einen lesbaren Zustand gesetzt wird. Mit dieser Operation wird der Leseverstärker 21 wieder in den aktiven Zustand versetzt, so daß er ein Datum mit Pegel "1" oder "0" in Übereinstimmung mit dem Datum aus einer einer neu gewählten Adresse entsprechenden Speicherzelle ausgibt. Mit einer Änderung des Ausgangs des Leseverstärkers 21 ändert sich ein Ausgang der Übertragungssteuerschaltung 22 (zu diesem Zeitpunkt der aktive Zustand). Das Signal DLY wird im wesentlichen im selben Zeitpunkt auf den Pegel "1" gelegt, in dem sich der Ausgang der Übertragungssteuerschaltung 22 auf den Pegel "1" oder "0" in Übereinstimmung mit dem Datum aus einer der neu gewählten Adresse entsprechenden Speicherzelle ändert, wodurch die Übertragungssteurschaltung 22 in den aktiven Zustand versetzt wird.
Wenn das Signal LTH auf den Pegel "0" eingestellt wird, wird die Datenzwischenspeicherschaltung 27 in den inaktiven Zustand versetzt. Als Ergebnis werden Daten des Pegels "1" oder "0" aus der der neu gewählten Adresse entsprechenden Speicherzelle von der Ausgangspufferschaltung 23 in Übereinstimmung mit einem Ausgang der Übertragungssteuerschaltung 22 ausgegeben.
Da entsprechend dem obigen in der Fig. 27 dargestellten Halbleiterspeicher der Leseverstärker 21, die Übertragungssteuerschaltung 22, die Datenzwischenspeicherschaltung 27 und die Ausgangspuffersteuerschaltung 100 von verschiedenen Signalen gesteuert werden, kann der Operationsspielraum der Schaltung erhöht werden. Des weiteren sei angenommen, daß in dem Adreßeingangsabschnitt des obenbeschriebenen Halbleiterspeichers ein Operationsfehler aufgrund einer Versorgungsspannungsschwankung bei der Datenausgabe auftritt und das Signal P auf den Pegel "1" gelegt wird. In diesem Fall befindet sich die Übertragungssteuerschaltung 22 im inaktiven und die Datenzwischenspeicherschaltung 27 im aktiven Zustand. Als Ergebnis speichert die Datenzwischenspeicherschaltung 27 das Datum aus der einer Adresse vor dem Operationsfehler entsprechenden Speicherzelle und gibt es an die Ausgangspufferschaltung 23 aus. Selbst wenn das Signal P nach Ablauf einer vorgegebenen Zeitspanne auf den Pegel "0" gelegt wird, ändert sich der Ausgang der Ausgangspufferschaltung 22 nicht von Pegel "1" nach Pegel "0" und umgekehrt, da der Ausgang des Leseverstärkers 21 mit dem zwischengespeicherten Datum in der Datenzwischenspeicherschaltung 27 übereinstimmt. Deshalb kan ein Operationsfehler in dem IC-Chip vermieden werden.
In ähnlicher Weise wird dann, wenn Rauschen durch ein Adreßeingangsdatum übertragen wird und die Adreßänderungsdetektorschaltung 11 diese Änderung erkennt, um damit das Signal P auf den Pegel "1" zu legen, kein falsches Datum ausgegeben, da die Datenzwischenspeicherschaltung 27 während dieser Zeitspanne in einem aktiven Zustand gehalten wird, um das vorige Datum zu speichern und es weiterhin über die Ausgangspufferschaltung 27 auszugeben, und in dem IC-Chip tritt kein Operationsfehler auf.
Das bedeutet, daß entsprechend der in der Fig. 27 dargestellten Anordnung ein hochzuverlässiger Halbleiter-IC erhalten werden kann. Dieser Halbleiter-IC kann einen Operationsfehler in einer internen Schaltung des IC aufgrund einer Schwankung der Versorgungsspannung oder von externem Rauschen vermeiden. Außerdem kann das Treibervermögen eines Ausgangspuffertransistors hoch eingestellt und der Operationsspielraum des IC-Chip bezüglich der Schwankungen der Versorgungsspannung oder Rauschen vergrößert werden, während eine Datenauslesegeschwindigkeit aufrechterhalten wird.
Die Fig. 32 ist ein Blockschema der Gesamtanordnung eines Halbleiterspeichers. Dieser Halbleiterspeicher unterscheidet sich von dem Halbleiterspeicher der Fig. 4 darin, daß er eine Impulsbreitendetektorschaltung 26 umfaßt. Die Impulsbreitendetektorschaltung 26 setzt ein Impulssignal ab, wenn die Impulsbreite des von dem Impulssignalgenerator 25 generierten Impulssignals eine vorgegebene Breite überschreitet. Die Operationen der Speicherzellenanordnung 18, des Leseverstärkers 21 und der Ausgangspufferschaltung 23 werden von einem Ausgangsimpulssignal des Impulssignalgenerators 25 gesteuert. So werden beispielsweise eine Vorladeoperation jeder Bitleitung 19 in der Speicherzellenanordnung 18, eine Leseoperation des Datums im Leseverstärker 21 und eine Ausgangsoperation des Datums in der Ausgangspufferschaltung 32 jeweils auf Basis dieses Impulssignals gestartet. Andererseits wird die Operation der Übertragungssteuerschaltung 22 durch ein Ausgangsimpulssignal von der Impulsbreitendetektorschaltung 26 gesteuert. Insbesondere überträgt die Übertragungssteuerschaltung 22 bei Empfang eines Ausgangsimpulses von der Impulsbreitendetektorschaltung 26 rasch das Detektordatum vom Leseverstärker 21 an die Ausgangspufferschaltung 23. Die Impulsbreite eines vom Impulssignalgenerator 25 generierten Signals ist so eingestellt, daß die Speicherzellenanordnung 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 mit einem ausreichenden Spielraum arbeiten können.
Es sei angenommen, daß in der obigen Anordnung aufgrund von Rauschen der Leistungsquelle bei der Datenausgabe von der Ausgangspufferschaltung 23 ein Operationsfehler in dem Spalten- oder Zeilenadreßpuffer 12 oder 13 auftritt. Insbesondere sei angenommen, daß ein internes Spalten- oder Zeilenadreßsignal aufgrund einer Schwankung der Versorgungs- oder Massespannung, die an dem Spalten- oder Zeilenadreßpuffer 12 oder 13 anliegt, vorübergehend invertiert wird. Zu diesem Zeitpunkt generiert der Impulssignalgenerator 25 ein Impulssignal auf dieselbe Weise wie in dem Fall, in dem ein Adreßeingang normal geändert wird. Mit dem Empfang dieses Impulssignals werden die Operationen der Speicherzellenanordnung 18, des Leseverstärkers 21 bzw. der Ausgangspufferschaltung 23 in derselben Weise gestartet wie in dem Fall, in dem ein Adreßeingang normal geändert wird.
In diesem Fall hat das vom Impulssignalgenerator 25 generierte Impulssignal eines hinreichend kleinere Impulsbreite als das Impulssignal, das bei normaler Änderung eines Adreßeingangs generiert wird. Als Ergebnis erkennt die Impulsbreitendetektorschaltung 26, daß die Impulsbreite dem vom Impulssignalgenerator 25 generierten Impulssignals kleiner ist als ein vorgegebener Wert und generiert deshalb kein Impulssignal. Da kein Impulssignal an die Übertragungssteuerschaltung 22 geliefert wird, selbst wenn der Leseverstärker 21 neue unerwünschte Daten erkennt, wird dieses Detektordatum nicht an die Ausgangspufferschaltung 23 geliefert. Folglich wird der Pegel des bereits von der Ausgangspufferschaltung 23 abgesetzten Datums nicht geändert, womit ein Operationsfehler, wie die Ausgabe eines unerwünschten Datums wie im Falle der herkömmlichen Technik vermieden wird.
Die Fig. 33 ist ein Schaltschema, das die detaillierte Ein- Bit-Anordnung des Spalten- oder Zeilenadreßpuffers 12 oder 13 in der Schaltung entsprechend dem obenbeschriebenen Ausführungsbeispiel zeigt. Das an den Adreßeingangsanschluß 11 gelegte Ein-Bit-Adreßsignal Ai wird veranlaßt, eine geradzahlige (vier gemäß Fig. 33) Anzahl von CMOS-Invertern 31, 32, 33 und 34 zu passieren, um als internes Adreßsignal Ai mit demselben logischen Pegel wie das interne Adreßsignal Ai ausgegeben zu werden. Im Gegensatz dazu, wird das Adreßsignal Ai veranlaßt, eine ungeradzahlige (drei gemäß Fig. 33) Anzahl von CMOS-Invertern 31, 32 und 35 zu passieren, um als das interne Adreßsignal mit einem dem Signal Ai entgegengesetzten logischen Pegel ausgegeben zu werden.
Der Impulssignalgenerator 25 hat dieselbe Anordnung wie der in der Fig. 10 dargestellte Impulssignalgenerator. Auf eine Beschreibung des in der Fig. 32 gezeigten Impulssignalgenerators 25 wird verzichtet.
Die Fig. 34 ist ein Schaltschema, das die detaillierte Anordnung einer Adreßänderungsdetektorschaltung zeigt, die in dem Impulssignalgenerator 25 der Fig. 32 verwendet wird. Die Fig. 35 ist eine Impulsübersicht zur Erläuterung einer Operation der Adreßänderungsdetektorschaltung. Die Adreßänderungsdetektorschaltung umfaßt eine Verzögerungsschaltung 51 zur Verzögerung des internen Ein-Bit-Adreßsignals Ai um eine vorgegebene Zeitspanne, eine Verzögerungsschaltung 52 zur Verzögerung des internen Ein-Bit-Adreßsignals um eine Zeitspanne, die gleich ist derjenigen der Verzögerungsschaltung 51, eine CMOS-NAND-Gatterschaltung 53 zum Empfang des verzögerten Ausgangs AiD von der Verzögerungsschaltung 51 und des internen Adreßsignals , eine CMOS-NAND-Gatterschaltung 54 zum Empfang des verzögerten Ausgangs AiD von der Verzögerungsschaltung 52 und des internen Adreßsignals Ai und eine CMOS-NAND-Gatterschaltung 55 zur Ausgabe eines Signals Pi auf Basis der Ausgänge von den NAND-Gatterschaltungen 53 und 54.
Wird in der Impulsübersicht der Fig. 35 ein Paar der internen Adreßsignale Ai und mit der normalen Änderung des Adreßeingangs geändert, so wird ein Impulssignal mit einer ausreichend großen Impulsbreite T1 als Ausgang Pi generiert. Werden im Gegensatz dazu die internen Adreßsignale Ai und aufgrund von Rauschen geändert, so wird ein impulsartige Signal mit einer Impulsbreite T2, die kleiner ist als die Impulsbreite T1, generiert.
Die Fig. 36 ist ein Schaltschema, das die detaillierte Anordnung der Impulsbreitendetektorschaltung 26 in der Schaltung des obigen Ausführungsbeispiels zeigt. Die Fig. 37 ist eine Impulsübersicht zur Erläuterung der Operation der Impulsbreitendetektorschaltung. Die Impulsbreitendetektorschaltung umfaßt eine Verzögerungsschaltung 61 zur Verzögerung des Ausgangs P des Impulssignalgenerators 25 um eine vorgegebene Zeitspanne, eine CMOS-NAND-Gatterschaltung 62 zum Empfang eines verzögerten Ausgangs PD von der Verzögerungsschaltung 61 und des Signals P, bevor es von der Verzögerungsschaltung 61 verzögert wird, und einen CMOS- Inverter 63 zur Invertierung des Ausgangs der NAND-Gatterschaltung 62 und zur Ausgabe eines Signals PO.
Wird in der Impulsübersicht der Fig. 37 ein Adreßeingang normal geändert und ein impulsartiges Signal mit hinreichend großer Impulsbreite T1 als der Ausgang P eingegeben, so wird der Ausgang PO generiert. Wird im Gegensatz dazu ein impulsartiges Signal mit einer kleinen Impulsbreite T2 bedingt durch Rauschen eingegeben, so wird bei PO kein impulsartiges Signal generiert. Deshalb wird von der Impulsbreitendetektorschaltung 26 ein Impulssignal nur dann abgesetzt, wenn ein Adreßeingang normal geändert wird. Mit dieser Operation wird die Operation der Übertragungssteuerschaltung 22 gesteuert.
Die Fig. 35 ist ein Schaltschema einer anderen detaillierten Anordnung der Impulsbreitendetektorschaltung 26. Die Fig. 39 ist eine Impulsübersicht zur Erläuterung der Operation der Schaltung in der der Fig. 38. Diese Impulsbreitendetektorschaltung umfaßt einen CMOS-Inverter 71 zur Invertierung des Ausgangs P des Impulssignalgenerators 25, eine Widerstandsschaltung 72, die aus n- und p-Kanal-MOS-Transistoren mit parallel geschalteten Source-Drain-Pfaden gebildet wird, und von denen jeweils ein Anschluß mit dem Ausgangsanschluß des Inverters 71 gekoppelt ist, einen Kondensator 73, der zwischen dem anderen Anschluß der Widerstandsschaltung 72 und der Massespannung VSS eingeschaltet ist, einen p-Kanal-MOS-Transistor 74, von dem ein Source- Drain-Pfad zwischen dem anderen Anschluß der Widerstandsschaltung 72 und dem Knoten der Versorgungsspannung VDD und einem Gate zum Empfang des Signals P eingeschaltet ist, einen CMOS-Inverter 75, der mit dem anderen Anschluß der Widerstandsschaltung 72 gekoppelt ist, eine Flipflop-Schaltung 76, die aus zwei NOR-Gatterschaltungen gebildet und so ausgeführt ist, daß sie die Ausgänge von dem CMOS-Inverter 75 und der Verzögerungsschaltung 79 (wird später beschrieben) empfängt, einen CMOS-Inverter 77 zur Invertierung eines Ausgang von der Flipflop-Schaltung 76 und zum Erhalt des Ausgangs PO, einen CMOS-Inverter 78 zur Invertierung eines Ausgangs von der Flipflop-Schaltung 76 und eine Verzögerungsschaltung 79 zur Verzögerung eines Ausgangs des Inverter 75 und zur Lieferung desselben an die Flipflop- Schaltung 76.
Liegt in dieser Schaltung das Signal P auf dem Pegel "0", so wird der Kondensator 73 über den Transistor 74 auf den Pegel "1" geladen. Wie in der Impulsübersicht der Fig. 39 gezeigt, wird der Kondensator 73, wenn ein Adreßeingang normal geändert und ein impulsartiges Signal mit einer hinreichend großen Impulsbreite T1 eingegeben wird, über die Widerstandsschaltung 72 und den n-Kanal-MOS-Transistor in dem Imverter 71 entladen, so daß das Potential eines Signals a an einem anderen Anschluß der Widerstandsschaltung 72 auf einen hinreichend niedrigen Wert gesenkt wird. Als Ergebnis wird ein Ausgang b des Inverters 75, an den das Signal a gelegt wird, für eine vorgegebene Zeitspanne auf dem Pegel "1" gehalten. Wird jedoch ein impulsartiges Signal mit einer kleinen Impulsbreite T2 bedingt durch Rauschen eingegeben, wird die Entladeoperation beendet, bevor das Potential des Signals a hinreichend verringert worden ist. Folglich wird der Ausgang b des Inverters 75 auf dem Pegel "0" gehalten. Nachdem der Ausgang b des Inverters 75 nach "1" gegangen ist, wird die Flipflop-Schaltung 76 rückgesetzt, so daß ein Ausgang c der Flipflop- Schaltung 76 nach "1" geht. Danach geht ein Ausgang des Inverters 78 nach "1". Außerdem geht ein Ausgang d der Verzögerungsschaltung 79 auf den Pegel "1", nachdem eine Verzögerungszeit von der Verzögerungsschaltung 79 abgelaufen ist. Mit dieser Operation wird die Flipflop-Schaltung 76 gesetzt, und ihr Ausgang c geht nach "1". Deshalb kann man ein impulsartiges Signal mit einem dem Signal c entgegengesetzten Pegel als das Signal PO, das am Ausgang des Inverters 77 vorliegt, nur dann erhalten, wenn ein Adreßeingang normal geändert wird.
Die Fig. 40 ist ein Schaltschema einer anderen detaillierten Anordnung der Impulsbreitendetektorschaltung 26. Diese Impulsbreitendetektorschaltung wird zusammen mit der in der Fig. 36 dargestellten Impulsbreitendetektorschaltung 26 verwendet. Die Fig. 41 ist eine Impulsübersicht zur Erläuterung einer Operation der Schaltung in der Fig. 40.
Diese Impulsbreitendetektorschaltung umfaßt einen CMOS- Inverter 81 zur Invertierung des Ausgangs PO der in der Fig. 36 dargestellten Impulsbreitendetektorschaltung, eine Widerstandsschaltung 82, die aus n- und p-Kanal-MOS-Transistoren mit parallel geschalteten Source-Drain-Pfaden gebildet wird, und von denen jeweils ein Anschluß mit dem Ausgangsanschluß des Inverters 81 gekoppelt ist, einen Kondensator 83, der zwischen dem anderen Anschluß der Widerstandsschaltung 82 und der Massespannung VSS eingeschaltet ist, einen p-Kanal-MOS-Transistor 84, der mit dem anderen Anschluß der Widerstandsschaltung 82 gekoppelt ist, und der ein Gate zum Empfang des Ausgangs PO der Impulsbreitendetektorschaltung der Fig. 36 hat, und eine NOR-Gatterschaltung 85 zum Empfang eines Signals von dem anderen Anschluß der Widerstandsschaltung 82 und des Ausgangs PO von der in der Fig. 36 dargestellten Impulsbreitendetektorschaltung.
Liegt in dieser Schaltung das Eingangssignal PO auf dem Pegel "0", so wird der Kondensator 83 über den p-Kanal-MOS- Transistor in dem Imverter 81 auf den Pegel "1" geladen. Wie in der Impulsübersicht der Fig. 41 gezeigt, wird der Transistor 84 eingeschaltet, wenn der Ausgangs PO auf den Pegel "1" geht, so daß die in dem Kondensator 83 gespeicherte Ladung rasch über den Transistor 84 entladen wird. Als Ergebnis wird ein Signal e an dem anderen Anschluß der Widerstandsschaltung 82 auf VSS eingestellt. Danach erhält man ein impulsartiges Signal mit einer vorgegebenen Impulsbreite an einem Ausgang PO' der CMOS-NOR-Gatterschaltung 85, nachdem der Ausgang PO der Impulsbreitendetektorschaltung 26 auf den Pegel "0" gegangen ist. Durch Verwendung der Impulsbreitendetektorschaltung der Fig. 40 zusammen mit der Impulsbreitendetektorschaltung der Fig. 36 wird deshalb die Übertragungssteuerschaltung 22 zeitverzögert gestartet, so daß die Operationsspielräume der Speicherzellenanordnung 18 und des Leseverstärkers 21 vergrößert werden.
Die Fig. 42 ist ein Schaltschema der detaillierten Anordnung der Übertragungssteuerschaltung 22, die in dem Blockschema des Halbleiterspeicher der vorliegenden Erfindung in der Fig. 32 dargestellt ist. Die Übertragungssteuerschaltung umfaßt ein Schaltelement 91, das aus einem n-Kanal- MOS-Transistor gebildet ist, dessen Source-Drain-Pfad zwischen dem Leseverstärker 21 und der Ausgangspufferschaltung 23 eingeschaltet ist und der ein Gate zum Empfang des Signals PO hat, das man von der Impulsbreitendetektorschaltung der Fig. 36 oder 38 erhält, oder eines Signals PO1, das man von der Impulsbreitendetektorschaltung der Fig. 40 erhält, und einen Rauschunterdrücker 94, der beispielsweise aus einem Widerstand 92 und einem Kondensator 93 gebildet und zwischen dem Leseverstärker 21 und der Ausgangspufferschaltung 23 eingeschaltet ist.
Nachstehend wird die Operation des in der Fig. 32 dargestellten Halbleiterspeichers beschrieben. Wird eine Eingangsadresse geändert und eine neue Speicherzelle in der Speicherzellenanordnung 18 der Fig. 32 gewählt, so wird das Datum aus der gewählten Speicherzelle von dem Leseverstärker 21 erkannt. Da in diesem Fall ein Impulssignal von der Impulsbreitendetektorschaltung 26 generiert wird, wird das Schaltelement 91 in der Übertragungssteuerschaltung 22 eingeschaltet. Als Ergebnis wird das vom Leseverstärker 21 erkannte Datum rasch an die Ausgangspufferschaltung 23 übergeben.
Wird im Gegensatz dazu eine neue Speicherzelle in der Speicherzellenanordnung 18 aufgrund eines Operationsfehlers in dem Spalten- oder Zeilenadreßpuffer 12 oder 13 gewählt, generiert die Impulsbreitendetektorschaltung 26 kein Impulssignal, so daß das Schaltelement 91 in der Übertragungssteuerschaltung nicht eingeschaltet wird. In diesem Fall wird das vom Leseverstärker 21 erkannte Datum von dem Rauschunterdrücker 94 unterdrückt und somit nicht an die Ausgangspufferschaltung 23 übergeben. Da das neue Datum nicht übertragen wird, wird der Pegel des zuvor von dem Datenausgangsanschluß 24 übergebenen Datums selbst dann aufrechterhalten, wenn vom Impulssignalgenerator 25 ein Ausgangsimpulssignal geliefert wird.
Die Fig. 43 ist ein Schaltschema einer anderen detaillierten Anordnung der Übertragungssteuerschaltung 22 in der Schaltung des obenbeschriebenen Ausführungsbeispiels. Diese Schaltung umfaßt einen CMOS-Inverter 101 zur Invertierung des Detektordatums des Leseverstärkers 21, einen CMOS- Inverter 102 zur Invertierung eines Ausgangs des Inverters 101, einen CMOS-Inverter 103 zur Invertierung eines Ausgangs des Inverters 102, einen CMOS-Inverter 104 zur Invertierung eines Ausgangs des Inverters 103, eine CMOS-Logikschaltung 105, die nur dann aktiviert wird, wenn das von der Impulsbreitendetektorschaltung der Fig. 36 oder 38 erhaltene Signal PO oder das von der in der Fig. 13 dargestellten Impulsbreitendetektorschaltung erhaltene Signal PO1 auf dem Pegel "1" liegt, um einen Ausgang des Inverters 104 zu invertieren, einen Kondensator 107, der zwischen einem gemeinsamen Ausgangsknoten 106 der Logikschaltung 104 und des Inverters 104 und der Massespannung VSS eingeschaltet ist, einen CMOS-Inverter 108 zum Empfang eines Signals von dem Knoten 106, eine CMOS-Logikschaltung 109, die nur dann aktiviert wird, wenn das Signal PO oder PO1 auf dem Pegel "1" liegt, um einen Ausgang des Inverters 102 zu invertieren, einen Kondensator 111, der zwischen einem gemeinsamen Knoten 110 der CMOS-Logikschaltung 109 und des Inverters 108 und der Massespannung VSS eingeschaltet ist, und einen CMOS-Inverter 112 zur Empfang eines Signals von dem Knoten 110. Ein Ausgang des Inverters 112 wird an die Ausgangspufferschaltung 23 gelegt.
Nachstehend wird die Operation der Schaltung mit einer derarigen Anordnung beschrieben. Wird eine Eingangsadresse geändert und eine neue Speicherzelle in der Speicherzellenanordnung 18 der Fig. 32 gewählt, so wird das Datum aus der gewählten Speicherzelle von dem Leseverstärker 21 erkannt. Da in diesem Fall ein Impulssignal von der Impulsbreitendetektorschaltung 26 generiert wird, werden die CMOS-Logikschaltungen 105 bzw. 109 als Inverter betrieben. Als Ergebnis wird der Kondensator 107 als Reaktion auf die Ausgänge des Inverters 104 und der CMOS-Logik-Schaltung 105 rasch aufgeladen und entladen, und der Kondensator 111 wird als Reaktion auf die Ausgänge des Inverters 108 und der CMOS- Logik-Schaltung 109 rasch aufgeladen und entladen. Somit wird das an den Inverter 101 gelieferte Detektordatum innerhalb einer kurzen Zeitspanne von dem Inverter 112 ausgegeben und rasch an die Übertragungssteuerschaltung 23 übergeben.
Wird im Gegensatz dazu eine neue Speicherzelle in der Speicherzellenanordnung 18 aufgrund eines Operationsfehlers in dem Spalten- oder Zeilenadreßpuffer 12 oder 13 gewählt, generiert die Impulsbreitendetektorschaltung 26 kein Impulssignal. Deshalb werden die CMOS-Logikschaltungen 105 und 109 nicht aktiviert. In diesem Fall wird das vom Leseverstärker 21 erkannte Datum von den Knoten 106 und 110 weitgehend absorbiert, und somit wird diese Datenänderung nicht an die Ausgangspufferschaltung 23 übergeben.
Die Fig. 44 ist ein Blockschema, das die Anordnung einer anderen Ausführungsform darstellt, in der die vorliegende Erfindung auf einen Halbleiterspeicher, wie etwa ein RAM, angewendet ist. Bei dem RAM dieses Ausführungsbeispiels ist die Zwischenspeicherschaltung 27 zwischen dem Leseverstärker 21 und der Ausgangspufferschaltung 23 anstelle der Übertragungssteuerschaltung 22 angeordnet. Die Zwischenspeicherschaltung 27 speichert das Detektordatum von dem Leseverstärker 21 und gibt es an die Ausgangspufferschaltung 23 ab, wenn ein Impulssignal von der Impulsbreitendetektorschaltung 26 abgesetzt wird. Deshalb speichert dann, wenn eine neue Speicherzelle in der Speicherzellenanordnung 18 aufgrund eines Operationsfehlers in dem Spalten- und Zeilenadreßpuffer 12 oder 13 gewählt wird, die Zwischenspeicherschaltung 27 das neue Datum nicht, und somit wird das Ausgangsdatum aus der Ausgangspufferschaltung 23 nicht geändert.
Die Fig. 45 ist ein Schaltschema der detaillierten Anordnung einer Verzögerungsschaltung in den Halbleiter-ICs der vorliegenden Erfindung, die in den Fig. 4, 17, 23, 29, 32 und 37 dargestellt sind. Durch Verwendung der in der Fig. 43 dargestellten Verzögerungsschaltung können dieselben Wirkungen wie oben beschrieben erzielt werden. Die Fig. 47 ist eines Impulsübersicht einer Operation der Verzögerungsschaltung in der Fig. 43.
Es ist zu beachten, daß die vorliegende Erfindung nicht auf die obenbeschriebenen Ausführungsbeispiele beschränkt ist, und daß verschiedene Änderungen und Modifikationen vorgenommen werden können.

Claims

1. Integrierte Halbleiterschaltung, die folgendes umfaßt:

eine Datenspeichereinrichtung (18);

eine Impulssignalgeneratoreinrichtung (25) zur Erkennung einer Änderung des Adreßeingangs und zur Generierung eines Impulssignals;

eine Datendetektoreinrichtung (21) zur Erkennung des in der Datenspeichereinrichtung (18) entsprechend dem Adreßeingang gespeicherten Datums;

eine Datenausgabeeinrichtung (23); und

eine Datenübertragungseinrichtung (22) zur Übertragung des von der Datendetektoreinrichtung erkannten Datums an die Datenausgabeeinrichtung,

dadurch gekennzeichnet, daß

die Datenübertragungseinrichtung (22) eine vorgegebene Zeitkonstante zur Übertragung des von der Datendetektoreinrichtung (21) erkannten Datums an die Datenausgabeeinrichtung (23) hat, wenn das erkannte Datum eine Impulsbreite hat, die länger ist als die vorgegebene Zeitkonstante, die Datenübertragungseinrichtung (22) durch das von der Impulssignalgeneratoreinrichtung generierte Impulssignal so gesteuert wird, daß die vorgegebene Zeitkonstante für die Datenübertragungseinrichtung (22) auf eine erste Zeitkonstante eingestellt wird, wenn das Impulssignal generiert wird, und die vorgegebene Zeitkonstante auf eine zweite Zeitkonstante für die Übertragung des Datums eingestellt wird, wenn das Impulssignal nicht generiert wird, wobei die erste Zeitkonstante kürzer ist als die zweite Zeitkonstante, so daß die Datenübertragungseinrichtung (22) das Datum schneller überträgt, wenn das Impulssignal generiert wird, als in dem Fall, in dem das Impulssignal nicht generiert wird; und

die Datenausgabeeinrichtung (23) das von der Datenübertragungseinrichtung (22) übertragene Datum extern ausgibt.

2. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Impulssignalgeneratoreinrichtung (25) einen Impulsgenerator umfaßt, der ein Adreßänderungssignal generiert, wenn eine Änderung der Adreßeingangs erkannt wird, wobei das Adreßänderungssignal das von der Impulsgeneratoreinrichtung (25) generierte Impulssignal formt.

3. Integrierte Halbleiterschaltung gemäß Anspruch 2, welche des weiteren einen Rauschunterdrücker (NC) umfaßt, der zwischen einem Adreßeingangsanschluß (11) und der Impulsgeneratoreinrichtung (25) zur Absorption des dem Adreßeingang von dem Adreßeingangsanschluß überlagerten Rauschens angeordnet ist (Fig. 8).

4. Integrierte Halbleiterschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß die Datenübertragungseinrichtung (22) eine von dem durch die Impulssignalgeneratoreinrichtung (25) generierten Impulssignal gesteuerte Schalteinrichtung (SW) sowie eine parallel mit der Schalteinrichtung (SW) geschaltete Zeitkonstantenschaltung (DC) umfaßt, wobei die Schalteinrichtung (SW) unter der Steuerung des Impulsignals so betätigt wird, daß die Schalteinrichtung (SW) geschlossen ist, wenn das Impulssignal generiert wird, so daß das von der Datendetektoreinrichtung (21) erkannte Datum über die Schalteinrichtung (SW) an die Datenausgabeeinrichtung (23) übertragen wird, um dadurch das Datum rascher an die Datenausgabeeinrichtung (23) zu übertragen als in dem Fall, in dem das Impulssignal nicht generiert wird, und so, daß die Schalteinrichtung (SW) geöffnet ist, wenn das Impulssignal nicht generiert wird, so daß das Datum über die Zeitkonstantenschaltung (DC) an die Datenausgabeeinrichtung (23) übertragen wird, um dadurch das Datum langsamer an die Datenausgabeeinrichtung (23) zu übertragen als in dem Fall, in dem das Impulssignal generiert wird (Fig. 5).

5. Integrierte Halbleiterschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß die Zeitkonstantenschaltung (DC) eine Integrationsschaltung einschl. Ohmscher (92) und kapazitiver Einrichtungen (93) umfaßt (Fig. 42).

6. Integrierte Halbleiterschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß die Schalteinrichtung einen MOS-Transistor (91) umfaßt (Fig. 42).

7. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie des weiteren Spalten- und Zeilenadreßpufferschaltungen (12, 13) umfaßt, von denen jede einen Eingangsanschluß (11) zum Empfang des Adreßeingangs, eine geradzahlige Anzahl von Invertern (131 - 134), um dem Adreßeingang den Durchgang durch diese zu gestatten und ein internes Adreßsignal mit demselben logischen Pegel auszugeben wie derjenige des Adreßeingangs, und einen Inverter (135), von dem ein Eingangsanschluß mit einem Ausgangsanschluß eines der Inverter (131 - 134) gekoppelt ist, welcher an einer geradzahligen Position bei Zählung ab dem Eingangsanschluß (11) angeordnet ist, um ein internes Adreßsignal mit einem logischen Pegel entgegengesetzt demjenigen des Adreßeingangs geben, enthält (Fig. 33).

8. Integrierte Halbleiterschaltung gemäß Anspruch 2, welche des weiteren umfaßt:

eine Impulsbreitendetektoreinrichtung (26) zur Erkennung der Breite des von der Impulssignalgeneratoreinrichtung (25) generierten Impulssignals und zur Generierung eines Impulssignals, wenn die Breite des Impulssignals von der Impulssignalgeneratoreinrichtung (25) länger ist als eine vorgegebene Breite, wobei die Datenübertragungseinrichtung (22) anstelle des von der Impulssignalgeneratoreinrichtung generierten Impulssignals durch das von der Impulsbreitendetektoreinrichtung generierten Impulssignal gesteuert wird (Fig. 44).

9. Integrierte Halbleiterschaltung gemäß Anspruch 8, in der die Impulssignalgeneratoreinrichtung Adreßänderungsdetektorschaltungen (111&sub1; - 111m) zur Erkennung von Änderungen in Paaren komplementärer interner Adreßsignale, die jeweils von den Spalten- und Zeilenadreßpufferschaltungen (12, 13) ausgegeben werden, und zur Ausgabe von Impulssignalen sowie eine Logikgatterschaltung (142) zum Empfang der von den Adreßänderungsdetektorschaltungen (111&sub1; - 111m) ausgegebenen Impulssignale zur Generierung eines logischen Summensignals der Impulssignale umfaßt (Fig. 10).

10. Integrierte Halbleiterschaltung gemäß Anspruch 9, in der die Adreßänderungsdetektorschaltungen jeweils eine erste Verzögerungsschaltung (51) zur Verzögerung eines internen Ein-Bit-Adreßsignals um eine vorgegebene Zeitspanne, eine zweite Verzögerungsschaltung (52) zur Verzögerung des internen Ein-Bit-Adreßsignals um dieselbe Zeitspanne wie diejenige der ersten Verzögerungsschaltung (51), eine erste CMOS- Logikgatterschaltung (53) zum Empfang eines verzögerten von der ersten Verzögerungsschaltung (51) abgesetzten Ausgangssignals und des internen Adreßsignals zur Generierung eines invertierten logischen Produktsignals davon, eine zweite CMOS-Logikgatterschaltung (54) zum Empfang eines verzögerten von der zweiten Verzögerungsschaltung (52) abgesetzten Ausgangssignals und des internen Adreßsignals zur Generierung eines invertierten logischen Produktsignals davon, und eine CMOS-Logikgatterschaltung (55) zum Empfang der von der ersten und zweiten Logikgatterschaltung (53, 54) abgesetzten invertierten logischen Produktsignale zur Generierung eines invertierten logischen Produktsignals davon umfassen (Fig. 11).

11. Integrierte Halbleiterschaltung gemäß Anspruch 8, in der die Impulsbreitendetektoreinrichtung eine Verzögerungsschaltung (61) zur Verzögerung des Impulssignals von der Impulssignalgeneratoreinrichtung (25) um eine vorgegebene Zeitspanne, eine CMOS-Logikgatterschaltung (62) zum Empfang eines von der Verzögerungsschaltung (61) abgesetzten verzögerten Ausgangssignals und des von der Impulsignalgeneratoreinrichtung (25) vor der Verzögerungsoperation der Verzögerungsschaltung (61) abgesetzten Impulssignals zur Generierung eines invertierten logischen Produktsignals davon, und einen CMOS-Inverter (63) zum Empfang des von der Logikgatterschalttung (62) abgesetzten logischen Produktsignals zur Generierung eines invertierten logischen Signals davon, welches das von der Impulsbreitendetektoreinrichtung generierte Impulssignal darstellt, umfaßt (Fig. 36).

12. Integrierte Halbleiterschaltung gemäß Anspruch 8, dadurch gekennzeichnet, daß die Impulsbreitendetektoreinrichtung (26) folgendes umfaßt:

einen CMOS-Inverter zur Invertierung eines Ausgangs von der Impulssignalgeneratoreinrichtung (25), eine von n- und p-Kanal-MOS-Transistoren mit parallel geschalteten Source-Drain-Pfaden gebildete Widerstandsschaltung (72), wobei ein Anschluß der Widerstandsschaltung (72) mit einem Ausgangsanschluß des Inverters gekoppelt ist, einen zwischen dem anderen Anschluß der Widerstandsschaltung (72) und einer Massespannung eingeschalteten Kondensator (13), einen p-Kanal-MOS-Transistor (14), von dem ein Source- Drain-Pfad zwischen dem anderen Anschluß der Widerstandsschaltung (72) und einem Knoten der Versorgungsspannung eingeschaltet ist, und von dem ein Gate das Signal empfängt, einen mit dem anderen Anschluß der Widerstandsschaltung gekoppelten CMOS-Inverter (15), eine Flipflop-Schaltung (16), die durch Gatterschaltungen zur Generierung des invertierten logischen Summensignals gebildet ist, zum Empfang eines Ausgangs von dem CMOS-Inverter und eines Ausgangs einer Verzögerungsschaltung (79), einen CMOS-Inverter (11) zur Invertierung eines Ausgangs der Flipflop- Schaltung (76) und zum Erhalt des invertierten Ausgangs, einen CMOS-Inverter (78) zur Invertierung des Ausgangs der Flipflop-Schaltung (76) und der Verzögerungsschaltung (18), um den Ausgang des CMOS-Inverters (78) um eine vorgegebene Zeitspanne zu verzögern und den verzögerten Ausgang an die Flipflop-Schaltung (76) zu liefern (Fig. 28).

13. Integrierte Halbleiterschaltung gemäß Anspruch 8, in der die Impulsbreitendetektoreinrichtung folgendes umfaßt:

eine Verzögerungsschaltung (61) zur Verzögerung des Impulssignals von der Impulssignalgeneratoreinrichtung um eine vorgegebene Zeitspanne, eine CMOS-Logikgatterschaltung (62) zum Empfang des von der Verzögerungsschaltung (61) abgesetzten verzögerten Ausgangssignals und des von der Impulsgeneratoreinrichtung vor der Verzögerungsoperation der Verzögerungsschaltung (61) abgesetzten Impulssignals zur Generierung eines invertierten logischen Produktsignals, einen ersten CMOS-Inverter (63) zur Invertierung eines Ausgangs von der Gatterschaltung (62) und zur Ausgabe eines invertierten Signals davon, das das von der Impulsbreitendetektoreinrichtung generierte Impulssignal darstellt, einen zweiten CMOS-Inverter (81) zur Invertierung eines Ausgangs vom ersten CMOS- Inverter (63), eine von n- und p-Kanal-MOS-Transistoren mit parallel geschalteten Source-Drain-Pfaden gebildete Widerstandsschaltung (82), wobei ein Anschluß der Widerstandsschaltung (82) mit einem Ausgangsanschluß des zweiten CMOS-Inverters (81) gekoppelt ist, einen zwischen dem anderen Anschluß der Widerstandsschaltung (82) und einer Massespannung eingeschalteten Kondensator (83), einen n-Kanal-MOS- Transistor (84), von dem ein Source-Drain-Pfad zwischen dem anderen Anschluß der Widerstandsschaltung (82) und einem Knoten der Versorgungsspannung eingeschaltet ist, und von dem ein Gate den Ausgang des ersten CMOS-Inverters (63) empfängt, und eine CMOS- Logikgatterschaltung (85) zum Empfang eines Signals von dem anderen Anschluß der Widerstandsschaltung (82) und dem Ausgang des ersten CMOS-Inverters (63) zur Generierung eines invertierten logischen Summensignals davon (Fig. 36, 40).

14. Integrierte Halbleiterschaltung gemäß Anspruch 1, in der die Datenübertragungseinrichtung einen n-Kanal- MOS-Transistor (91), von dem ein Source-Drain-Pfad zwischen der Datendetektoreinrichtung und der Datenausgabeeinrichtung eingeschaltet ist, und von dem ein Gate das Signal von der Impulsbreitendetektoreinrichtung empfängt, sowie einen Rauschunterdrücker (94), der durch einen Widerstand (92) und einen Kondensator (93) gebildet und zwischen der Datendetektoreinrichtung und der Datenausgabeeinrichtung eingeschaltet ist, umfaßt (Fig. 42).

15. Integrierte Halbleiterschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß die Datenübertragungseinrichtung folgendes umfaßt:

einen CMOS-Inverter (101) zur Invertierung des Detektordatums von der Datendetektoreinrichtung (21), einen ersten CMOS-Inverter (102) zur Invertierung eines Ausgangs des CMOS-Inverters (101), einen zweiten CMOS-Inverter (103) zur Invertierung eines Ausgangs des ersten CMOS-Inverters (102), einen dritten CMOS-Inverter (104) zur Invertierung eines Ausgangs des zweiten CMOS-Inverters (103), eine erste CMOS- Logikschaltung (105), die zur Invertierung eines Ausgangs des dritten CMOS-Inverters (104) nur dann aktiviert wird, wenn das von der Impulsbreitendetektoreinrichtung erhaltene Signal auf den Pegel "1" gesetzt ist, einen ersten Kondensator (107), der zwischen einem ersten gemeinsamen Ausgangsknoten der ersten CMOS-Logikschaltung (105) und des dritten CMOS-Inverters (104) und einer Massespannung eingeschaltet ist, einen vierten CMOS-Inverter (108) zum Empfang eines Signals von dem ersten gemeinsamen Ausgangsknoten, eine zweite CMOS-Logikschaltung (109), die zur Invertierung des Ausgangs des ersten CMOS- Inverters (102) nur dann aktiviert wird, wenn das von der Impulsbreitendetektoreinrichtung erhaltene Signal auf den Pegel "1" gesetzt ist, einen zweiten Kondensator (113), der zwischen einem zweiten gemeinsamen Ausgangsknoten der zweiten CMOS-Logikschaltung (109) und des vierten CMOS-Inverters (108) und einer Massespannung eingeschaltet ist, und einen fünften CMOS- Inverter (112) zum Empfang eines Signals von dem zweiten gemeinsamen Ausgangsknoten (Fig. 43).

16. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Impulssignalgeneratoreinrichtung (25) einen Impulsgenerator zur Generierung des Impulssignals bei Erkennung einer Änderung des Adreßeingangs umfaßt, und die integrierte Halbleiterschaltung des weiteren eine Datenausgabesteuerschaltung (100) enthält, die von dem Impulssignal gesteuert wird, um ein Steuersignal der Datenausgabesteuerschaltung zu generieren, das bei Generierung des Adreßänderungssignals die Datenausgabeeinrichtung (23) veranlaßt, das von der Datenübertragungseinrichtung (22) übertragene Datum nicht auszugeben (Fig. 13).

17. Integrierte Halbleiterschaltung gemäß Anspruch 16, dadurch gekennzeichnet, daß das Impulssignal von der Impulssignalgeneratoreinrichtung (25) mit einer vorgegebenen Verzögerungszeit bezüglich eines Zeitpunktes, in dem sich der Adreßeingang ändert, generiert und mindestens so lange ausgegeben wird, bis das in der Datenspeichereinrichtung (18) gespeicherte Datum von der Datendetektoreinrichtung (21) in Übereinstimmung mit dem Adreßeingang erkannt wird und die Datenausgabeeinrichtung (23) erreicht.

18. Integrierte Halbleiterschaltung gemäß Anspruch 17, dadurch gekennzeichnet, daß die vorgegebene Zeitverzögerung für die Impulssignalgeneratoreinrichtung (25) zur Ausgabe des Impulssignals nach der Änderung des Adreßeingangs so eingestellt ist, daß sie nicht größer ist als ein Zeitintervall zwischen dem Moment, in dem ein Kondensator von 100 pF mit der Datenausgabeeinrichtung (23) verbunden wird und die Datenausgabeeinrichtung (23) mit der Datenausgabe beginnt, und dem Moment, in dem die Daten vollständig ausgegeben sind.

19. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Impulssignalgeneratoreinrichtung einen Impulsgenerator (25) und eine Steuerschaltung (112) umfaßt, wobei der Impulsgenerator das Impulssignal generiert, wenn eine Änderung des Adreßeingangs erkannt wird, und wobei die Steuerschaltung (112) von dem vom Impulsgenerator generierten Impulssignal zur Generierung eines Datenübertragungssteuersignals und eines Datenausgabesteuersignals gesteuert wird, und die integrierte Halbleiterschaltung des weiteren eine Datenausgabesteuerschaltung (100) enthält, die von dem Datenausgabesteuersignal gesteuert wird, um ein Steuersignal der Datenausgabesteuerschaltung zu generieren, das bei Generierung des Impulssignals die Datenausgabeeinrichtung (23) veranlaßt, das von der Datenübertragungseinrichtung (22) übertragene Datum nicht auszugeben (Fig. 18).

20. Integrierte Halbleiterschaltung gemäß Anspruch 19, dadurch gekennzeichnet, daß das Datenübertragungssteuersignal so eingestellt ist, daß es nach der Generierung mindestens des Datenausgabesteuersignals generiert wird, und nach der Generierung des Datendetektorsteuersignals nicht generiert wird.

21. Integrierte Halbleiterschaltung gemäß Anspruch 19, dadurch gekennzeichnet, daß die Steuerschaltung (100) der Impulssignalgeneratoreinrichtung (25) folgendes umfaßt:

eine Adreßpuffer-Ersatzschaltung (121), eine Zeilendecodierer-Ersatzschaltung (122), eine Wortleitungsersatzschaltung (123) und eine Taktdetektorschaltung, die so aktiviert werden, daß ein Datendetektorsteuersignal zu demselben Zeitpunkt ausgegeben wird, in dem eine vorgegebene Wortleitung in der Datenspeichereinrichtung (18) nach der Änderung des Adreßeingangs oder nach dem Setzen eines Chip in einen Auswahlzustand gewählt wird, einen Datendetektor-Steuersignalgenerator zur Ausgabe des Datendetektorsteuersignals, einen Steuersignalgenerator für die Datenausgabesteuerschaltung zur Ausgabe des Steuersignals für die Datenausgabesteuerschaltung bei Erhalt des Steuersignals für die Datendetektoreinrichtung von dem Steuersignalgenerator für die Datendetektoreinrichtung, und einen Steuersignalgenerator für die Datenübertragungseinrichtung zur Ausgabe des Datenübertragungs-Steuersignals bei Empfang des Steuersignals der Datenübertragungssteuerschaltung.

22. Integrierte Halbleiterschaltung gemäß Anspruch 19, dadurch gekennzeichnet, daß die Datendetektoreinrichtung (21) ein CMOS-Übertragungsgatter, das zwischen einer Spaltenleitung und einer Pseudo-Spaltenleitung angeordnet ist und dessen beide Gates zum Empfang des Datendetektorsteuersignals und eines invertierten Signals desselben dienen, einen Transistor, von dem ein Anschluß eines leitenden Pfades mit einer Spannungsquelle und einem Gate zum Empfang des invertierten Signals dient, und eine Datendetektorschaltung, die zwischen der Spaltenleitung und der Pseudo-Spaltenleitung zum Empfang eines Spaltenleitungspotentials und eines Pseudo-Spaltenleitungspotentials angeordnet ist, umfaßt.

23. Integrierte Halbleiterschaltung gemäß Anspruch 19, dadurch gekennzeichnet, daß die Datenausgabeeinrichtung (23) folgendes umfaßt:

ein erstes NOR-Gatter mit einem Eingangsanschluß zum Empfang des internen Chip-Freigabesignals und dem anderen Eingangsanschluß zum Empfang des Ausgabefreigabesignals, ein zweites NOR-Gatter mit einem Eingangsanschluß zum Empfang eines Massepotentials und dem anderen Eingangsanschluß zum Empfang eines Ausgangs des ersten NOR-Gatters, ein drittes NOR-Gatter mit einem Eingangsanschluß zum Empfang des Steuersignals der Datenausgabesteuerschaltung und dem anderen Eingangsanschluß zum Empfang eines Ausgangs des zweiten NOR-Gatters, ein NAND-Gatter mit einem Eingangsanschluß zum Empfang des Steuersignals der Datenübertragungseinrichtung und dem anderen Eingangsanschluß zum Empfang eines Ausgangs von dem dritten NOR-Gatter, und einen Inverter zum Empfang eines Ausgangs des NAND-Gatters.

24. Integrierte Halbleiterschaltung gemäß Anspruch 19, dadurch gekennzeichnet, daß die Datenübertragungseinrichtung (22) eine Verzögerungsschaltungseinrichtung und eine parallel zu der Verzögerungsschaltungseinrichtung geschaltete Schaltungseinrichtung mit einer kürzeren Verzögerungszeit als diejenige der Verzögerungsschaltungseinrichtung umfaßt und so gesteuert ist, daß ein Signal von der Datendetektoreinrichtung (21) über die Verzögerungsschaltungseinrichtung ausgegeben wird, während das Impulssignal von der Impulssignalgeneratoreinrichtung ausgegeben wird, und sonst ein Signal von der Datendetektoreinrichtung (21) über die Verzögerungsschaltungseinrichtung ausgegeben wird.

25. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie folgendes umfaßt:

eine Datenzwischenspeicherschaltung (27), die durch das von der Impulssignalgeneratoreinrichtung (25) generierte Impulssignal gesteuert wird, um die von der Datenübertragungseinrichtung (22) übertragenen Daten zwischenzuspeichern, wenn das Impulssignal nicht generiert wird (Fig. 24).

26. Integrierte Halbleiterschaltung gemäß Anspruch 25, dadurch gekennzeichnet, daß die Datenzwischenspeicherschaltung (27) das Impulssignal von der Impulssignalgeneratoreinrichtung (25) empfängt und die in der Datenspeichereinrichtung (18) gespeicherten Daten zwischenspeichert, die durch den Adreßeingang vor dessen Änderung vorgegeben werden.

27. Integrierte Halbleiterschaltung gemäß Anspruch 25, dadurch gekennzeichnet, daß die Datenzwischenspeicherschaltung (27) in Reihe geschaltete erste, zweite und dritte Inverter umfaßt, wobei ein erster getakteter Inverter mit einem Eingangsanschluß des ersten Inverters gekoppelt ist und ein zweiter getakteter Inverter zwischen dem Eingangsanschluß des ersten Inverters und einem Eingangsanschluß des zweiten Inverters eingeschaltet ist, um die Daten in Übereinstimmung mit dem Impulssignal von der Impulssignalgeneratoreinrichtung (25) zwischenzuspeichern (Fig. 25).

28. Integrierte Halbleiterschaltung gemäß Anspruch 21, dadurch gekennzeichnet, daß die Datenübertragungseinrichtung (22) eine Zeitkonstantenschaltungseinrichtung und eine mit dieser gekoppelten Schaltungseinrichtung umfaßt, welche eine Zeitkonstante hat, die kürzer ist als diejenige der Zeitkonstantenschaltungseinrichtung, und so gesteuert ist, daß ein Signal von der Datendetektoreinrichtung (21) über die Schaltungseinrichtung ausgegeben wird, während das Impulssignal von der Impulssignalgeneratoreinrichtung (25) ausgegeben wird, und sonst ein Signal von der Datendetektoreinrichtung (21) über die Zeitkonstantenschaltungseinrichtung ausgegeben wird.

29. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Impulssignalgeneratoreinrichtung einen Impulsgenerator (25) und eine Steuerschaltung (112) umfaßt, wobei der Impulsgenerator das Impulssignal generiert, wenn eine Änderung des Adreßeingangs erkannt wird, und wobei die Steuerschaltung von dem vom Impulsgenerator generierten Impulssignal zur Generierung eines Datenübertragungssteuersignals, eines Datenzwischenspeicher-Steuersignals und eines Steuersignals für die Datenausgabesteuerschaltung gesteuert wird, und

die integrierte Halbleiterschaltung des weiteren folgendes enthält:

eine Datenausgabesteuerschaltung (100), die von dem Datenausgabesteuersignal gesteuert wird, um ein Steuersignal der Datenausgabesteuerschaltung zu generieren, das bei Generierung des Adreßänderungsimpulssignals die Datenausgabeeinrichtung (23) veranlaßt, das von der Datenübertragungseinrichtung (22) übertragene Datum nicht auszugeben;

eine Datenzwischenspeicherschaltung (27), die durch das von dem Impulsgenerator generierte Datenzwischenspeicherungssignal gesteuert wird, um die von der Datenübertragungseinrichtung (22) übertragenen Daten zwischenzuspeichern, wenn das Steuersignal für die Datenausgabeeinrichtung generiert wird;

eine Chip-Freigabepufferschaltung (31) zum Empfang eines externen Chip-Freigabesignals und zur Generierung eines internen Chip-Freigabesignals;

eine Schaltung (32) zur Änderung des Zwischenspeichermodus für den Empfang des internen Chip-Freigabesignals und die Generierung eines Steuersignals zur Steuerung der Steuerschaltung der Impulssignalgeneratoreinrichtung (25) und der Steuerschaltung (100) der Datenausgabeeinrichtung, wobei das Steuersignal so beschaffen ist, daß sein vor einer Änderung des internen Chip-Freigabesignals gesetzter Pegel unverändert beibehalten wird, bis sich der Pegel des Adreßeingangssignals ändert;

die Datenausgabeeinrichtungs-Steuerschaltung (100) zum Empfangen des von der Steuerschaltung (112) generierten Datenausgabeeinrichtung-Steuerschaltung-Steuersignals, des von der Chip-Freigabepufferschaltung generierten internen Chip-Freigabesignals und des von der Schaltung zur Änderung des Zwischenspeichermodus generierten Steuersignals und zur Erzeugung eines Steuersignals zum Steuern der Datenausgabeeinrichtung; und

die Datenausgabeeinrichtung, die von dem von der Datenausgabeeinrichtungs-Steuerschaltung generierten Steuersignal gesteuert ist, um das von der Datenzwischenspeicherschaltung ausgegebene Datum zu empfangen (Fig. 27).

30. Integrierte Halbleiterschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß das Steuersignal der Datenübertragungseinrichtung mindestens nach der Ausführung einer Zwischenspeicherungsoperation der Zwischenspeicherschaltung generiert wird und die Datenübertragungseinrichtung (22) so steuert, daß sie eine erste Zeitkonstante hat, wenn das Steuersignal für die Datenübertragungseinrichtung generiert wird.

31. Integrierte Halbleiterschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß sie eine Einrichtung zur Steuerung der Datenübertragungseinrichtung (22) umfaßt, indem das von der Schaltung (32) zur Änderung des Zwischenspeichermodus generierte Steuersignal herangezogen wird, um die erste Zeitkonstante für eine vorgegeben Zeitspanne nach dem Einstellen der integrierten Halbleiterschaltung mittels eines externen Eingangssignals in einen datenlesbaren Zustand zu erhalten, und um die Datenzwischenspeicherschaltung (27) in einen nicht verriegelten Zustand zu versetzen.

32. Integrierte Halbleiterschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß die Datenübertragungseinrichtung (22) eine erste Zeitkonstantenschaltungseinrichtung mit einer ersten Zeitkonstante und ein zweite Zeitkonstantenschaltungseinrichtung mit einer zweiten Zeitkonstante umfaßt, das von der Detektoreinrichtung (21) erkannte Datum über die erste Zeitkonstantenschaltungseinrichtung überträgt, wenn das Impulssignal von der Impulssignalgeneratoreinrichtung (25) ausgegeben wird, und das von der Detektoreinrichtung (21) erkannte Datum über die zweite Zeitkonstantenschaltungseinrichtung überträgt, wenn das Impulssignal von der Impulssignalgeneratoreinrichtung (25) nicht ausgegeben wird.

33. Integrierte Halbleiterschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß die Datendetektoreinrichtung (21) eine Datendetektorschaltung zur Erkennung des Inhalts von Daten der Datenspeichereinrichtung auf Basis einer Potentialdifferenz zwischen einem Potential der Spaltenleitung, das entsprechend dem Datum geändert ist, und einem Referenzpotential einer Pseudo-Spaltenleitung sowie einen Transistor, der zwischen der Spaltenleitung und der Pseudo-Spaltenleitung eingeschaltet ist, umfaßt, wobei der Transistor so gesteuert wird, daß er eingeschaltet bzw. ON ist, während das von der Impulsignalgeneratoreinrichtung ausgegebene Impulssignal generiert wird, und anderenfalls ausgeschaltet bzw. OFF ist.

34. Integrierte Halbleiterschaltung gemäß Anspruch 25, dadurch gekennzeichnet, daß die Datenübertragungseinrichtung (22) die erste Zeitkonstante für eine vorgegebene Zeitspanne hat, indem sie das Impulssignal von der Impulssignalgeneratoreinrichtung (25) verwendet, und das von der Datendetektoreinrichtung (21) erkannte Datum von der Datenausgabeeinrichtung (23) ausgegeben wird, wenn die Datenübertragungseinrichtung (22) nach der vorgegebenen Zeitspanne die zweite Zeitkonstante hat.

35. Integrierte Halbleiterschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß die Steuerschaltung der Impulssignalgeneratorschaltung folgendes umfaßt:

eine Adreßpuffer-Ersatzschaltung, eine Zeilendecodierer-Ersatzschaltung, eine Wortleitungsersatzschaltung und eine Taktdetektorschaltung, die so aktiviert werden, daß ein Datendetektorsteuersignal zu demselben Zeitpunkt ausgegeben wird, in dem eine vorgegebene Wortleitung in der Datenspeichereinrichtung (18) nach der Änderung des Adreßeingangs oder nach dem Setzen eines Chip in einen Auswahlzustand gewählt wird, einen Datendetektor-Steuersignalgenerator zur Ausgabe des Datendetektorsteuersignals, einen Steuersignalgenerator für die Datenausgabesteuerschaltung zur Ausgabe des Steuersignals für die Datenausgabesteuerschaltung bei Erhalt des Steuersignals für die Datendetektoreinrichtung von dem Steuersignalgenerator für die Datendetektoreinrichtung, einen Steuersignalgenerator für die Datenzwischenspeicherschaltung zum Setzen der Datenzwischenspeicherschaltung in einen aktiven Zustand, indem das Steuersignal für die Datenzwischenspeicherschaltung auf einen niedrigen Pegel gelegt wird, wenn das Steuersignal von der Änderungsschaltung für den Zwischenspeichermodus auf einen hohen Pegel gelegt ist, und zum Setzen der Datenübertragungseinrichtung (22) in einen inaktiven Zustand, indem das Steuersignal für die Datenübertragungseinrichtung auf einen niedrigen Pegel gelegt wird, wenn das Steuersignal von der Änderungsschaltung für den Zwischenspeichermodus auf einen hohen Pegel gelegt, das Steuersignal für die Datenzwischenspeicherschaltung auf einen hohen Pegel gelegt und das Steuersignal für die Datenausgabesteuerschaltung auf einen hohen Pegel gelegt ist.

36. Integrierte Halbleiterschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß die Änderungsschaltung für den Zwischenspeichermodus das Steuersignal an die Steuerschaltung während einer Leseoperation der in der Datenspeichereinrichtung (18) gespeicherten Daten ausgibt, indem sie ein internes Chip-Freigabesignal so ändert, daß die Steuerschaltung veranlaßt wird, ein Signal zur Steuerung der Datenübertragungseinrichtung (22) und der Datenzwischenspeicherschaltung auszugeben, um diese in einen inaktiven Zustand zu versetzen.

37. Integrierte Halbleiterschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß die Steuerschaltung (100) der Datenausgabeeinrichtung folgendes umfaßt:

ein erstes Logikgatter mit einem Eingangsanschluß zum Empfang eines internen Chip-Freigabesignals und einem anderen Eingang zum Empfang eines Ausgabefreigabe- Steuersignals, um daraus ein invertiertes logisches Summensignal zu generieren; einen ersten Inverter zum Empfang eines Ausgangs von dem ersten Logikgatter;

ein zweites Logikgatter mit einem Eingangsanschluß zum Empfang eines Ausgangs des ersten Inverters und einem anderen Eingangsanschluß zum Empfang des Steuersignals von der Änderungsschaltung für den Zwischenspeichermodus, um daraus ein invertiertes logisches Summensignal zu generieren; ein drittes Logikgatter zum Empfang eines Ausgangs des zweiten Logikgatters über einen Eingangsanschluß und zur Generierung eines Ausgangs als Ausgang der Steuerschaltung (100) für die Datenausgabeeinrichtung, um daraus ein invertiertes logisches Produktsignal zu generieren;

einen zweiten Inverter zur Invertierung des Ausgangs des dritten Logikgatters; und ein viertes Logikgatter mit einem Eingangsanschluß zum Empfang des Ausgangs des dritten Logikgatters und einem anderen Eingangsanschluß zum Empfang des Steuersignals von der Steuerschaltung für die Datenausgabeeinrichtung, um einen Ausgang an den anderen Eingangsanschluß des dritten Logikgatters abzusetzen.