DE3872737T2

DE3872737T2 - Verfahren zur kombinierung von "gate array"-schaltungen mit standardschaltungen auf ein gemeinsames halbleiterplaettchen.

Info

Publication number: DE3872737T2
Application number: DE8888100942T
Authority: DE
Inventors: Elliot L Gould; Douglas W Kemerer; Lance A Mcallister; Ronald A Piro; Guy R Richardson; Deborah A Wellburn
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-02-24
Filing date: 1988-01-22
Publication date: 1993-03-04
Anticipated expiration: 2008-01-23
Also published as: EP0283655B1; CA1290076C; JP3213711B2; BR8800754A; EP0283655A2; JPH08204162A; ES2033346T3; JPH0821701B2; US4786613A; DE3872737D1; EP0283655A3; JPS63209144A

Description

Diese Erfindung bezieht sich auf ein Verfahren zur Herstellung von Standardzellen und "Gate-Array"- (Torschaltungsfeld-) Zellen auf einem gemeinsamen Halbleiterchip oder -plättchen oder -wafer, und insbesondere auf ein Verfahren zur Erzeugung von Logik- Produkten mit optimaler Dichte bei Erhaltung der Fähigkeit, Entwurfsänderungen schnell zu implementieren.
Es gibt zwei Hauptklassen von Zellen, die manchmal als anwendungsspezifische integrierte Schaltungen (ASIC) bezeichnet und üblicherweise verwendet werden, um Entwerfern die Anordnung großer Zahlen logischer Schaltungen auf einem einzelnen oder gemeinsamen sehr hoch integrierten (VLSI-) Chip zu ermöglichen. Eine(r) dieser Klassen oder Typen von Zellen wird als Standardzelle bezeichnet, bei der jede logische Funktion, die als ein Buch bezeichnet werden kann, als eine anwendungsspezifische Schaltung ausgeführt wird, die dann auf einer vorbestimmten Fläche oder Zellengrenze irgendwo auf dem Chip angeordnet und mit anderen Funktionen, Schaltungen oder Büchern verdrahtet werden kann. Bei dieser Standardzellen-Methode werden die Größen der Elemente oder Transistoren und das Layout der Schaltungen für jede logische Funktion oder jedes Buch optimiert, so daß Dichte- und Leistungscharakteristiken nahezu vergleichbar mit einem anwendungsspezifischen Entwurf sind. In der Standardzelle sind die meisten oder alle Schritte bei der Herstellung des Wafers oder Chips jedem einzelnen Entwurf angepaßt oder "personalisiert". Daher muß, wenn in dem Entwurf irgendwelche Änderungen vorzunehmen sind, für jeden Personalisierungsschritt im Herstellungsverfahren eine völlig neue Maske hergestellt werden, und die Herstellung muß wieder von einem blanken Halbleiter-, z. B. Siliciumwafer beginnen. Standardzellen werden im Detail in einem Artikel mit dem Titel "HAPPI: A Chip Compiler Based On Double- Level-Metal Technology" von R. Putatunda und Mitarb., 23. Design Automation Conference, Beitrag 41.4, S. 736-743, 1986, und in einem Artikel mit dem Titel "Philo, A VLSI Design System" von R. Donze, Design Automation Conference, Las Vegas, NV, Juni 1982, S. 163-169, diskutiert.
Im Gegensatz zur Standardzelle werden Gate-Array-Zellen erst dann personalisiert, wenn der Herstellungsprozeß die erste Kontaktebene zum leitenden Material erreicht, das die Elemente oder Transistoren in der Gate-Array-Zelle eines einzelnen Entwurfs verbindet. D. h., ein Gate-Array-Chip wird durch Bildung von Reihen von Transistoren - p-Kanal- und n-Kanal-Transistoren, wenn die komplementäre Metall-Oxid-Halbleiter(CMOS)-Technologie verwendet wird -, die in Zellen auf der Oberfläche des Chips angeordnet sind, gebildet. Für jede diskrete logische Funktion, die in der Bibliothek von Büchern für den Chip verfügbar ist, wird eine Persönlichkeit von Leitern in einer bekannten Weise festgelegt, durch die die in einer oder mehreren Zellen befindlichen Elemente oder Transistoren verbunden werden, um eine gewünschte Funktion - etwa eine Invertierung oder eine Zwischenspeicherung - auszuführen. Jede auf dem Gate-Array-Chip implementierte logische Funktion verwendet denselben Satz von Hintergrund-Elementen oder -Transistoren, und, wenn in der Schaltung irgendwelche Veränderungen auszuführen sind, müssen nur die letzten paar Schritte im Herstellungsverfahren - die Leiter- und Kontaktschritte - verändert werden, um die Verbindungen anders anzuordnen. Durch Anwendung der Gate-Array-Zellen-Methode können sowohl die ursprünglichen Entwürfe als auch spätere Abwandlungen schneller und billiger als bei einem Standardzellenentwurf erhalten werden, obgleich es einige Einflüsse auf die Chip-Leistungsfähigkeit und -Dichte im Vergleich zur Standardzelle gibt. Gate-Array-Zellen werden im Detail in den US-Patentschriften 4 412 237 von N. Matsumura u. Mitarb., angemeldet am 11. Dezember 1978 und erteilt am 25. Oktober 1983, und 4 589 007 von S.
Kuboki u. Mitarb., angemeldet am 6. September 1983 und erteilt am 13. Mai 1986, und in der auf den gemeinsamen Inhaber übertragenen US-Patentanmeldung 814 122, angemeldet am 27. Dezember 1985 von J. Blachere u. Mitarb. mit dem Titel "Multi-Functional Pre-diffused Arrays in CMOS Technology", diskutiert.
Bei einem Standardzellenentwurf wird jedes Buch oder jede funktionale Schaltung auf der Oberfläche des Chips innerhalb einer oder mehrerer Zellen unter Beachtung von Grenzbedingungen angeordnet, die Aktivschaltungsbereiche definieren und die es erlauben, das Buch neben einem beliebigen anderen Buch oder Member der Bibliothek ohne gegenseitige Störungen anzuordnen. Die Grenzbedingungen werden durch Grundregeln, die von der zur Herstellung des Chips verwendeten Technologie abhängen, bestimmt. In Standardzellen-Chips wird das Gebiet zwischen Aktivschaltungsflächen allgemein in ein Isolationsgebiet - etwa ein Dickschichtoxid - umgewandelt, um die Isolation zwischen Büchern zu gewährleisten. Beim Entwurf von Gate-Array-Zellen wird auch jedes Buch auf der Oberfläche des Chips innerhalb einer oder mehrerer Zellen angelegt, wobei allerdings jedes Buch im wesentlichen nur eine Anordnung von Verbindungen zu den innerhalb der einen oder mehreren Zellen gelegenen Transistoren ist, wobei wiederum jedes Buch kein benachbartes oder angrenzendes Buch oder keine solche Schaltung stören darf. Die Gate-Arrays verwenden typischerweise eher Gate- oder elektrische Trenntechniken als eine Oxid-Trennung zum Verhindern gegenseitiger Störungen zwischen angrenzenden Büchern. Bei der Gate-Trenntechnik sind Verbindungen in jedes Buch eingeschlossen, um die Hintergrundtransistoren an einem Ende des Buches auszuschalten, damit angrenzende Diffusionsknoten oder -gebiete elektrisch getrennt werden. Es hat sich gezeigt, daß die Gate-Trenntechnik eine verbesserte Dichte gegenüber derjenigen liefert, die durch Anordnung einer Dickschichtoxid-Trennung zwischen benachbarten Diffusionsknoten oder -gebieten erhalten wird, weil der Buch-Entwerfer erhöhte Flexibilität hat, wenn die Transistoren für eine bestimmte Schaltung verbunden werden. Die Gate- oder elektrische Trennung wird weitgehend im Detail in den US-Patentschriften 4 562 453 von T. Noguchi u. Mitarb., angemeldet am 8. November 1982 und erteilt am 31. Dezember 1985, und 4 570 176 von K. D. Kolwicz, angemeldet am 16. April 1984 und erteilt am 11. Februar 1986, diskutiert.
In der US-Patentschrift 4 513 307 von J. L. Brown, angemeldet am 5. Mai 1982 und erteilt am 23. April 1985, wird ein CMOS-Gate- Array offenbart, das zwei unterschiedliche Zellen-Layouts auf demselben Chip verwendet, um die Ausnutzung der Hintergrundtransistoren zu verbessern. Das Gate-Array enthält ein fortlaufendes Muster von zwei Sätzen von je drei in Reihe geschalteten Transistoren in einer Zelle, die von Zellen umgeben ist, von denen jede zwei einzelne Transistor-Gates jedes Kanal-Typs enthält.
Eine Mischung von Zellen oder Schaltungen auf einem gemeinsamen Chip zur Verbesserung der Leistungsfähigkeit und zur Verringerung der Flächenbelegung der Halbleiterschaltungen wird in der japanischen Patentschrift 60-177650 vom 11. September 1985 offenbart. Andere Literaturstellen, die eine Mischung von Zellen oder Schaltungen offenbaren, können in IEEE 1985 Custom Integrated Circuits Conference, S. 252-257, "Structured Arrays - A New ASIC Concept Provides the Best Gate Arrays and Cell Based Custom" von R. Walker u. Mitarb. und in IEEE 1986 Custom Integrated Circuits Conference, S. 565-567, "Configurable 6845 Megacell Incorporated With 2 UM CMOS Gate Array" von K. Pierce u. Mitarb. gefunden werden.
Es ist klar, daß der Entwurf und die Herstellung eines der vorher erwähnten dichten Logik-Chips sehr komplexe Prozesse erfordern. Um diese Prozesse zu unterstützen, ist eine beträchtliche Anzahl von Verfahrensschritten automatisiert und durch Computer gesteuert worden. Einige Abläufe und Ausrüstungen, die dazu bestimmt sind, die Herstellung solcher logischer Schaltungen zu unterstützen, werden z. B. in den Proceedings of the IEEE International Conference on Computer Design, S. 221-224, 7-10. Oktober 1985, "A Software Environment for Building Core - Microcomputer Compilers" von T. G. Matheson u. Mitarb., und in Electronic Design, S. 135-142, 12. Dezember 1985, "Programming Language Makes Silicon Compilation A Tailored Affair" von M. R. Burich offenbart.
In der Logik-Entwurfstechnologie ist es wünschenswert, Standardzellen mit der höchstmöglichen Schaltkreisdichte und einem hohen Grad der Ausnutzung der Chipoberfläche und gleichzeitig einen Prozeß oder ein Verfahren bereitzustellen, mit dem schnell Abschnitte des Chips wie erforderlich ohne signifikante Veränderung der ursprünglichen Standardzellen verändert werden können.
Es ist daher eine Aufgabe dieser Erfindung, ein Verfahren zur Herstellung eines Logik-Chips mit einer hohen Ausnutzung der Chipoberfläche, hoher Leistungsfähigkeit und hoher Schaltungsdichte bereitzustellen, das außerdem eine kurze Hardware-Umstellungszeit zuläßt.
In Übereinstimmung mit der Lehre dieser Erfindung wird ein Verfahren oder ein Prozeß zur Herstellung eines Logik-Chips bereitgestellt, der die folgenden Schritte umfaßt: Definition einer Vielzahl n von jeweils mit einer Grenze versehenen Zellplätzen innerhalb eines Halbleiterchips; Bildung einer Vielzahl von n-x Standardzellenschaltungen innerhalb von n-x der Vielzahl n von Zellplätzen, worin x eine Zahl darstellt, die kleiner ist als n, wobei x Zellplätze unbesetzt sind, und wobei jede der Standardzellenschaltungen innerhalb eines Aktivschaltungsbereiches liegt, der zumindest in einem gegebenen Abstand von der Grenze des zugehörigen Zellplatzes angeordnet ist; und Bildung einer Vielzahl von Gate-Array-Zellen innerhalb der unbesetzten Zellplätze, wobei die Vielzahl von Gate-Array-Zellen gleich oder kleiner ist als x, wobei jede der Gate-Array-Zellen einen Aktivschaltungsbereich aufweist, die in zumindest dem gegebenen Abstand von der Grenze auf einer Seite des zugehörigen Zellplatzes angeordnet ist und sich über die Grenze hinaus auf der Seite des zugehörigen Zellplatzes, die gegenüber der einen Seite liegt über eine Entfernung, die zumindest gleich dem gegebenen Abstand ist, erstreckt, um eine Verbindung herzustellen zum Aktivschaltungsbereich einer benachbarten Zelle aus der Vielzahl von Gate- Array-Zellen, und sich innerhalb der gegenüberliegenden Grenze soweit zu ihn erstreckt, daß zumindest der gegebene Abstand zu der genannten gegenüberliegenden Grenze gewährt bleibt, wenn eine der Standardzellen in Nachbarschaft zu der gegenüberliegenden Grenze angeordnet ist.
Die vorangehende und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden genaueren Beschreibung bevorzugter Ausführungsbeispiele der Erfindung, wie sie in den begleitenden Zeichnungen dargestellt sind, deutlich.
Fig. 1 ist eine Draufsicht, die die Topologie eines Halbleiterchips zeigt, der allgemein mit Standardzellen bestückt ist,
Fig. 2 ist eine vergrößerte Draufsicht, die eine in einer der Standardzellen nach Fig. 1 gebildete Schaltung zeigt,
Fig. 3 ist eine Draufsicht, die die Topologie einer bekannten Gate-Array-Zelle mit einer herkömmlichen Zellengrenze zeigt,
Fig. 4 ist eine Draufsicht, die die Topologie einer vollständigen Gate-Array-Zelle mit einer Zellengrenze zeigt, die entsprechend der Lehre dieser Erfindung definiert ist,
Fig. 5 ist eine Draufsicht, die die Topologie einer End- Gate-Array-Zelle mit einer Zellengrenze zeigt, die in Fig. 4 entsprechend der Lehre dieser Erfindung definiert ist,
Fig. 6 ist eine Draufsicht, die eine Mischung von Standardzellen und Gate-Array-Zellen auf einem gemeinsamen Chip zeigt, die entsprechend der Lehre dieser Erfindung angeordnet sind,
Fig. 7 ist eine Draufsicht, die eine Mischung von Standardzellen- und Gate-Array-Zellen-E/A-Schaltungsplätzen zeigt, die in Übereinstimmung mit der Lehre dieser Erfindung angeordnet sind,
Fig. 8 ist eine genauere Draufsicht, die einen Standardzellen-E/A-Schaltungsplatz zeigt, und
Fig. 9 ist eine genauere Draufsicht, die einen Gate-Array- Zellen-E/A-Schaltungsplatz zeigt.
Mit Bezug auf Fig. 1 wird eine Draufsicht eines Standardzellen- Chips 10 zur Bildung logischer Schaltungen in CMOS-Technologie dargestellt. Der Chip enthält innere Zellplätze 12, in denen logische Schaltungen, wie NAND-Schaltungen, Inverter und Zwischenspeicher, untergebracht werden, und äußere Zellplätze 14, die für E/A-Schaltungen vorgesehen sind. Ein Schutzgürtel 16 ist längs der Peripherie des Chips auf bekannte Weise gebildet, um mit den CMOS-Schaltungen verbundene "Latch-Up"-Probleme zu beseitigen oder zu minimieren. In einem bevorzugten Ausführungsbeispiel des Chips ist der Grundkörper oder das Substrat 10 des Chips aus Silicium vom p-Typ hergestellt, und der Schutzgürtel 16 enthält eine Dotierung vom n-Typ. Der Buchstabe S in den Zellplätzen 12 und 14 gibt an, daß an diesen Stellen eine Standardzellenschaltung gebildet worden ist, und der Buchstabe U in den Zellplätzen 12 und 14 bezeichnet Zellplätze, die wegen der Art der im Standardzellenchip 10 benötigten einzelnen Schaltungen unbenutzt sind. Jeder der inneren Zellplätze 12 hat eine durch Linien 18 definierte Grenze, und jeder der äußeren Zellplätze 14 hat eine durch Linien 20 definierte Grenze. Obwohl dies nicht gezeigt ist, sollte es klar sein, daß die E/A-Schaltungen in den äußeren Zellplätzen 14 mit den in den inneren Zellplätzen 12 gebildeten logischen Schaltungen verbunden sind. Eine bestimmte logische Schaltung, die einen der inneren Zellplätze 22 besetzt, wird nachfolgend genauer beschrieben.
In Fig. 2 wird weitgehend im Detail ein Beispiel einer Standardzellenschaltung - in diesem Beispiel eine Inverterschaltung - gezeigt, die innerhalb des inneren Zellplatzes 22 in dem in Fig. 1 gezeigten Chip 10 angeordnet ist. Ein Aktivschaltungsbereich mit einer Grenze 24 ist innerhalb der Grenze 18 des inneren Zellplatzes 22 angeordnet, mit Ausnahme des oberen Abschnittes des Platzes 22, wo logische Dienstanschlüsse 26 so angeordnet sind, daß sie mit anderen logischen Dienstanschlüssen, die in anderen Zellplätzen gelegen sind, verbunden sind. Ein vorgegebener Abstand ist zwischen der Zellplatzgrenze 18 und der Grenze des Aktivschaltungsbereiches in Abhängigkeit von der Technologie zur Herstellung der Schaltungen auf dem Chip 10 vorgesehen. Der vorgegebene Abstand kann als etwa die Hälfte des Abstandes einer festgelegten Grundregel betrachtet werden. Wie in Fig. 2 zu sehen ist, enthält der Inverter im Zellplatz 22 eine Gateelektrode 28, die vorzugsweise aus dotiertem Polysilicium hergestellt ist, n&spplus;-Source- und -Drain-Gebiete 30 bzw. 32, die einen n-Kanal- Transistor 34 bilden, und p-Source- und -Drain-Gebiete 36 bzw. 38, die einen p-Kanal-Transistor 40 bilden. Metallabschnitte 42 sind dazu vorgesehen, geeignete elektrische Verbindungen herzustellen.
In Fig. 3 ist eine bekannte Gate-Array-Zelle z. B. von dem Typ, auf den in der oben erwähnten US-Patentanmeldung 814 122 Bezug genommen wurde, mit einer Grenze, die in der Form und Größe ähnlich der in Fig. 1 und 2 mit 18 bezeichneten ist und daher mit der gleichen Bezugsziffer 18 bezeichnet wird, dargestellt. Innerhalb der Gate-Array-Zelle sind drei n-Kanal-Feldeffekttransistoren und drei p-Kanal-Feldeffekttransistoren gebildet. Die drei n-Kanal-Feldeffekttransistoren enthalten Gateelektroden 44A, B und C aus dotiertem Polysilicium und n&spplus;-Source-/Drain- Diffusionsgebiete 46A, B, C und D, und die drei p-Kanal-Transistoren enthalten Gateelektroden 48A, B und C aus dotiertem Polysilicium und p-Source-/Drain-Diffusionsgebiete 50A, B, C und D. Aus Fig. 3 ist zu sehen, daß die Diffusionsgebiete 46A, 46D, 50A und 50D sich längs der senkrechten Kanten der in Fig. 3 gezeigten Gate-Array-Zelle bis zur Grenze 18 hin oder darüber hinaus erstrecken.
Fig. 4 zeigt eine Gate-Array-Zelle 54, die der der Fig. 3 ähnlich ist, bei der aber die Grenze 18 nach links verschoben ist, um einen Abstand zwischen den Diffusionsgebieten 46A und 50A und der Grenze zu schaffen, der gleich dem oder größer als der in Fig. 2 bezeichnete gegebene Abstand ist, der die Grenze 18 von der Grenze 24 des Aktivschaltungsbereiches trennt, um so mindestens eine weitere Halbe-Grundregel-Trennung zwischen dem Aktivschaltungsbereich in der Gate-Array-Zelle und der Grenze 18 in Fig. 4 vorzusehen. Es ist jetzt zu sehen, daß, wenn die Gate-Array-Zelle 54 mit ihrer linken Seite benachbart zu einer Standardzelle angeordnet wird, ein voller Grundregel-Abstand oder zwei halbe gegebene Abstände den Aktivschaltungsbereich der Standardzelle vom aktiven Bereich der Gate-Array-Zelle 54 trennen. Folglich kann die Gate-Array-Zelle 54 jetzt auf der rechten Seite einer benachbarten Standardzelle angeordnet werden, ohne von der innerhalb der Standardzelle enthaltenen Schaltungsfunktion gestört zu werden. Es ist auch zu sehen, daß zusätzliche Gate-Array-Zellen, die eine Grenze haben, wie in Fig. 4 angegeben, auf kompatible Weise benachbart zur rechten Seite der Gate- Array-Zelle 54 angeordnet werden können, um eine Reihe von Gate- Array-Zellen einer beliebigen gegebenen Länge mit einer benachbart zur am weitesten links liegenden Gate-Array-Zelle der Reihe und an diese anstoßend angeordneten Standardzelle zu schaffen.
Fig. 5 zeigt eine Gate-Array-Zelle 56, die ähnlich der in Fig. 4 ist, bei der aber die am weitesten rechts liegenden Gateelektroden 44C und 48C von Fig. 4 sowie die am weitesten rechts liegenden Diffusionsgebiete 46D und 50D von Fig. 4 entfernt sind. Also hat die Gate-Array-Zelle von Fig. 5 innerhalb der Grenze 18 nur zwei n-Kanal-Transistoren, die die Gateelektroden 44A und 44B und die Diffusionsgebiete 46A, 46B und 46C' enthalten, und zwei p-Kanal-Transistoren, die die Gateelektroden 48A und 48B und die Diffusionsgebiete 50A, 50B und 50C' enthalten. Es ist zu beachten, daß der Abstand zwischen den am weitesten rechts liegenden Diffusionsgebieten 46C' und 50C' und der Grenze 18 mindestens gleich dem gegebenen Abstand sein sollte, wie er in Verbindung mit dem gegebenen Abstand diskutiert wurde, der zwischen der Grenze 24 des Aktivschaltungsbereiches der in Fig. 2 gezeigten Standardzelle und der Grenze 18 erforderlich ist. Dementsprechend ist zu beachten, daß die Array-Zelle 56 nach Fig. 5, die als eine End-Gate-Array-Zelle betrachtet werden kann, auf ihrer rechten Seite benachbart zu einer Standardzelle und an diese anstoßend angeordnet werden kann, ohne daß eine Beeinflussung mit der in der benachbarten Standardzelle enthaltenen Schaltungsfunktion stattfindet. Die am weitesten rechts liegenden Diffusionsgebiete 46C' und 50C' der Fig. 5 können sich bis zu dem gegebenen Abstand von der Grenze 18 erstrecken, müssen aber mindestens breit genug sein, daß mit ihnen ein angemessener elektrischer Kontakt hergestellt werden kann.
Fig. 6 stellt eine Mischung der Standardzellen und der Gate-Array-Zellen auf einem gemeinsamen Chip dar, die auf eine kompakte Art und Weise angeordnet sind. Die in Fig. 6 gezeigte Mischung der Zellen enthält die in Verbindung mit Fig. 1 und 2 beschriebene Standardzelle 22, die vollständige Gate-Array-Zelle 54 der Fig. 4, die End-Gate-Array-Zelle 56 der Fig. 5 und eine weitere Standardzelle 58, die ähnlich der Standardzelle 22 sein kann. Aus Fig. 6 ist zu ersehen, daß die Mischung der Zellen kompakt angeordnet ist, so daß die Standardzelle 22 und die vollständige Gate-Array-Zelle 54 Aktivschaltungsbereiche haben, die voneinander nur durch den Grundregel-Abstand getrennt sind, und daß die End-Gate-Array-Zelle 56 und die Standardzelle 58 auch Aktivschaltungsbereiche haben, die voneinander nur durch den Grundregel-Abstand getrennt sind. Wie erforderlich, können die logischen Dienstanschlüsse 26 der Standardzelle 22 oder 58 mit Schaltungen verbunden sein, die an den logischen Dienstanschlüssen 60 der Gate-Arrays in den Gate-Array-Zellen 54 und 56 gebildet sind. Es ist zu beachten, daß die Mischung der Standardzellen 22 und 58 und der Gate-Array-Zellen 54 und 56, die in Fig. 6 gezeigt ist, in den inneren Zellplätzen 12 der Fig. 1 - wie in Fig. 1 mit 22, 54, 56 und 58 bezeichnet - verwendet werden kann.
Im Hinblick auf die Kompatibilität der Gate-Array-Zellen und der Standardzellen, die in Übereinstimmung mit der Lehre dieser Erfindung angeordnet sind, ist zu sehen, daß ein Standardzellenchip auf irgendeine herkömmliche Weise unter Verwendung aller notwendigen inneren Standardzellplätze 12, die in Fig. 1 mit dem Buchstaben S bezeichnet sind, hergestellt werden kann. Danach kann jeder der nicht gefüllten inneren Zellplätze 12, die in Fig. 1 durch den Buchstaben U bezeichnet sind, mit den Hintergrundtransistoren der Gate-Array-Zellen versehen werden. Wenn nach der Prüfung der Schaltungen der Standardzellen Veränderungen gewünscht sind, kann die Funktion der Standardzellenschaltungen durch die Bildung geeigneter Schaltungen in den Gate- Array-Zellen und die Verbindung dieser wie erforderlich mit den verbleibenden Schaltungen in den Standardzellen ersetzt werden. Daher muß, wenn eine Schaltungsabweichung im Entwurf eines Standardzellenchips festgestellt wird, der Standardzellenchip nicht vollständig neu entworfen oder neu hergestellt werden. Die Veränderung kann leicht unter Verwendung einer oder mehrerer der Gate-Array-Zellen durch einfaches Herstellen der erforderlichen Verbindung im Verbindungsschritt des Verfahrens ausgeführt werden. Durch Nutzung der Lehre dieser Erfindung werden bei der Entwicklung hochgradig komplexer Logik-Chips wertvolle Zeit und Kosten gespart.
Unter erneuter Bezugnahme auf Fig. 1 ist der Schutzgürtel 16, der als n-Senke zum Anziehen von in den Grundkörper oder das Substrat 10 des Chips injizierten Minoritätsladungsträgern fungiert und der durch die äußeren Zellplätze 14 verläuft, in denen E/A-Schaltungen gebildet sind, bezüglich der äußeren Kanten des Chips 10 so positioniert, daß ein hinreichender Abstand dazwischen gewährleistet ist, um zwei der äußersten Transistoren der E/A-Schaltungen dort anzuordnen, die, da sie direkt mit einer externen Schaltung verbunden sind, großen externen Spannungsstörungen unterliegen können. Da der Chip 10 zunächst so entworfen wird, daß er Standardzellen-E/A- Schaltungen beherbergt, können die beiden äußersten Transistoren entweder zwei n-Kanal-Transistoren oder ein n-Kanal-Transistor und ein p-Kanal-Transistor sein. Dementsprechend kann der Standardzellen-Schutzgürtel 16 der Fig. 1 in allen äußeren Zellplätzen 14 im gleichen Abstand von der Kante des Chips 10 angeordnet sein. Wenn jedoch einer oder mehrere der äußeren Zellplätze 14 nicht benutzt sind - etwa die mit dem Buchstaben U bezeichneten äußeren Zellplätze - ist ein Gebiet oder Abstand zwischen dem Schutzgürtel 16 und der Kante des Chips 10 für jeden dieser äußeren Zellplätze erforderlich, um darin drei Transistoren, zwei n-Kanal-Transistoren und einen p-Kanal-Transistor, zur möglichen Verwendung als die beiden äußersten Transistoren einer in der Gate-Array-Zellentechnologie gebildeten E/A-Schaltung unterzubringen, wobei die verbleibenden Transistoren der E/A-Schaltung im verbleibenden Gebiet des äußeren Zellplatzes angeordnet sind. Dementsprechend hat in jedem der unbenutzten äußeren Zellplätze 14 der Schutzgürtel ein U-förmiges Segment 16', wie in Fig. 7 angegeben, das einen zusätzlichen Abstand zwischen dem Schutzgürtel und der Chipkante schafft, um einen dritten Transistor und natürlich eine n-Senke für den p- Kanal-Transistor aufzunehmen.
Fig. 7 stellt zwei äußere Standardzellplätze 62 und 64 dar, zwischen denen äußere Gate-Array-Zellplätze 66 und 68 angeordnet sind. Diese vier Plätze 62, 64, 66 und 68 können auch im Chip 10 der Fig. 1 gefunden werden.
Fig. 8 zeigt detaillierter den äußeren Standardzellplatz 62. In Fig. 8 ist zu erkennen, daß dieser äußere Zellplatz 62 einen Aktivschaltungsbereich 24' hat, wobei der Schutzgürtel 16 durch den Aktivschaltungsbereich 24' verläuft und sich zwischen den gegenüberliegenden Grenzlinien 20 des äußeren Zellplatzes 62 erstreckt.
Fig. 9 zeigt detaillierter den äußeren Gate-Array-Zellplatz 66 der Fig. 7. Es ist zu erkennen, daß der Schutzgürtel 16' der Fig. 9 sich nicht nur über den Aktivschaltungsbereich 24', sondern auch jenseits der einander gegenüberliegenden Grenzlinien 20 erstreckt, um so ein Überlappen mit den Schutzgürtelsegmenten in den benachbarten äußeren Zellplätzen 14 zu sichern. Geeignete logische Dienstanschlüsse - die nicht gezeigt sind - sind auch für die in den äußeren Zellplätzen gebildeten E/A-Schaltungen vorgesehen, und sie sind mit anderen logischen Dienstanschlüssen der inneren Zellplätze, die entweder Standardzellen oder Gate- Array-Zellen enthalten, verbunden.
Oben wurde das Layout der Mischung aus Standardzellen und Gate- Array-Zellen auf einem gemeinsamen Halbleiterchip beschrieben. Auch werden - wie oben festgestellt - Entwurfssysteme verwendet, um Logik-Chips zu erstellen. Der Ablauf eines Entwurfssystems zur Schaffung eines Standardzellen/Gate-Array-Mischungs-Chips wird nun beschrieben.
Wie bekannt ist, enthält ein Entwurfssystem alle Daten und Software, die nötig sind, um, von einer Beschreibung der auszuführenden Logik beginnend, die durch den Benutzer eingegeben wird, die abschließenden Maskendaten für einen Chip zu gewinnen. Es gibt eine Anzahl kritischer Elemente, die das Entwurfssystem enthalten muß. Das erste davon sind die Daten, die ein Chipbild, wie es in Fig. 1 gezeigt ist und das eine Anordnung von Zellplätzen für die Plazierung dem Chip interner logischer Bücher oder Makros und eine Reihe von Zellen unterschiedlicher Abmessungen um die äußere Begrenzung des Chips für die Plazierung der E/A-Schaltungen darstellt, beschreiben. Zwei andere Elemente, die das Entwurfssystem enthalten muß, sind Beschreibungen einer Gate-Array- und einer Standardzellen-Bibliothek. Die Gate-Array- Bibliothek besteht aus Personalisierungsdaten für jedes Buch in der Bibliothek, wobei diese Personalisierungen nur auf den Leiter- und Kontaktebenen definiert sind, um die Elemente in den Gate-Array-Hintergrundzellen miteinander zu verbinden. Eine Gate-Array-Buch-Personalisierung kann eine oder mehrere Zellen des Chipbildes besetzen. Im Gegensatz dazu enthalten die Standardzellen-Buch-Personalisierungen Daten über die meisten oder alle Ebenen im Prozeß, aber wie ein Gate-Array-Buch können sie eine oder mehrere Zellen auf dem Bild einnehmen.
Um den Entwurf eines Chips zu beginnen, definiert der Benutzer des Entwurfssystems die auf dem Chip unterzubringende Logik in irgendeiner bekannten, universellen logischen Beschreibungssprache, wobei er die Verbindungen zwischen den in den Standardzellen- und/oder den Gate-Array-Bibliotheken verfügbaren Funktionen spezifiziert. Eine automatische Anordnungsroutine erzeugt dann eine optimale Anordnung der Bücher auf den Chipbild, wobei sie den im Chipbild spezifizierten Zellengrenzen folgt. Die Anordnungsroutine nimmt an, daß Gate-Array- und Standardzellen-Bücher in irgendeiner Zelle auf dem Chip angeordnet werden können, vorausgesetzt, daß die Zelle nicht bereits durch ein vorher dort plaziertes Buch besetzt ist.
Wenn ein Standardzellen-Buch auf dem Bild plaziert wird, werden die Zellen, die es besetzt, z. B. die in Fig. 1 mit S bezeichneten, markiert, um diesen Umstand anzuzeigen. Zellen, wo eine Gate-Array-Personalisierung unterzubringen ist, werden nicht so markiert. Damit identifiziert, nachdem die Plazierung beendet ist, eine weitere Routine im Entwurfssystem die unmarkierten Zellen, wie die in Fig. 1 mit U bezeichneten, und plaziert einen Gate-Array-Hintergrund in jeder von ihnen. Auf diese Weise können Gate-Array-Hintergründe in Zellplätzen, die eine vorbestimmte Gate-Array-Persönlichkeit haben, sowie in allen unbenutzten Zellen angeordnet werden.
Die Gate-Array-Hintergrund-Anordnungsroutine plaziert zwei unterschiedliche Arten von Hintergrundzellen in Abhängigkeit von der Lage der umgebenden Standardzellen-Bücher. Wenn sie nach unmarkierten Stellen sucht, identifiziert die Hintergrund-Anordnungsroutine zusammenhängende Gruppen solcher Zellen, die an jedem Ende durch entweder ein Standardzellen-Buch, das als markierte Zelle gekennzeichnet ist, oder das Ende einer Zellenreihe abgeschlossen sind. Vom linken Ende der Gruppe aus arbeitend, plaziert die Routine vollständige Gate-Array-Zellen, wie in Fig. 4 gezeigt, in allen mit Ausnahme der am weitesten rechts liegenden Zelle in der Gruppe. In der am weitesten rechts liegenden Zelle plaziert sie eine Endzelle, wie in Fig. 5 gezeigt. Die Endzelle erfüllt die durch ein zu ihrer Rechten angeordnetes Standardzellen-Buch gesetzte Grenzbedingung. Die Hintergrund- Plazierungsroutine arbeitet auch in den E/A-Zellgebieten 14, wobei sie den Hintergrund für eine Gate-Array-E/A-Zelle in jeder Zelle U der Gebiete 14 in Fig. 1, die nicht durch die Plazierung eines Standardzellen-E/A-Buches markiert wurde, plaziert. In den E/A-Gebieten 14 muß die Routine nicht zwischen vollständigen und Endzellen unterscheiden. Auf diese Weise kann ein E/A-Gate-Array-Hintergrund in E/A-Zellplätzen plaziert werden, die eine vorbestimmte Gate-Array-Persönlichkeit haben, sowie in allen benutzten Zellen.
Jedoch wird an diesem Punkt eine zusätzliche Routine ausgeführt, um die Hintergrundgestalten in den E/A-Gebieten 14 zu manipulieren. Die E/A-Schaltungen, die einen Schutzgürtel 16 nach Fig. 1 um die äußere Begrenzung des Chips erfordern, trennen die Ausgangseinrichtungen der E/A-Schaltungen von den inneren Einrichtungen des Chips zum Zwecke des Schutzes gegen Latch-Ups, wie oben festgestellt. Dieser Schutzgürtel 16 ist im Chipbild enthalten, was mit den Entwurfsanforderungen der Standardzellen- E/A-Schaltungen konsistent ist. Die Manipulierungsroutine sucht nach E/A-Zellen, die dahingehend markiert sind, daß sie eine Standardzellen-Persönlichkeit enthalten, und läßt sie so, wie sie sind. Jedoch beseitigt in unmarkierten Zellen, in Fig. 1 mit U bezeichnet, die Manipulierungsroutine die ursprüngliche Schutzgürtelform und ersetzt sie durch eine modifizierte Form 16', die im Gate-Array-Hintergrund enthalten ist, wie in Fig. 9 bezeichnet. Diese Form wird - wie oben festgestellt - modifiziert, um mehr Platz für zusätzliche Einrichtungen, die im Gebiet der Ausgangseinrichtungen zwischen dem Schutzgürtel 16' und der Kante des Chips 10 anzuordnen sind, zu schaffen.
Nachdem alle Hintergrundformen plaziert worden sind, die erforderlich sind, um die Aufbauebenen der Einrichtungen auf dem Chip zu definieren, speichert das Entwurfssystem dann die Anordnungsinformation für alle die Bücher, die bis dahin plaziert wurden, für künftige Zurückgriffe, und präpariert die Daten für die sogenannte Vorstufenebene im Prozeß der Maskenerzeugung. Die Masken werden aus diesen Daten erzeugt und können jetzt für die Bearbeitung der Wafer verwendet werden.
Der Logik-Entwerfer kann an diesem Punkt - wenn nötig oder gewünscht - unter Verwendung von Funktionen allein aus der Gate- Array-Bibliothek zusätzliche logische Bücher und Makros definieren, die auf dem Chip anzuordnen sind. Diese Funktionen werden der oben verwendeten logischen Beschreibung hinzugefügt. Wenn der logische Entwurf beendet ist, tritt der Entwerfer in eine zweite Phase der Anordnung ein, indem er den aus dem vorherigen Durchgang gespeicherten Anordnungsdaten hinzufügt. Die neuen Bücher werden auf dem Bild überall dort plaziert, wo unbenutzte Zellen verfügbar sind, mit der Sicherheit, daß die Gate-Array- Hintergrundanordnungsroutine gewährleistet hat, daß diese Zellen Gate-Array-Hintergründe enthalten.
Nachdem alle Bücher nach dem zweiten Durchgang plaziert worden sind, wird eine Verdrahtungsroutine verwendet, die alle Bücher unter Nutzung globaler Drähte im Bild, der logischen Beschreibung folgend, miteinander verbindet, um die logischen Dienstanschlüsse (LST), wie bei 26 in Fig. 2, eines Buches mit den LST, wie etwa 60 in Fig. 6, anderer Bücher zu verbinden. Diese Verdrahtungsdaten werden mit den Gate-Array-Personalisierungsdaten und den Kontakt- und Leiterebenen von den Standardzellen-Büchern kombiniert, um die Daten für die Masken zu ergeben, die in der sogenannten Endstufe der Fertigungsstraße verwendet werden sollen. Diese Masken werden erzeugt und zur Vervollständigung der Wafer-Bearbeitung an die Fertigungsstraße übergeben. Zu diesem Zeitpunkt werden alle Daten von der Chip-Plazierung und Verdrahtung ebenfalls gespeichert, falls eine spätere Modifikation des Entwurfes erforderlich ist.
Modifikationen des Entwurfes werden durch Löschung vorher verwendeter Gate-Array-Funktionen, durch Desaktivieren von Standardzellenfunktionen und/oder durch Hinzufügen nur von Gate-Array-Büchern vorgenommen. Wenn ein Gate-Array-Buch aus dem Entwurf gelöscht wird, werden die Zellen, aus denen das Buch gelöscht wurde, als unbenutzte Zellen verfügbar.
Für Standardzellen-Bücher, die zu desaktivieren sind, ruft das Entwurfssystem die Anordnungs- und Verdrahtungsinformation wieder auf und desaktiviert die Bücher durch Löschen der Drähte, die mit den LST der Bücher verbunden sind, und Sperren der Eingangs-LST durch Verbinden mit einem geeigneten logischen Pegel unter Verwendung von Heraufzieh- oder Herabzieh-Büchern. Ein Heraufzieh-Buch verleiht einem angeschlossenen LST einen logisch hohen oder Logisch-"1"- Wert und ein Herabzieh-Buch verleiht einem ähnlichen, angeschlossenen LST einen logisch niedrigen oder Logisch-"0"-Wert. Ausgangs-LST auf gelöschten Büchern können ignoriert werden oder werden auf einem Last-Buch abgeschlossen, welches keine logische Funktion ausführt. Heraufzieh-, Herabzieh- und Last-Bücher sind sämtlich Gate-Array-Funktionen, so daß sie im zweiten Durchgang des Entwurfs in irgendeiner vorher unbesetzten Zelle benutzt werden können.
Wenn ein Gate-Array-Buch dem Entwurf hinzugefügt wird, wird es in irgendeiner vorher unbenutzten Zelle angeordnet, von der man weiß, daß ein Gate-Array-Hintergrund bereits existiert. Es wird auch unter Verwendung einer Globalverdrahtungs-Routine in den Entwurf verdrahtet.
Nach Beendigung der Modifikationen des Entwurfs kann der Entwerfer jetzt einen neuen Satz von nur Endstufenmasken generieren, um die modifizierten Chips zu erzeugen.
Es gibt eine Anzahl von Entwurfsoptionen, die für den Benutzer des Entwurfssystems verfügbar sind und die mit dem obigen Entwurfsablauf konsistent sind. Das erste davon ist ein Nur-Standardzellenentwurf, wobei nur Standardzellenfunktionen bei der Definition der Chiplogik verwendet werden. In diesem Falle wird
- transparent für den Benutzer - die Gate-Array-Hintergrund-Anordnungsroutine noch verwendet, so daß Modifikationen des Entwurfs später unter Anwendung der oben beschriebenen Methodik gemacht werden können. Bei diesem Entwurf wird die Plazierung im zweiten Durchgang für Gate-Array-Bücher nicht verwendet, und statt dessen werden die Masken der Vor- und Endstufen der Fertigungsstraße zusammen vorgelegt.
Eine zweite für den Entwerfer verfügbare Option ist ein Nur- Gate-Array-Chip, in dem nur Gate-Array-Funktionen verwendet werden. In diesem Falle wird keine der Zellen als Standardzellen- Bücher markiert, so daß alle Gate-Array-Hintergründe erhalten. Ein Standardsatz von Vorstufenmasken wurde vorab für diesen Entwurfstyp vorgelegt, und nur die Endstufenmasken werden personalisiert, wie dies für Gate-Array-Entwürfe üblich ist.
Eine dritte Entwurfsoption, die genutzt werden kann, ist die, daß Nur-Standardzellen-Bücher oder -Makros für den ersten Durchgang eines Entwurfs definiert und Vorstufenmasken vorgelegt werden, die deren Anordnung reflektieren. Der logische Entwurf wird dann unter Anwendung von Nur-Gate-Array-Funktionen vervollständigt, was die Vorlage von Endstufenmasken zu einem späteren Zeitpunkt erlaubt, nachdem die Ebenen der Vorstufe bearbeitet worden sind. Diese Option gibt dem Entwerfer maximale Flexibilität bei der Chipdichte und -leistung ebenso wie bei der Realisierungszeit des logischen Entwurfes, da der Entwerfer Standardzellen-Makros verwenden kann, um die maximale Dichte und Leistung in kritischen Bereichen des Chips zu erhalten, während die Gate-Array-Realisierungszeit für den Rest des Entwurfes erhalten bleibt.
Es sollte beachtet werden, daß die vollständige Gate-Array-Zelle in Fig. 4 drei Paare von CMOS-Elementen enthält, jedoch - wenn gewünscht - die Zelle mehr oder weniger Paare von Elementen haben kann. Auch wurde offenbart, daß die Endzelle, wie in den Fig. 5 und 6 gezeigt, am rechten Ende einer Reihe von Gate-Array-Zellen angeordnet ist, aber natürlich könnte die Reihe insgesamt vollständige Gate-Array-Zellen beinhalten, wobei die Endzelle nach Fig. 5 am linken Ende der Reihe angeordnet wäre und die vollständigen und End-Gate-Array-Zellen im Spiegelbild der Gate-Array-Zellen, die in Fig. 4 bzw. 5 gezeigt sind, entworfen wären.
Obwohl oben offenbart wurde, daß Standardzellen und Gate-Array- Zellen gemischt sind, ist zu verstehen, daß eine beliebige Kombination von Zellen oder Makros auf einem gemeinsamen Halbleitersubstrat oder -Chip entsprechend der Lehre dieser Erfindung gemischt werden kann, solange die Grenze der vollständigen Zelle an einem Ende einer Reihe solcher gegebener Zellen, die normalerweise Aktivschaltungsbereiche von einer Zellengrenze zu einer gegenüberliegenden Zellengrenze enthalten, wie dies die Gate-Array-Zelle tut, so verschoben ist, daß zwischen ihrer Grenze und ihrem Aktivschaltungsbereich ein Halbe-Grundregel-Abstand besteht, und solange ein Halbe-Grundregel-Abstand eingehalten wird zwischen der Grenze und dem Aktivschaltungsbereich einer Endzelle in der Reihe solcher gegebener Zellen, die am Ende der Reihe solcher gegebener Zellen, dem einen Ende gegenüber, liegt.
Es sollte auch beachtet werden, daß die Erfindung nicht auf Zellen beschränkt ist, die in einer Reihe angeordnet sind, sondern auch für eine Spalte oder eine andere linear angeordnete Folge von Zellen anwendbar ist.

Claims

1. Verfahren zur Herstellung eines Logikchips mit Einschluß der folgenden Schritte:

Definition einer Vielzahl n von jeweils mit einer Grenze (18) versehenen Zellplätzen (12) innerhalb eines Halbleiterchips (10),

Bildung einer Vielzahl von n-x Standardzellen (22, 58) innerhalb von n-x der genannten Vielzahl ß von Zellplätzen (12), worin x eine Zahl darstellt, die kleiner ist als n, wobei x Zellplätze unbesetzt sind, und wobei jede der genannten Standardzellen einen Aktivschaltungsbereich (24) aufweist, der zumindest in einem gegebenen Abstand von der Grenze (18) des zugehörigen Zellplatzes angeordnet ist, und

Bildung einer Vielzahl von Torschaltungsfeld- Zellen (54, 56) innerhalb der genannten unbesetzten Zellplätze, wobei die genannte Vielzahl von Torschaltungsfeld-Zellen gleich oder kleiner ist als x,

wobei jede der genannten Torschaltungsfeld-Zellen einen Aktivschaltungsbereich aufweist, der in zumindest dem genannten gegebenen Abstand von der Grenze (18) auf einer Seite des zugehörigen Zellplatzes angeordnet ist und sich über die Grenze (18) hinaus auf der Seite des zugehörigen Zellplatzes, die gegenüber der genannten einen Seite liegt über eine Entfernung, die zumindest gleich ist dem genannten gegebenen Abstand, erstreckt, um eine Verbindung herzustellen zum Aktivschaltungsbereich einer benachbarten Zelle aus der genannten Vielzahl von Torschaltungsfeld- Zellen, und sich innerhalb der genannten gegenüberliegenden Grenze soweit zu ihn erstreckt, daß zumindest der genannte gegebene Abstand zu der genannten gegenüberliegenden Grenze gewahrt bleibt, wenn eine der genannten Standardzellen in Nachbarschaft zu der genannten gegenüberliegenden Grenze angeordnet ist.

2. Verfahren nach Anspruch 1, mit Einschluß der folgenden weiteren Schritte:

Bildung einer Vielzahl von Eingangs-/Ausgangs- Zellplätze (14) entlang der Peripherie des genannten Chips (10), wobei eine erste Vielzahl (62, 64) der genannten Eingangs-/Ausgangs-Zellplätze ein Isolationsgebiet (16) aufweist, das in einem< ersten Abstand von der Kante des genannten Chips (10) angeordnet ist, und wobei eine zweite Vielzahl (66, 68) der genannten Eingangs-/Ausgangs- Zellplätze ein Isolationsgebiet (16') aufweist, das in einem zweiten Abstand, der verschieden ist vom ersten Abstand, von der Kante des genannten Chips angeordnet ist.

3. Verfahren nach Anspruch 2, worin die genannten Isolationsgebiete (16, 16') einen Schutzgürtel bilden, der jede der genannten Eingangs-/Ausgangs- Zellplätze (14) in ein erstes und ein zweites Gebiet teilen.

4. Verfahren nach Anspruch 3, mit Einschluß der folgenden Schritte:

Bildung von Eingangs-/Ausgangs-Schaltungen die eine Vielzahl von Transistoren in jedem der genannten Eingangs-/Ausgangs-Zellplätze (14) aufweisen, wobei im genannten ersten Gebiet von jedem der genannten Eingangs-/Ausgangs-Zellplätze zumindest einer der genannten Transistoren gebildet wird, und wobei die übrigen Transistoren im genannten Zweiten Gebiet gebildet werden.

5. Verfahren nach den Ansprüchen 1 bis 4, mit Einschluß der folgenden Schritte:

Definition einer Vielzahl von jeweils eine Grenze (18) aufweisenden benachbarten Zellplätzen (12) innerhalb eines Halbleiterchips (10),

Bildung von ersten und zweiten Standardzellenschaltungen (22, 58) in voneinander Abstand haltenden entsprechenden ersten und zweiten Zellplätzen der genannten Vielzahl von Zellplätzen, wobei jede der genannten Standardzellenschaltungen innerhalb eines aktiven Bereichs (24) des zugehörigen Zellplatzes angeordnet ist, welcher Bereich zumindest einen gegebenen Abstand von der Grenze (18) des zugehörigen Zellplatzes einhält,

Bildung einer ersten Torschaltungsfeldzelle (54) in einem dritten Zellplatz der genannten Vielzahl von Zellplätzen in Nachbarschaft zu dem genannten ersten Zellplatz zwischen den genannten ersten und zweiten Zellplätzen, wobei die genannte erste Torschaltungsfeldzelle einen Aktivschaltungsbereich aufweist, der in zumindest einem gegebenen Abstand von der gemeinsamen Grenze (18) zwischen den genannten ersten und dritten Zellplätzen angeordnet ist, und

Bildung einer zweiten Torschaltungsfeldzelle in einem vierten Zellplatz der genannten Vielzahl von Zellplätzen in Nachbarschaft zu den genannten zweiten Zellplatz zwischen den genannten ersten und zweiten Zellplätzen' wobei die genannte zweite Torschaltungsfeldzelle einen Aktivschaltungsbereich aufweist, der in zumindest dem gegebenen Abstand von der gemeinsamen Grenze (18) zwischen den genannten zweiten und vierten Zellplätzen angeordnet ist.

6. Verfahren nach Anspruch 5, worin die genannte erste Torschaltungsfeldzelle (54) eine gegebene Anzahl von Source/Drain-Diffusionsgebiete (46A, 46B, 46C, 50A, 50B, 50C) eines ersten Leitungstyps innerhalb ihrer Zellplatzgrenze (18) enthält, sowie ein Source/Drain-Diffusionsgebiet (46D, 50D) außerhalb ihrer Zellplatzgrenze (18) und wobei die genannte zweite Torschaltungsfeldzelle (56) nur die genannte gegebene Anzahl von Source/- Drain-Diffusionsgebieten (46A, 46B, 46C, 50A, 50B, 50C) der genannten ersten Leitungstype innerhalb ihrer Zellplatzgrenze (18) enthält.

7. Verfahren nach den Ansprüchen 5 und 6, mit Einschluß des folgenden weiteren Schrittes:

Bildung von Isolationsgebieten zwischen den Aktivschaltungsgebieten (22, 54) der genannten ersten und dritten Zellplätze und zwischen den Aktivschaltungsgebieten (58, 56) der genannten zweiten und vierten Zellplätze.

8. Verfahren nach den Ansprüchen 1 bis 7, mit Einschluß des folgenden weiteren Schrittes:

Bildung einer Zeile von Torschaltungsfeldzellen ähnlich der genannten ersten Torschaltungsfeldzelle (54) zwischen den genannten ersten und zweiten Torschaltungsfeldzellen (54, 56).

9. Verfahren nach den Ansprüchen 6 bis 8, worin das genannte eine Source/Drain-Diffusionsgebiet (46D, 50D) der genannten ersten Torschaltungsfeldzelle (54) sich mit einem der genannten Source/Drain- Diffusionsgebiete der genannten zweiten Torschaltungsfeldzelle (56) überlappt.

10. Verfahren nach den Ansprüchen 8 und 9, worin sich das genannte eine Source-Drain-Diffusionsgebiet (46D, 50D) der genannten ersten Torschaltungsfeldzelle (54) mit einem Source- und Drain-Gebiet (46A, 50A) einer der Torschaltungsfeldzellen (54) der genannten Zeile von Torschaltungsfeldzellen überlappt, und worin sich das eine Source/Drain- Diffusionsgebiet einer anderen der Torschaltungsfeldzellen (54) der genannten Zeile von Torschaltungsfeldzellen mit einem der genannten Source/Drain-Diffusionsgebiete (46A, 50A) der genannten zweiten Torschaltungsfeldzelle (56) überlappt.

11. Verfahren nach den Ansprüchen 2 bis 10, mit dem weiteren Schritt der Bildung von Torschaltungsfeldzellen in jeder Eingangs/Ausgangs-Zelle der genannten Vielzahl von Eingangs-/Ausgangs-Zellen.

12. Verfahren nach Anspruch 4, worin die genannten ersten Gebiete zwischen den genannten Isolationsgebieten und dem Rand des genannten Chips gebildet werden und als weiterer Schritt drei Feldeffekttransistoren in jedem der ersten Gebiete der zweiten Vielzahl (66, 68) von Zellplätzen (14), sowie zwei Feldeffekttransistoren in jedem der ersten Gebiete der genannten ersten Vielzahl (62, 64) von Zellplätzen (14) gebildet werden.

13. Logische Struktur, enthaltend:

ein Halbleitersubstrat (10) mit einer Vielzahl von benachbarten inneren Zellplätzen (12) und einer Vielzahl hierin definierten benachbarten äußeren Zellplätzen (14), wobei die genannten äußeren Zellplätze (14) zwischen den genannten inneren Zellplätzen und dem Rand des genannten Substrats (10) angeordnet sind,

einen Schutzgürtel (16, 16') der entlang der Peripherie des genannten Substrats (10) angeordnet ist und sich durch die genannte Vielzahl von benachbarten äußeren Zellplätzen (14) erstreckt und die genannten äußere Zellplätze in erste und zweite Gebiete teilt, wobei sich der genannte Schutzgürtel durch jeden der äußeren Zellplätze (14) einer ersten Vielzahl der genannten äußeren Zellplätze in einem ersten Abstand vom Rand des genannten Substrat hindurch erstreckt, und sich der genannte Schutzgürtel durch jeden der äußeren Zellplätze einer zweiten Vielzahl der genannten äußeren Zellplätze in einem zweiten Abstand vom Rand des genannten Substrats hindurch erstreckt,

eine Vielzahl von Standardzellen-Logikschaltungen (22, 58), die innerhalb einer Anzahl der genannten inneren Zellplätze angeordnet sind,

eine Vielzahl von Torschaltungsfeld-Logikschaltungen (54, 56), die innerhalb der übrigen inneren Zellplätze der genannten Vielzahl von inneren Zellplätze angeordnet sind,

eine Vielzahl von Standardzellen-Eingangs-/- Ausgangs-Schaltungen die innerhalb der genannten Vielzahl von äußeren Zellplätzen angeordnet sind, und

eine Vielzahl von Torschaltungfeld-Eingangs/Ausgangs-Schaltungen, die innerhalb der genannten zweiten Vielzahl von äußeren Zellplätzen angeordnet sind.

14. Logische Struktur nach Anspruch 13, worin angrenzende Torschaltungsfeld-Logikschaltungen benachbart sind und worin eine Torschaltungsfeld-Logikschaltung und eine benachbarte Standardzelle-Logikschaltung voneinander durch einen gegebenen Chip-Grundregelabstand getrennt werden.

15. Logische Struktur nach Anspruch 14, worin zwischen benachbarten Torschaltungsfeld- und Standardzellen-Logikschaltungen ein Isolationsmaterial angeordnet ist.