JP2872124B2 - Ｃｍｏｓ型スタティックメモリ - Google Patents
Ｃｍｏｓ型スタティックメモリInfo
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- JP2872124B2 JP2872124B2 JP8184831A JP18483196A JP2872124B2 JP 2872124 B2 JP2872124 B2 JP 2872124B2 JP 8184831 A JP8184831 A JP 8184831A JP 18483196 A JP18483196 A JP 18483196A JP 2872124 B2 JP2872124 B2 JP 2872124B2
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- Japan
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- transistors
- transistor
- gate electrode
- static memory
- memory cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ型スタテ
ィックメモリに関し、特に、低電圧動作及び高速動作が
必要とされるメモリセルに関する。
ィックメモリに関し、特に、低電圧動作及び高速動作が
必要とされるメモリセルに関する。
【０００２】
【従来の技術】従来、メモリセル内に２個の駆動用トラ
ンジスタと２個の負荷用トランジスタ及び２個の転送用
トランジスタとが配置されたＣＭＯＳ型のスタティック
・ランダム・アクセス・メモリ（以下、ＳＲＡＭと略す
る）に用いられるメモリセルとして、例えば、ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ，ＶＯＬ．２７，ＮＯ．５，１９９２，
Ｐ７７６−Ｐ７８２に示されるものが知られている。
ンジスタと２個の負荷用トランジスタ及び２個の転送用
トランジスタとが配置されたＣＭＯＳ型のスタティック
・ランダム・アクセス・メモリ（以下、ＳＲＡＭと略す
る）に用いられるメモリセルとして、例えば、ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ，ＶＯＬ．２７，ＮＯ．５，１９９２，
Ｐ７７６−Ｐ７８２に示されるものが知られている。
【０００３】以下図１０及び図１１を参照してこのメモ
リセルについて説明する。
リセルについて説明する。
【０００４】図１０にはＣＭＯＳ型ＳＲＡＭセルの回路
図が示されている。ＳＲＡＭセルは、相補型データ線Ｄ
Ｌ１、ＣＬ２とワード線ＷＬとの交差部にあって、転送
用トランジスタＱｔ１、Ｑｔ２によってデータ線とワー
ド線に接続されている。
図が示されている。ＳＲＡＭセルは、相補型データ線Ｄ
Ｌ１、ＣＬ２とワード線ＷＬとの交差部にあって、転送
用トランジスタＱｔ１、Ｑｔ２によってデータ線とワー
ド線に接続されている。
【０００５】また、駆動用トランジスタＱｄ１，Ｑｄ２
のソース領域は接地配線Ｖｓｓに接続され、負荷用トラ
ンジスタＱｌ１，Ｑｌ２のソース領域は電源配線Ｖｃｃ
に接続されている。例えば、転送用トランジスタＱｔ
１，Ｑｔ２及び駆動用トランジスタＱｄ１，Ｑｄ２はＮ
チャネルＭＯＳＦＥＴ、負荷用トランジスタＱｌ１，Ｑ
ｌ２はＰチャネルＭＯＳＦＥＴで構成される。トランジ
スタＱｄ１、Ｑｌ１から成るインバータとトランジスタ
Ｑｄ２，Ｑｌ２から成るインバータの互いの入力端子と
出力端子がノードＮ１，Ｎ２でそれぞれ接続されてフリ
ップフロップが構成されている。また、ノードＮ１，Ｎ
２には転送用トランジスタＱｔ１，Ｑｔ２のソース・ド
レイン端子の一端がそれぞれ接続されている。
のソース領域は接地配線Ｖｓｓに接続され、負荷用トラ
ンジスタＱｌ１，Ｑｌ２のソース領域は電源配線Ｖｃｃ
に接続されている。例えば、転送用トランジスタＱｔ
１，Ｑｔ２及び駆動用トランジスタＱｄ１，Ｑｄ２はＮ
チャネルＭＯＳＦＥＴ、負荷用トランジスタＱｌ１，Ｑ
ｌ２はＰチャネルＭＯＳＦＥＴで構成される。トランジ
スタＱｄ１、Ｑｌ１から成るインバータとトランジスタ
Ｑｄ２，Ｑｌ２から成るインバータの互いの入力端子と
出力端子がノードＮ１，Ｎ２でそれぞれ接続されてフリ
ップフロップが構成されている。また、ノードＮ１，Ｎ
２には転送用トランジスタＱｔ１，Ｑｔ２のソース・ド
レイン端子の一端がそれぞれ接続されている。
【０００６】図１１には、ＣＭＯＳ型ＳＲＡＭの単位セ
ルの平面レイアウト図が示されている。転送用トランジ
スタＱｔ１は活性領域１０１に形成されるＮ型のソース
・ドレイン領域１０９，１１１及びゲート電極であるワ
ード線１０６によって構成されており、同じく転送用ト
ランジスタＱｔ２は活性領域１０２に形成されるＮ型の
ソース・ドレイン領域１１０，１１２及びゲート電極で
あるワード線１０６によって構成されている。
ルの平面レイアウト図が示されている。転送用トランジ
スタＱｔ１は活性領域１０１に形成されるＮ型のソース
・ドレイン領域１０９，１１１及びゲート電極であるワ
ード線１０６によって構成されており、同じく転送用ト
ランジスタＱｔ２は活性領域１０２に形成されるＮ型の
ソース・ドレイン領域１１０，１１２及びゲート電極で
あるワード線１０６によって構成されている。
【０００７】駆動用トランジスタＱｄ１は活性領域１０
１に形成されるＮ型のソース・ドレイン領域１１３、１
１１及びゲート電極１０７によって形成されており、同
じく駆動用トランジスタＱｄ２は活性領域１０２に形成
されるＮ型のソース・ドレイン領域１１４，１１２及び
ゲート電極１０８によって構成されている。負荷用トラ
ンジスタＱｌ１は活性領域１０３に形成されるＰ型のソ
ース・ドレイン領域１１７，１１５及びゲート電極１０
７によって構成されており、同じく負荷用トランジスタ
Ｑｌ２は活性領域１０４に形成されるＰ型のソース・ド
レイン領域１１８，１１６及びゲート電極１０８によっ
て構成されている。
１に形成されるＮ型のソース・ドレイン領域１１３、１
１１及びゲート電極１０７によって形成されており、同
じく駆動用トランジスタＱｄ２は活性領域１０２に形成
されるＮ型のソース・ドレイン領域１１４，１１２及び
ゲート電極１０８によって構成されている。負荷用トラ
ンジスタＱｌ１は活性領域１０３に形成されるＰ型のソ
ース・ドレイン領域１１７，１１５及びゲート電極１０
７によって構成されており、同じく負荷用トランジスタ
Ｑｌ２は活性領域１０４に形成されるＰ型のソース・ド
レイン領域１１８，１１６及びゲート電極１０８によっ
て構成されている。
【０００８】トランジスタＱｄ１，Ｑｌ１のゲート電極
１０７とトランジスタＱｄ２，Ｑｌ２のゲート電極１０
８ではそれぞれ１つのパターンが２つのトランジスタの
ゲート電極としてそれぞれ配置されている。駆動用トラ
ンジスタＱｄ１のＮ型のドレイン領域１１１とトランジ
スタＱｄ２，Ｑｌ２のゲート電極１０８及び負荷用トラ
ンジスタＱｌ１のＰ型のドレイン領域１１５はコンタク
ト孔１２１，１２２において第１層目のアルミ配線層か
ら成るセル内配線１３２により接続されている。
１０７とトランジスタＱｄ２，Ｑｌ２のゲート電極１０
８ではそれぞれ１つのパターンが２つのトランジスタの
ゲート電極としてそれぞれ配置されている。駆動用トラ
ンジスタＱｄ１のＮ型のドレイン領域１１１とトランジ
スタＱｄ２，Ｑｌ２のゲート電極１０８及び負荷用トラ
ンジスタＱｌ１のＰ型のドレイン領域１１５はコンタク
ト孔１２１，１２２において第１層目のアルミ配線層か
ら成るセル内配線１３２により接続されている。
【０００９】駆動用トランジスタＱｄ２のＮ型のドレイ
ン領域１１２及びトランジスタＱｄ１，Ｑｌ１のゲート
電極１０７と負荷用トランジスタＱｌ２のＰ型のドレイ
ン領域１１６はコンタクト孔１２３，１２４において第
１層目のアルミ配線層から成るセル内配線１３３により
接続されている。トランジスタＱｄ１，Ｑｄ２のＮ型の
ソース領域１１３，１１４はコンタクト孔１２５，１２
６において第１層目のアルミ配線層から成るパッド１３
６，１３７に接続され、さらに接続孔１４２，１４３に
おいて第２層目のアルミ配線から成る接地配線１４６，
１４７にそれぞれ接続されている。
ン領域１１２及びトランジスタＱｄ１，Ｑｌ１のゲート
電極１０７と負荷用トランジスタＱｌ２のＰ型のドレイ
ン領域１１６はコンタクト孔１２３，１２４において第
１層目のアルミ配線層から成るセル内配線１３３により
接続されている。トランジスタＱｄ１，Ｑｄ２のＮ型の
ソース領域１１３，１１４はコンタクト孔１２５，１２
６において第１層目のアルミ配線層から成るパッド１３
６，１３７に接続され、さらに接続孔１４２，１４３に
おいて第２層目のアルミ配線から成る接地配線１４６，
１４７にそれぞれ接続されている。
【００１０】負荷用トランジスタＱｌ１，Ｑｌ２のＰ型
のソース領域１１７，１１８はコンタクト孔１２７，１
２８において第１層目のアルミ配線層から成る電源配線
１３８に接続されている。転送用トランジスタＱｔ１，
Ｑｔ２のＮ型のソース・ドレイン領域の一端１０９，１
１０はコンタクト孔１１９，１２０において第１層目の
アルミ配線層から成るパッド１３４，１３５に接続さ
れ、さらに接続孔１４０，１４１において第２層目のア
ルミ配線から成るデータ線１４４，１４５にそれぞれ接
続されている。
のソース領域１１７，１１８はコンタクト孔１２７，１
２８において第１層目のアルミ配線層から成る電源配線
１３８に接続されている。転送用トランジスタＱｔ１，
Ｑｔ２のＮ型のソース・ドレイン領域の一端１０９，１
１０はコンタクト孔１１９，１２０において第１層目の
アルミ配線層から成るパッド１３４，１３５に接続さ
れ、さらに接続孔１４０，１４１において第２層目のア
ルミ配線から成るデータ線１４４，１４５にそれぞれ接
続されている。
【００１１】また，ＣＭＯＳ型ＳＲＡＭセルの他の従来
例として、特開平７−１３０８８０号公報に記載された
ものが知られている。この従来例では、メモリセルの回
路構成は図１０及び前述の内容と同様である。
例として、特開平７−１３０８８０号公報に記載された
ものが知られている。この従来例では、メモリセルの回
路構成は図１０及び前述の内容と同様である。
【００１２】図１２に単位セルの平面レイアウト図を示
す（一部省略されている）。転送用トランジスタＱｔ１
は活性領域１５０に形成されるＮ型のソース・ドレイン
領域１５７，１５９及びゲート電極であるワード線１５
４によって構成されており、同じく転送用トランジスタ
Ｑｔ２は活性領域１５１に形成されるＮ型のソース・ド
レイン領域１５８、１６０及びゲート電極であるワード
線１５４によって構成されている。駆動用トランジスタ
Ｑｄ１は活性領域１５０に形成されるＮ型のソース・ド
レイン領域１６１，１５９及びゲート電極１５５によっ
て構成されており、同じく駆動用トランジスタＱｄ２は
活性領域１５１に形成されるＮ型のソース・ドレイン領
域１６２，１６０及びゲート電極１５６によって構成さ
れている。負荷用トランジスタＱｌ１は活性領域１５２
に形成されるＰ型のソース・ドレイン領域１６５，１６
３及びゲート電極１５５によって構成されており、同じ
く負荷用トランジスタＱｌ２は活性領域１５３に形成さ
れるＰ型のソース・ドレイン領域１６６，１６４及びゲ
ート電極１５６によって構成されている。
す（一部省略されている）。転送用トランジスタＱｔ１
は活性領域１５０に形成されるＮ型のソース・ドレイン
領域１５７，１５９及びゲート電極であるワード線１５
４によって構成されており、同じく転送用トランジスタ
Ｑｔ２は活性領域１５１に形成されるＮ型のソース・ド
レイン領域１５８、１６０及びゲート電極であるワード
線１５４によって構成されている。駆動用トランジスタ
Ｑｄ１は活性領域１５０に形成されるＮ型のソース・ド
レイン領域１６１，１５９及びゲート電極１５５によっ
て構成されており、同じく駆動用トランジスタＱｄ２は
活性領域１５１に形成されるＮ型のソース・ドレイン領
域１６２，１６０及びゲート電極１５６によって構成さ
れている。負荷用トランジスタＱｌ１は活性領域１５２
に形成されるＰ型のソース・ドレイン領域１６５，１６
３及びゲート電極１５５によって構成されており、同じ
く負荷用トランジスタＱｌ２は活性領域１５３に形成さ
れるＰ型のソース・ドレイン領域１６６，１６４及びゲ
ート電極１５６によって構成されている。
【００１３】トランジスタＱｄ１，Ｑｌ１のゲート電極
１５５とトランジスタＱｄ２，Ｑｌ２のゲート電極１５
６ではそれぞれ１つのパターンが２つのトランジスタの
ゲート電極として配置されている。駆動用トランジスタ
Ｑｄ１のＮ型のドレイン領域１５９とトランジスタＱｄ
２，Ｑｌ２のゲート電極１５６及び負荷用トランジスタ
Ｑｌ１のＰ型のドレイン領域１６３はコンタクト孔１６
９，１７０，１７１において上層配線（図中省略されて
いる）を介して互いに接続されている。駆動用トランジ
スタＱｄ２のＮ型のドレイン領域１６０とトランジスタ
Ｑｄ１，Ｑｌ１のゲート電極１５５及び負荷用トランジ
スタＱｌ２のＰ型のドレイン領域１６４はコンタクト孔
１７２，１７３，１７４において上層配線（図中省略さ
れている）を介して互いに接続されている。
１５５とトランジスタＱｄ２，Ｑｌ２のゲート電極１５
６ではそれぞれ１つのパターンが２つのトランジスタの
ゲート電極として配置されている。駆動用トランジスタ
Ｑｄ１のＮ型のドレイン領域１５９とトランジスタＱｄ
２，Ｑｌ２のゲート電極１５６及び負荷用トランジスタ
Ｑｌ１のＰ型のドレイン領域１６３はコンタクト孔１６
９，１７０，１７１において上層配線（図中省略されて
いる）を介して互いに接続されている。駆動用トランジ
スタＱｄ２のＮ型のドレイン領域１６０とトランジスタ
Ｑｄ１，Ｑｌ１のゲート電極１５５及び負荷用トランジ
スタＱｌ２のＰ型のドレイン領域１６４はコンタクト孔
１７２，１７３，１７４において上層配線（図中省略さ
れている）を介して互いに接続されている。
【００１４】駆動用トランジスタＱｄ１，Ｑｄ２のＮ型
のソース領域１６１，１６２はコンタクト孔１７５，１
７６において上層配線（図中省略されている）を介して
アルミ配線から成る接地配線１７９に接続されている。
負荷用トランジスタＱｌ１，Ｑｌ２のＰ型のソース領域
１６５，１６６はコンタクト孔１７７、１７８において
上層配線から成る電源配線（図中省略されている）に接
続されている。転送用トランジスタＱｔ１，Ｑｔ２のＮ
型のソース・ドレイン領域の一端１５７，１５８はコン
タクト孔１６７，１６８において上層配線（図中省略さ
れている）を介してアルミ配線から成るデータ配線１８
０，１８１にそれぞれ接続されている。
のソース領域１６１，１６２はコンタクト孔１７５，１
７６において上層配線（図中省略されている）を介して
アルミ配線から成る接地配線１７９に接続されている。
負荷用トランジスタＱｌ１，Ｑｌ２のＰ型のソース領域
１６５，１６６はコンタクト孔１７７、１７８において
上層配線から成る電源配線（図中省略されている）に接
続されている。転送用トランジスタＱｔ１，Ｑｔ２のＮ
型のソース・ドレイン領域の一端１５７，１５８はコン
タクト孔１６７，１６８において上層配線（図中省略さ
れている）を介してアルミ配線から成るデータ配線１８
０，１８１にそれぞれ接続されている。
【００１５】この従来例では、メモリセルがワード線方
向に相対的に長くレイアウトされることで、データ線の
ピッチ間隔及び配線幅が大きく形成されている。このた
め、データ線の寄生容量、抵抗が低減され、メモリセル
に対するアクセス速度が改善されている。
向に相対的に長くレイアウトされることで、データ線の
ピッチ間隔及び配線幅が大きく形成されている。このた
め、データ線の寄生容量、抵抗が低減され、メモリセル
に対するアクセス速度が改善されている。
【００１６】
【発明が解決しようとする課題】ところで、従来のメモ
リセルでは、メモリセル内でデータ線方向に沿ってトラ
ンジスタが配置されるため、単位セルのデータ線方向の
長さが長くなり（即ち、データ線の長さが長くなり）、
データ線の寄生容量が大きくなる。例えば、従来例の図
１１では、転送用トランジスタＱｔ１、転送用トランジ
スタＱｄ１、負荷用トランジスタＱｌ１の３つのトラン
ジスタがデータ線１４４に沿って配置されており、図１
２では駆動用トランジスタＱｄ１、転送用トランジスタ
Ｑｔ１またはＱｔ２、駆動用トランジスタＱｄ２の３つ
のトランジスタがデータ線１８０の方向に沿って配置さ
れている。このため、従来のＣＭＯＳ型スタティックメ
モリにおいては、メモリセルのデータ線の寄生容量が大
きいため、セルへのアクセス速度の高速化が難しいとい
う問題点がある。
リセルでは、メモリセル内でデータ線方向に沿ってトラ
ンジスタが配置されるため、単位セルのデータ線方向の
長さが長くなり（即ち、データ線の長さが長くなり）、
データ線の寄生容量が大きくなる。例えば、従来例の図
１１では、転送用トランジスタＱｔ１、転送用トランジ
スタＱｄ１、負荷用トランジスタＱｌ１の３つのトラン
ジスタがデータ線１４４に沿って配置されており、図１
２では駆動用トランジスタＱｄ１、転送用トランジスタ
Ｑｔ１またはＱｔ２、駆動用トランジスタＱｄ２の３つ
のトランジスタがデータ線１８０の方向に沿って配置さ
れている。このため、従来のＣＭＯＳ型スタティックメ
モリにおいては、メモリセルのデータ線の寄生容量が大
きいため、セルへのアクセス速度の高速化が難しいとい
う問題点がある。
【００１７】さらに、従来のメモリセルでは、データ線
同士がメモリセル内、隣接セル間において隣接して配置
されるため、微細化、低電圧化が進むとデータ線間の容
量カップリングの影響が問題になる。例えば、従来例の
図１１ではセル内のデータ線１４４，１４５が隣り合っ
て配置されており、図１２ではセル内のデータ線１８
０，１８１及びデータ線１８１と隣接セルのデータ線
（図示されていない）それぞれ隣り合って配置されてい
る。このため、従来のＣＭＯＳ型スタティックメモリに
おいては、データ線間のノイズによりセル動作の安定化
が低下してしまうという問題点がある。
同士がメモリセル内、隣接セル間において隣接して配置
されるため、微細化、低電圧化が進むとデータ線間の容
量カップリングの影響が問題になる。例えば、従来例の
図１１ではセル内のデータ線１４４，１４５が隣り合っ
て配置されており、図１２ではセル内のデータ線１８
０，１８１及びデータ線１８１と隣接セルのデータ線
（図示されていない）それぞれ隣り合って配置されてい
る。このため、従来のＣＭＯＳ型スタティックメモリに
おいては、データ線間のノイズによりセル動作の安定化
が低下してしまうという問題点がある。
【００１８】本発明の目的はアクセス速度の高速化が達
成できるＣＭＯＳ型スタティックメモリを提供すること
にある。
成できるＣＭＯＳ型スタティックメモリを提供すること
にある。
【００１９】本発明の他の目的はセル動作の安定化がは
かれるＣＭＯＳ型スタティックメモリを提供することに
ある。
かれるＣＭＯＳ型スタティックメモリを提供することに
ある。
【００２０】
【課題を解決するための手段】本発明のＭＯＣＳ型スタ
ティックメモリは、メモリセル内に第１及び第２の駆動
用トランジスタと第１及び第２の負荷用トランジスタ及
び第１及び第２の転送用トランジスタとが配置されたＣ
ＭＯＳ型スタティックメモリにおいて、第１及び第２の
転送用トランジスタのゲート電極であるワード線と前記
ワード線に直交し第１及び第２の転送用トランジスタの
ソース・ドレイン端子の一端に接続されるデータ線とを
有し、第１及び第２の駆動用トランジスタ及び第１及び
第２の負荷用トランジスタがワード線に沿って並んで配
置され、メモリセル内のトランジスタがデータ線の延在
する方向に多くても２個並んで配置されていることを特
徴としている。
ティックメモリは、メモリセル内に第１及び第２の駆動
用トランジスタと第１及び第２の負荷用トランジスタ及
び第１及び第２の転送用トランジスタとが配置されたＣ
ＭＯＳ型スタティックメモリにおいて、第１及び第２の
転送用トランジスタのゲート電極であるワード線と前記
ワード線に直交し第１及び第２の転送用トランジスタの
ソース・ドレイン端子の一端に接続されるデータ線とを
有し、第１及び第２の駆動用トランジスタ及び第１及び
第２の負荷用トランジスタがワード線に沿って並んで配
置され、メモリセル内のトランジスタがデータ線の延在
する方向に多くても２個並んで配置されていることを特
徴としている。
【００２１】さらに、本発明では、データ線の両側には
平行に同層の導電層で形成される電源配線または接地配
線が配置されていることを特徴としている。
平行に同層の導電層で形成される電源配線または接地配
線が配置されていることを特徴としている。
【００２２】本発明によるＣＭＯＳ型スタティックメモ
リでは、メモリセル内の２個の駆動用トランジスタ及び
２個の負荷用トランジスタがワード線に沿って並んで配
置され、メモリセル内のトランジスタがデータ線の延在
する方向に多くても２個並んで配置されている。従っ
て、データ線の長さを短くレイアウトされるのでデータ
線の寄生容量が低減される。
リでは、メモリセル内の２個の駆動用トランジスタ及び
２個の負荷用トランジスタがワード線に沿って並んで配
置され、メモリセル内のトランジスタがデータ線の延在
する方向に多くても２個並んで配置されている。従っ
て、データ線の長さを短くレイアウトされるのでデータ
線の寄生容量が低減される。
【００２３】また、本発明では、データ線の両側にはこ
れと平行に同層の導電層で形成される電源配線または接
地配線が配置されている。従って、セル内、隣接セル間
のデータ線が隣り合って配置されることはなく、微細
化、低減圧化によるデータ線間の容量カップリングの影
響が回避される。
れと平行に同層の導電層で形成される電源配線または接
地配線が配置されている。従って、セル内、隣接セル間
のデータ線が隣り合って配置されることはなく、微細
化、低減圧化によるデータ線間の容量カップリングの影
響が回避される。
【００２４】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２５】図１には本発明の一実施例のＣＭＯＳ型ス
タティックメモリの平面レイアウト図示されている。図
２〜図７には、図１のレイアウト図の配線層毎の平面レ
イアウト図が示されている。図８には、図１のＡ−Ａ′
線での断面図が示されている。
タティックメモリの平面レイアウト図示されている。図
２〜図７には、図１のレイアウト図の配線層毎の平面レ
イアウト図が示されている。図８には、図１のＡ−Ａ′
線での断面図が示されている。
【００２６】図１、図２〜図７のレイアウト図において
隣接のセルは、短辺、長辺それぞれにおいて鏡面反転し
たものとなっている。メモリセルの回路構成は従来例の
内容と同様であるのでここでは説明を省略する。
隣接のセルは、短辺、長辺それぞれにおいて鏡面反転し
たものとなっている。メモリセルの回路構成は従来例の
内容と同様であるのでここでは説明を省略する。
【００２７】図１に示されるように、転送用トランジス
タＱｔ１は活性領域１に形成されるＮ型のソース・ドレ
イン領域７，９及びゲート電極であるワード線４によっ
て構成されており、同じく転送用トランジスタＱｔ２は
活性領域１に形成されるＮ型のソース・ドレイン領域
８，１０及びゲート電極であるワード線４によって構成
されている。
タＱｔ１は活性領域１に形成されるＮ型のソース・ドレ
イン領域７，９及びゲート電極であるワード線４によっ
て構成されており、同じく転送用トランジスタＱｔ２は
活性領域１に形成されるＮ型のソース・ドレイン領域
８，１０及びゲート電極であるワード線４によって構成
されている。
【００２８】駆動用トランジスタＱｄ１は活性領域１に
形成されるＮ型のソース・ドレイン領域１１，９及びゲ
ート電極５によって構成されており、同じく駆動用トラ
ンジスタＱｄ２は活性領域１に形成されるＮ型のソース
・ドレイン領域１２，１０及びゲート電極６によって構
成されている。負荷用トランジスタＱｌ１は活性領域２
に形成されるＰ型のソース・ドレイン領域１５，１３及
びゲート電極５によって構成されており、同じく負荷用
トランジスタＱｌ２は活性領域３に形成されるＰ型のソ
ース・ドレイン領域１６，１４及びゲート電極６によっ
て構成されている。
形成されるＮ型のソース・ドレイン領域１１，９及びゲ
ート電極５によって構成されており、同じく駆動用トラ
ンジスタＱｄ２は活性領域１に形成されるＮ型のソース
・ドレイン領域１２，１０及びゲート電極６によって構
成されている。負荷用トランジスタＱｌ１は活性領域２
に形成されるＰ型のソース・ドレイン領域１５，１３及
びゲート電極５によって構成されており、同じく負荷用
トランジスタＱｌ２は活性領域３に形成されるＰ型のソ
ース・ドレイン領域１６，１４及びゲート電極６によっ
て構成されている。
【００２９】トランジスタＱｄ１，Ｑｌ１のゲート電極
５とトランジスタＱｄ２，Ｑｌ２のゲート電極６ではそ
れぞれ１つのパターンが２つのトランジスタのゲート電
極としてそれぞれ配置されている。駆動用トランジスタ
Ｑｄ１のＮ型のドレイン領域９とトランジスタＱｄ２，
Ｑｌ２のゲート電極６及び負荷用トランジスタＱｌ１の
Ｐ型のドレイン領域１３はコンタクト孔１９，２０，２
１において第１層目のアルミ配線層からなるセル内配線
２８により接続されている。
５とトランジスタＱｄ２，Ｑｌ２のゲート電極６ではそ
れぞれ１つのパターンが２つのトランジスタのゲート電
極としてそれぞれ配置されている。駆動用トランジスタ
Ｑｄ１のＮ型のドレイン領域９とトランジスタＱｄ２，
Ｑｌ２のゲート電極６及び負荷用トランジスタＱｌ１の
Ｐ型のドレイン領域１３はコンタクト孔１９，２０，２
１において第１層目のアルミ配線層からなるセル内配線
２８により接続されている。
【００３０】駆動用トランジスタＱｄ２のＮ型のドレイ
ン領域１０とトランジスタＱｄ１，Ｑｌ１のゲート電極
５及び負荷用トランジスタＱｌ２のＰ型のドレイン領域
１４はコンタクト孔２２，２３，２４において第１層目
のアルミ配線層からなるセル内配線２９により接続され
ている。
ン領域１０とトランジスタＱｄ１，Ｑｌ１のゲート電極
５及び負荷用トランジスタＱｌ２のＰ型のドレイン領域
１４はコンタクト孔２２，２３，２４において第１層目
のアルミ配線層からなるセル内配線２９により接続され
ている。
【００３１】駆動用トランジスタＱｄ１，Ｑｄ２のＮ型
のソース領域１１，１２はコンタクト孔２５において第
１層目のアルミ配線層から成るパッド３２に接続され、
さらに接続孔３７において第２層目のアルミ配線から成
る接地配線４２に接続されている。負荷用トランジスタ
Ｑｌ１，Ｑｌ２のＰ型のソース領域１５，１６はコンタ
クト孔２６，２７において第１層目のアルミ配線層から
成るパッド３３，３４に接続され、さらに接続孔３８，
３９において第２層目のアルミ配線から成る電源配線４
３，４４にそれぞれ接続されている。転送用トランジス
タＱｔ１，Ｑｔ２のＮ型のソース・ドレイン領域の一端
７，８はコンタクト孔１７，１８において第１層目のア
ルミ配線層から成るパッド３０，３１に接続され、さら
に接続孔３５，３６において第２層目のアルミ配線から
成るデータ線４０，４１にそれぞれ接続されている。
のソース領域１１，１２はコンタクト孔２５において第
１層目のアルミ配線層から成るパッド３２に接続され、
さらに接続孔３７において第２層目のアルミ配線から成
る接地配線４２に接続されている。負荷用トランジスタ
Ｑｌ１，Ｑｌ２のＰ型のソース領域１５，１６はコンタ
クト孔２６，２７において第１層目のアルミ配線層から
成るパッド３３，３４に接続され、さらに接続孔３８，
３９において第２層目のアルミ配線から成る電源配線４
３，４４にそれぞれ接続されている。転送用トランジス
タＱｔ１，Ｑｔ２のＮ型のソース・ドレイン領域の一端
７，８はコンタクト孔１７，１８において第１層目のア
ルミ配線層から成るパッド３０，３１に接続され、さら
に接続孔３５，３６において第２層目のアルミ配線から
成るデータ線４０，４１にそれぞれ接続されている。
【００３２】次に本発明によるメモリセルの断面につい
て以下に説明する。図８の断面図に示されるように、Ｐ
型シリコン基板５０の表面にＰウェル５１、Ｎウェル５
２，５３が設けられる。ウェルは、エネルギー５０〜１
５０ｋｅＶ、注入量５Ｅ１２〜５Ｅ１３ｃｍ-2のボロン
またはリンのイオン注入と約１２００℃での押し込み熱
処理、またはエネルギー３００〜１０００ｋｅＶ、注入
量５Ｅ１２〜５Ｅ１３ｃｍ-2のボロンまたはリンの高エ
ネルギーイオン注入により形成される。
て以下に説明する。図８の断面図に示されるように、Ｐ
型シリコン基板５０の表面にＰウェル５１、Ｎウェル５
２，５３が設けられる。ウェルは、エネルギー５０〜１
５０ｋｅＶ、注入量５Ｅ１２〜５Ｅ１３ｃｍ-2のボロン
またはリンのイオン注入と約１２００℃での押し込み熱
処理、またはエネルギー３００〜１０００ｋｅＶ、注入
量５Ｅ１２〜５Ｅ１３ｃｍ-2のボロンまたはリンの高エ
ネルギーイオン注入により形成される。
【００３３】各ウェルの表面には選択酸化により３００
０〜６０００オングストロームの素子分離用のフィール
ド酸化膜５４が形成されている。このＰウェル５１、Ｎ
ウェウ５２，５３のセル内のエリアは図２のＰウェル４
５、Ｎウェル４６，４７に対応しており、フィールド酸
化膜５４により画定される活性領域は図２の活性領域
１，２，３に対応している。
０〜６０００オングストロームの素子分離用のフィール
ド酸化膜５４が形成されている。このＰウェル５１、Ｎ
ウェウ５２，５３のセル内のエリアは図２のＰウェル４
５、Ｎウェル４６，４７に対応しており、フィールド酸
化膜５４により画定される活性領域は図２の活性領域
１，２，３に対応している。
【００３４】活性領域上には５０〜２００オングストロ
ームの熱酸化膜によるゲート酸化膜５５が形成され、そ
の上には５００〜２０００オングストロームのＮ型に不
純物導入された多結晶シリコン膜５６、１０００〜２０
００オングストロームのタングステンシリサイド膜５７
の積層膜（タングステンポリサイド膜）から成るゲート
電極が形成されている。
ームの熱酸化膜によるゲート酸化膜５５が形成され、そ
の上には５００〜２０００オングストロームのＮ型に不
純物導入された多結晶シリコン膜５６、１０００〜２０
００オングストロームのタングステンシリサイド膜５７
の積層膜（タングステンポリサイド膜）から成るゲート
電極が形成されている。
【００３５】更にエネルギー２０〜７０ｋｅＶ、注入量
１Ｅ１５〜１Ｅ１６ｃｍ-2のヒ素またはボロンのイオン
注入によりソース・ドレイン領域となる拡散層（図８に
は示されていない）が設けられトランジスタが構成され
ている。ゲート電極は図３のワード線４、セル内ゲート
電極５，６に対応している。ソース・ドレイン領域とな
る拡散層のうちヒ素イオン注入によるＮ型拡散層は図１
のソース・ドレイン領域７，８，９，１０，１１，１２
に対応しており、ボロンイオン注入によるＰ型拡散層は
図１にソース・ドレイン領域１３、１４、１５、１６に
対応している。
１Ｅ１５〜１Ｅ１６ｃｍ-2のヒ素またはボロンのイオン
注入によりソース・ドレイン領域となる拡散層（図８に
は示されていない）が設けられトランジスタが構成され
ている。ゲート電極は図３のワード線４、セル内ゲート
電極５，６に対応している。ソース・ドレイン領域とな
る拡散層のうちヒ素イオン注入によるＮ型拡散層は図１
のソース・ドレイン領域７，８，９，１０，１１，１２
に対応しており、ボロンイオン注入によるＰ型拡散層は
図１にソース・ドレイン領域１３、１４、１５、１６に
対応している。
【００３６】各トランジスタの上には層間絶縁膜５９が
形成され、所定の位置にコンタクト孔が開口されタング
ステンによるプラグ６０で埋設されている。コンタクト
孔は図４のコンタクト孔１７〜２７に対応している。層
間絶縁膜５９上には３０００〜６０００Ａの第１層目の
アルミ配線６１が形成されている。アルミ配線６１は一
部タングステンプラグ６０に接続されている。第１層目
のアルミ配線は図５のセル内配線２８，２９及びパッド
３０〜３４に対応している。第１層目のアルミ配線６１
の上には層間絶縁膜６２が形成され、所定の位置に接続
孔が開口され（図８には示されていない）タングステン
によるプラグで埋設されている。接続孔は図６の接続孔
３５〜３９に対応している。層間絶縁膜６２上には５０
００〜８０００オングストロームの第２層目のアルミ配
線６３が形成されている。第２層目のアルミ配線は図７
のデータ線４０、４１、接地配線４２及び電源配線４
３，４４に対応している。これら第２層目のアルミ配線
６３は一部接続孔３５〜３９内のタングステンプラグに
接続されている。
形成され、所定の位置にコンタクト孔が開口されタング
ステンによるプラグ６０で埋設されている。コンタクト
孔は図４のコンタクト孔１７〜２７に対応している。層
間絶縁膜５９上には３０００〜６０００Ａの第１層目の
アルミ配線６１が形成されている。アルミ配線６１は一
部タングステンプラグ６０に接続されている。第１層目
のアルミ配線は図５のセル内配線２８，２９及びパッド
３０〜３４に対応している。第１層目のアルミ配線６１
の上には層間絶縁膜６２が形成され、所定の位置に接続
孔が開口され（図８には示されていない）タングステン
によるプラグで埋設されている。接続孔は図６の接続孔
３５〜３９に対応している。層間絶縁膜６２上には５０
００〜８０００オングストロームの第２層目のアルミ配
線６３が形成されている。第２層目のアルミ配線は図７
のデータ線４０、４１、接地配線４２及び電源配線４
３，４４に対応している。これら第２層目のアルミ配線
６３は一部接続孔３５〜３９内のタングステンプラグに
接続されている。
【００３７】本発明では、メモリセル内の２個の駆動用
トランジスタＱｄ１，Ｑｄ２及び２個の負荷用トランジ
スタＱｌ１、Ｑｌ２がワード線４に沿って並んで配置さ
れ、更にデータ線の延在する方向にセル内のトランジス
タが多くても２個並んで配置されている。即ち、転送用
トランジスタＱｔ１と駆動用トランジスタＱｄ１または
負荷用トランジスタＱｌ１の２つのトランジスタがデー
タ線４０に沿って配置されている。従って、データ線４
０，４１の長さが短くレイアウトされ寄生容量が低減さ
れる。例えば、単位セルのワード線方向の長さに対する
データ線方向の長さの比は、およそ従来例の図１１では
１．４５、図１２では０．６５、本発明の図１では０．
５４となっている。また、データ線４０，４１の両側に
はこれと平行に同層のアルミ配線層で形成される電源配
線４３，４４または接地配線４２が配置されている。従
って、セル内、隣接セル間のデータ線同士が隣り合って
配置されることはなくデータ線間の容量カップリングの
影響が回避されている。このため微細化、低電圧化に対
して安定したセル動作が確保される。
トランジスタＱｄ１，Ｑｄ２及び２個の負荷用トランジ
スタＱｌ１、Ｑｌ２がワード線４に沿って並んで配置さ
れ、更にデータ線の延在する方向にセル内のトランジス
タが多くても２個並んで配置されている。即ち、転送用
トランジスタＱｔ１と駆動用トランジスタＱｄ１または
負荷用トランジスタＱｌ１の２つのトランジスタがデー
タ線４０に沿って配置されている。従って、データ線４
０，４１の長さが短くレイアウトされ寄生容量が低減さ
れる。例えば、単位セルのワード線方向の長さに対する
データ線方向の長さの比は、およそ従来例の図１１では
１．４５、図１２では０．６５、本発明の図１では０．
５４となっている。また、データ線４０，４１の両側に
はこれと平行に同層のアルミ配線層で形成される電源配
線４３，４４または接地配線４２が配置されている。従
って、セル内、隣接セル間のデータ線同士が隣り合って
配置されることはなくデータ線間の容量カップリングの
影響が回避されている。このため微細化、低電圧化に対
して安定したセル動作が確保される。
【００３８】次に、図９を参照して本発明の他の例につ
いて説明する。この例では駆動用トランジスタＱｄ１，
Ｑｄ２及び負荷用トランジスタＱｌ１，Ｑｌ２のゲート
電極はワード線４に対して直交する向きに配置されてい
る。また、トランジスタＱｄ１，Ｑｌ１のゲート電極及
びトランジスタＱｄ２，Ｑｌ２のゲート電極は一体のゲ
ート電極パターンで形成されておらず、各トランジスタ
に対して１つずつのゲート電極パターン５′，５″、
６′，６″が形成されている。
いて説明する。この例では駆動用トランジスタＱｄ１，
Ｑｄ２及び負荷用トランジスタＱｌ１，Ｑｌ２のゲート
電極はワード線４に対して直交する向きに配置されてい
る。また、トランジスタＱｄ１，Ｑｌ１のゲート電極及
びトランジスタＱｄ２，Ｑｌ２のゲート電極は一体のゲ
ート電極パターンで形成されておらず、各トランジスタ
に対して１つずつのゲート電極パターン５′，５″、
６′，６″が形成されている。
【００３９】駆動用トランジスタＱｄ１のＮ型のドレイ
ン領域９、駆動用トランジスタＱｄ２のゲート電極
６′、負荷用トランジスタＱｌ２のゲート電極６″及び
負荷用トランジスタＱｌ１のＰ型のドレイン領域１３は
コンタクト孔１９，２０′、２０″、２１において第１
層目のアルミ配線層から成るセル内配線２８により接続
されている。駆動用トランジスタＱｄ２のＮ型のドレイ
ン領域１０、駆動用トランジスタＱｄ１のゲート電極
５′、負荷用トランジスタＱｌ１のゲート電極５″及び
負荷用トランジスタＱｌ２のＰ型のドレイン領域１４は
コンタクト孔２２，２３′，２３″，２４において第２
層目のアルミ配線層から成るセル内配線２９により接続
されている。
ン領域９、駆動用トランジスタＱｄ２のゲート電極
６′、負荷用トランジスタＱｌ２のゲート電極６″及び
負荷用トランジスタＱｌ１のＰ型のドレイン領域１３は
コンタクト孔１９，２０′、２０″、２１において第１
層目のアルミ配線層から成るセル内配線２８により接続
されている。駆動用トランジスタＱｄ２のＮ型のドレイ
ン領域１０、駆動用トランジスタＱｄ１のゲート電極
５′、負荷用トランジスタＱｌ１のゲート電極５″及び
負荷用トランジスタＱｌ２のＰ型のドレイン領域１４は
コンタクト孔２２，２３′，２３″，２４において第２
層目のアルミ配線層から成るセル内配線２９により接続
されている。
【００４０】この例では、ＮチャネルＭＯＳＦＥＴであ
る駆動用トランジスタＱｄ１，Ｑｄ２のゲート電極
５′，６′とＰチャネルＭＯＳＦＥＴである負荷用トラ
ンジスタＱｌ１，Ｑｌ２のゲート電極が５″，６″が直
接に接続されていないため、ＮチャネルＭＯＳＦＥＴの
ゲート電極５′，６′がＮ型のポリサイドゲートで、Ｐ
チャネルＭＯＳＦＥＴのゲート電極５″，６″がＮ型の
ポリサイドゲートでそれぞれ形成されうる。即ち、前述
の例ではＮチャネルＭＯＳＦＥＴである負荷用トランジ
スタＱｌ１，Ｑｌ２のゲート電極とＰチャネルＭＯＳＦ
ＥＴである負荷用トランジスタＱｌ１，Ｑｌ２のゲート
電極が直接に接続されゲート電極５，６として配置され
ている。ここでＮチャネルＭＯＳＦＥＴのゲート電極部
分がＮ型のポリサイドゲートで、ＰチャネルＭＯＳＦＥ
Ｔのゲート電極部分がＰ型のポリサイドゲートでそれぞ
れ形成されると、ポリサイド中の不純物相互拡散によっ
てトランジスタのしきい値電圧が変動してしまう。
る駆動用トランジスタＱｄ１，Ｑｄ２のゲート電極
５′，６′とＰチャネルＭＯＳＦＥＴである負荷用トラ
ンジスタＱｌ１，Ｑｌ２のゲート電極が５″，６″が直
接に接続されていないため、ＮチャネルＭＯＳＦＥＴの
ゲート電極５′，６′がＮ型のポリサイドゲートで、Ｐ
チャネルＭＯＳＦＥＴのゲート電極５″，６″がＮ型の
ポリサイドゲートでそれぞれ形成されうる。即ち、前述
の例ではＮチャネルＭＯＳＦＥＴである負荷用トランジ
スタＱｌ１，Ｑｌ２のゲート電極とＰチャネルＭＯＳＦ
ＥＴである負荷用トランジスタＱｌ１，Ｑｌ２のゲート
電極が直接に接続されゲート電極５，６として配置され
ている。ここでＮチャネルＭＯＳＦＥＴのゲート電極部
分がＮ型のポリサイドゲートで、ＰチャネルＭＯＳＦＥ
Ｔのゲート電極部分がＰ型のポリサイドゲートでそれぞ
れ形成されると、ポリサイド中の不純物相互拡散によっ
てトランジスタのしきい値電圧が変動してしまう。
【００４１】図示の例（図９）では、Ｐ型ゲートのＰチ
ャネルＭＯＳＦＥＴが使われることでＰチャネルＭＯＳ
ＦＥＴを表面チャネル型とし、より微細なトランジスタ
が使われることで特性向上が計られるといった利点があ
る。
ャネルＭＯＳＦＥＴが使われることでＰチャネルＭＯＳ
ＦＥＴを表面チャネル型とし、より微細なトランジスタ
が使われることで特性向上が計られるといった利点があ
る。
【００４２】
【発明の効果】以上説明したように、本発明では、メモ
リセル内の２個の駆動用トランジスタ及び２個の負荷用
トランジスタがワード線に沿って並んで配置され、メモ
リセル内のトランジスタがデータ線の延在する方向に多
くても２個並んで配置されるようにしたから、データ線
の長さが短くレイアウトできるのでデータ線の寄生容量
が低減され、その結果、メモリセルへのアクセス速度が
向上するという効果がある。
リセル内の２個の駆動用トランジスタ及び２個の負荷用
トランジスタがワード線に沿って並んで配置され、メモ
リセル内のトランジスタがデータ線の延在する方向に多
くても２個並んで配置されるようにしたから、データ線
の長さが短くレイアウトできるのでデータ線の寄生容量
が低減され、その結果、メモリセルへのアクセス速度が
向上するという効果がある。
【００４３】さらに、本発明では、データ線の両側には
これと平行に同層の導電層で形成される電源配線又は接
地配線が配置され、セル内、隣接セル間のデータ線が隣
り合って配置されることがないから、微細化、低電圧化
に対してセル内、隣接セル間のデータ線間の容量カップ
リングの影響が回避され、セル動作を安定化できるとい
う効果がある。
これと平行に同層の導電層で形成される電源配線又は接
地配線が配置され、セル内、隣接セル間のデータ線が隣
り合って配置されることがないから、微細化、低電圧化
に対してセル内、隣接セル間のデータ線間の容量カップ
リングの影響が回避され、セル動作を安定化できるとい
う効果がある。
【図１】本発明によるＣＭＯＳ型スタティックメモリの
メモリセルの一例を示す平面図である。
メモリセルの一例を示す平面図である。
【図２】図１に示すメモリセルの層を示す平面図であ
る。
る。
【図３】図１に示すメモリセルの層を示す平面図であ
る。
る。
【図４】図１に示すメモリセルの層を示す平面図であ
る。
る。
【図５】図１に示すメモリセルの層を示す平面図であ
る。
る。
【図６】図１に示すメモリセルの層を示す平面図であ
る。
る。
【図７】図１に示すメモリセルの層を示す平面図であ
る。
る。
【図８】図１に示すメモリセルのＡ−Ａ´線断面図であ
る。
る。
【図９】本発明にＣＭＯＳ型スタティックメモリのメモ
リセルの他の例を示す平面図である。
リセルの他の例を示す平面図である。
【図１０】ＣＭＯＳ型スタティックメモリのメモリセル
の回路図である。
の回路図である。
【図１１】従来のＣＭＯＳ型スタティックメモリのメモ
リセルの一例を示す平面図である。
リセルの一例を示す平面図である。
【図１２】従来のＣＭＯＳ型スタティックメモリのメモ
リセルの他の例を示す平面図である。
リセルの他の例を示す平面図である。
【符号の説明】 Ｑｔ１，Ｑｔ２ 転送用ＮＭＯＳトランジスタ Ｑｄ１，Ｑｄ２ 転送用ＮＭＯＳトランジスタ Ｑｌ１，Ｑｌ２ 転送用ＰＭＯＳトランジスタ ５０ Ｐ型シリコン基板 ４５，５１ Ｐウェル ４６，４７，５２，５３ Ｎウエル ５４ フィールド酸化膜 ５５ ゲート酸化膜 ５６ 多結晶シリコン膜 ５７ タングステンシリサイド膜 ５８ サイドウオール ５９、６２ 層間絶縁膜 ６０ タングステンプラグ ６１，６３ アルミ配線
Claims (3)
- 【請求項１】 メモリセル内に第１及び第２の駆動用ト
ランジスタと第１及び第２の負荷用トランジスタ及び第
１及び第２の転送用トランジスタとが配置されたＣＭＯ
Ｓ型スタティックメモリにおいて、前記第１及び前記第
２の転送用トランジスタのゲート電極であるワード線と
該ワード線に直交し前記第１及び前記第２の転送用トラ
ンジスタのソース・ドレイン端子の一端に接続されるデ
ータ線とを有し、前記第１及び前記第２の駆動用トラン
ジスタ及び前記第１及び前記第２の負荷用トランジスタ
が前記ワード線に沿って並んで配置され、前記メモリセ
ルに位置するトランジスタが前記データ線の延在する方
向に多くても２個並んで配置されていることを特徴とす
るＣＭＯＳ型スタティックメモリ。 - 【請求項２】 請求項１に記載されたＣＭＯＳ型スタテ
ィックメモリにおいて、前記データ線の両側には前記デ
ータ線と平行に同一層の導電層で形成される電源配線又
は接地配線が配置されていることを特徴とするＣＭＯＳ
型スタティックメモリ。 - 【請求項３】 請求項１に記載されたＣＭＯＳ型スタテ
ィックメモリにおいて、前記データ線の延在する方向に
は前記第１の転送用トランジスタと前記第１の駆動用ト
ランジスタまたは前記第１の負荷用トランジスタが２個
並んで配置されていることを特徴とするＣＭＯＳ型スタ
ティックメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184831A JP2872124B2 (ja) | 1996-07-15 | 1996-07-15 | Ｃｍｏｓ型スタティックメモリ |
| US08/893,780 US6160298A (en) | 1996-07-15 | 1997-07-11 | Full CMOS SRAM cell comprising Vcc and Vss buses on both sides of each of complementary data lines on a single level |
| KR1019970032559A KR100247602B1 (ko) | 1996-07-15 | 1997-07-14 | 단일레벨상의각각의상보형데이타라인의양측면상에Vcc와Vss버스를포함하는전CMOSSRAM셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184831A JP2872124B2 (ja) | 1996-07-15 | 1996-07-15 | Ｃｍｏｓ型スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032263A JPH1032263A (ja) | 1998-02-03 |
| JP2872124B2 true JP2872124B2 (ja) | 1999-03-17 |
Family
ID=16160074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184831A Expired - Fee Related JP2872124B2 (ja) | 1996-07-15 | 1996-07-15 | Ｃｍｏｓ型スタティックメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6160298A (ja) |
| JP (1) | JP2872124B2 (ja) |
| KR (1) | KR100247602B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP3852729B2 (ja) * | 1998-10-27 | 2006-12-06 | 富士通株式会社 | 半導体記憶装置 |
| US6501138B1 (en) * | 1999-04-16 | 2002-12-31 | Seiko Epson Corporation | Semiconductor memory device and method for manufacturing the same |
| JP4565700B2 (ja) * | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4825999B2 (ja) * | 1999-05-14 | 2011-11-30 | ソニー株式会社 | 半導体記憶装置およびその製造方法 |
| KR100301059B1 (ko) * | 1999-07-20 | 2001-11-01 | 윤종용 | 완전 씨모스 에스램 셀 |
| JP3637826B2 (ja) * | 2000-01-21 | 2005-04-13 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP3454231B2 (ja) * | 2000-06-15 | 2003-10-06 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP3386036B2 (ja) * | 2000-06-15 | 2003-03-10 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP3467569B2 (ja) * | 2001-05-24 | 2003-11-17 | セイコーエプソン株式会社 | 半導体装置、メモリシステムおよび電子機器 |
| US6703641B2 (en) * | 2001-11-16 | 2004-03-09 | International Business Machines Corporation | Structure for detecting charging effects in device processing |
| JP2003203993A (ja) * | 2002-01-10 | 2003-07-18 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US20030185062A1 (en) * | 2002-03-28 | 2003-10-02 | Micron Technology, Inc. | Proximity lookup for large arrays |
| US6961247B2 (en) * | 2002-06-27 | 2005-11-01 | Sun Microsystems, Inc. | Power grid and bump pattern with reduced inductance and resistance |
| KR100583090B1 (ko) * | 2003-05-30 | 2006-05-23 | 주식회사 하이닉스반도체 | 강유전체 레지스터의 캐패시터 제조방법 |
| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| KR100658617B1 (ko) * | 2004-05-24 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광표시 장치용 정적램 코어 셀 |
| US8587068B2 (en) * | 2012-01-26 | 2013-11-19 | International Business Machines Corporation | SRAM with hybrid FinFET and planar transistors |
| US9184111B2 (en) * | 2013-11-09 | 2015-11-10 | Delta Electronics, Inc. | Wafer-level chip scale package |
Family Cites Families (4)
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