DE68922632T2 - Unterabtastungsgerät für Datenproben. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf ein Gerät zur Verminderung der Rate von Abtastungen eines abgetasteten Datensignals.
• Häufig werden abgetastete Datendarstellungen eines Analogsignals mit einer bestimmten Abtastrate erzeugt aber aus verschiedenen Gründen mit einer geringeren Rate verarbeitet. Ein Beispiel für ein solches System ist ein digitaler Audioprozessor. Um ein analoges Audiosignal in eine digitale Darstellung von diesem mit hoher Genauigkeit aber mit einer verhältnismäßig einfachen Schaltung umzuwandeln, werden Sigma-Delta-Konverter verwendet. Um jedoch die gewünschte Genauigkeit zu erzielen, muß die Abtastrate des Sigma-Delta-Konverters um Größenordnungen größer als die Audiofrequenzen sein. Es ist weder praktisch noch notwendig, die umgewandelten Audiosignale mit den hohen Abtastfrequenzen zu verarbeiten, und so werden die umgewandelten Signale vor der Verarbeitung einer Unterabtastung unterworfen. Vor der Unterabtastung ist es jedoch notwendig, das umgewandelte Signal zu filtern, um ein Einfließen von Hochfrequenzrauschen in das Basisband-Signal auszuschließen. Zusätzlich ist es erwünscht, die vom Sigma-Delta-Konverter umgewandelten Abtastungen, die Einzel-Bit-Abtastungen sind, in Multi-Bit-Binärabtastungen umzuwandeln, so daß sie unter Verwendung Ublicherer binärer digitaler Schaltungen verarbeitet werden können.
• Es wurde erkannt, daß der Prozeß der Filterung und der Unterabtastung durch Akkumulation der Werte einer vorgegebenen Zahl von Abtastungen und Herausziehen der akkumulierten Werte in bestimmten Intervallen durchgeführt werden kann. Die herausgezogenen akkumulierten Werte bilden das gefilterte, unterabgetastete Signal. James C. Candy et al. beschreiben in dem Aufsatz "A Voiceband Codec with Digital Filtering", IEEE Transaction On Communications, Vo. COM-29, Nr. 6, Juni 1981, Seiten 815-830 ein Audiosystem, das überabtastet und dann vor der Verarbeitung dezimiert (unterabtastet). Die Filterung und Unterabtastung wird durchgeführt, indem zuerst eine doppelte Akkumulation und Herausziehung vorgenommen wird, worauf eine Tiefpaßfilterung folgt und dann eine weitere Akkumulations- und Herausziehungsfunktion durchgeführt wird. Das Candy et al. Gerät führt die doppelte Akkumulations- und Herausziehungsfunktion bei dem Datensignal mit der höheren Rate unter Verwendung von Parallel-Bit-Verarbeitungselementen durch, die förderlich sind, um einen akkumulierten Wert in einer Abtastperiode herauszuziehen und dadurch eine kontinuierliche Verarbeitung der ankommenden Abtastung erlauben. Parallel-Bit-Verarbeitungselemente führen jedoch dazu, daß eine beträchtliche Anzahl von Vorrichtungen erforderlich ist.
• Bit-serielle Verarbeitungselemente erfordern nominell beträchtlich weniger Vorrichtungen als Parallel-Bit-Elemente, um gleiche Verarbeitungsfunktionen durchzuführen. Somit führen bitserielle Vorrichtungen vorteilhafterweise dazu, daß die Integration vollständiger Systeme auf einzelnen integrierten Schaltungen erleichtert wird. Beispielsweise kann ein vollständiges Fernseh-Stereo-Audio-Verarbeitungssystem in einem einzelnen Siliziumwürfel integriert werden. Bit-serielle Vorrichtungen sind jedoch wegen der benötigten Zeit zum Auslesen oder Herausziehen eines akkumulierten Wertes weniger förderlich, um Akkumulations- und Herausziehungsfunktionen mit hoher Rate durchzuführen. Es sei beispielsweise ein Sigma-Delta-Einzel-Bit-Signal betrachtet, das mit einer Bit-Rate von 10 MHz auftritt, und daß es erwünscht ist, mit einem Faktor von 100 die Unterabtastung vorzunehmen. Die Abtast-Akkumulations- und die Herausziehungs-Dezimierung erfordert das Hinzufügen aufeinanderfolgender Untergruppen von 100 Abtastungen, um Sieben-Bit-Abtastungen mit einer 100 kHz-Rate zu bilden. Es sollte jedoch beachtet werden, daß sieben Abtastintervalle des Eingangssignals erforderlich sind, um die akkumulierten Sieben-Bit-Werte aus dem bit-seriellen Akkumulator herauszuziehen. Im Prinzip erfordert eine zusammengesetzte Akkumulations- und Herausziehungs-Dezimierung eine größere Anzahl von Abtastintervallen, um akkumulierte Werte auszugeben. Während der Ausgabeintervalle besteht ein Widerstreit zwischen den Akkumulations- und den Herausziehungsfunktionen.
• Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein vereinfachtes Unterabtastsystem gegenüber dem Candy et al. System zu schaffen und ferner das System in bit-serieller Ausstattung zu realisieren.
• Die vorliegende Erfindung sieht ein Unterabtastungssystem mit einer Vielzahl von in Kaskade geschalteten Akkumulatoren vor, von denen der erste so ausgebildet ist, daß er dem Unterabtastungssystem ein Signal zuführt, wobei der erste Akkumulator gekennzeichnet ist durch: einen abgetasteten Dateneingangsanschluß zum Empfangen des abgetasteten Datensignals und einen seriellen Ausgangsanschluß; eine Vielzahl von Addierschaltungen, die jeweils einen Übertragseingang, einen Übertragsausgang, einen Addend-Eingang, einen Augend-Eingang und Summendatenanschlüsse aufweisen, und wobei Mittel vorhanden sind, um wahlweise den Summendatenanschluß oder einen Bezugswert mit dem Augend-Eingangsanschluß zu verbinden; Mittel, um eine ganze Zahl N der Addierschaltungen parallelzuschalten, wobei die Addierschaltungen der Reihe nach von Eins bis N bezeichnet sind, wobei dem Übertrags-Eingangsanschluß der mit Eins bezeichneten Addierschaltung ein Bezugswert zugeführt wird und der Übertrags-Ausgangsanschluß jeder Addierschaltung mit-dem Übertrags-Eingangsanschluß der mit der nächst höheren Ordnungszahl bezeichneten Addierschaltung verbunden ist, wobei der Addend-Eingangsanschluß wenigstens der mit Eins bezifferten Addierschaltung mit dem abgetasteten Dateneingangsanschluß verbunden ist, und wobei den Addend-Eingangsanschlüssen der Addierschaltungen, die nicht mit dem abgetasteten Dateneingang verbunden sind, ein Bezugswert zugeführt wird; und Mittel, um nacheinander in der Reihenfolge der Ordnungszahlen der Addierschaltungen die entsprechenden Summendatenanschlüsse mit dem seriellen Ausgangsanschluß zu verbinden.
• In den beigefügten Zeichnungen stellen dar:
• Fig. 1 ein schematisches logisches Diagramm eines die Erfindung verkörpernden Filterungs- und Unterabtastungssystems.
• Fig. 2 Ein Blockschaltbild eines einen anderen Aspekt der Erfindung verkörpernden pipelineartig zusammengesetzten Akkumulators.
• Fig. 3 Ein logischen schematisches Diagramm einer Zelle der in Fig. 2 veranschaulichten Akkumulatoranordnung.
• Fig. 4 Ein logisches schematisches Diagramm einer bitseriellen Schaltung zur Skalierung und Kombination von durch die Anordnung von Fig. 2 gelieferten Abtastungen, um gefilterte und unterabgetastete binäre Abtastungen zu erzeugen.
• Fig. 5 Takt-Wellenformen, die nützlich zur Beschreibung der in Fig. 2 bis 4 dargestellten Anordnung sind.
• Überabtastung als Mittel zur Umwandlung zwischen analogen und digitalen Signalen erlaubt die Umwandlung der Abtastungen mit geringerer Genauigkeit auf Kosten einer Verarbeitung mit höheren Daten-Raten. Die Abtastungen mit hoher Rate können dann einer Unterabtastung unterworfen werden, um die weitere Verarbeitung der umgewandelten Abtastungen zu erleichtern. Um keinen Verlust an Signalauflösung zu erleiden, wird das der Unterabtastung unterworfene Signal nominell mit Abtastungen höherer Auflösung (d.h. Bit-Breite) als die ursprünglichen Abtastungen gebildet. Das bedeutet, daß der scheinbare Quantisierungsfehler des unterabgetasteten Signals kleiner als der der überabgetasteten Signale ist. Wenn das überabgetastete Signal einfach dezimiert würde, um ein Signal mit niedrigerer Rate zu erzeugen, würde der größere Quantisierungsfehler des überabgetasteten Signals sich selbst in dem Signal mit verminderter Rate als Quantisierungsrauschen manifestieren, das in das Basisband-Signal eingeflossen ist. Das Quantisierungs-Rauschspektrum beispielsweise eines Ausgangssignals eines Doppelschleifen-Sigma-Delta- Konverters nimmt mit der Frequenz zu bei einer Amplitude, die proportional dem Quadrat der Frequenz ist. Das Quantisierungsrauschen kann ausreichend vermindert werden, um ein solches Einfließen zu verhindern, indem das überabgetastete Signal mit einem Filter gefiltert wird, das die übergangsfunktion Hc(f) hat, die gegeben ist durch
• Hc(f) = k (sin(nπfT)/nsin(πfT)) ³ (1)
• worin T die Periode der Überabtastrate fs ist. Die Form des Impulsansprechens dieser Funktion ist in Fig. 1 neben dem Ausgangsanschluß OUT angegeben. Der Erfinder entdeckte, daß diese Übergangsfunktion mit einer stückweisen linearen Kombination von Abtastungen von einem zusammengesetzten Akkumulator erzeugt werden kann. Ausdrücklich werden die Abtastungen von drei in Kaskade geschalteten Akkumulatoren, die exklusive Gruppen von n Abtastungen der überabgetasteten Signale summieren, in geeigneter Weise skaliert, verzögert und kombiniert, um die Funktion zu realisieren.
• Gemäß Fig. 1 kann die dargestellte Schaltung so ausgebildet sein, daß sie Eingangsabtastungen von irgendeiner Bit-Breite mit der geeigneten Auswahl von Schaltungselementen verarbeitet. Daher kann die Schaltung gemäß Fig. 1 im allgemeinen entweder Einzel-Bit-Eingangsabtastungen oder Mehrfach-Bit-Eingangsabtastungen verarbeiten. Die Schaltung führt Akkumulationen von Eingangsabtastungen aus, so daß folglich die Ausgangsabtastungen nominell eine größere Bit-Breite haben als die Eingangsabtastungen, wobei die Ausgangsabtastungen gegebenenfalls abgeschnitten werden können. In Fig. 1 ist angenommen, daß die entsprechenden Elemente so ausgebildet sind, daß sie an Mehrfach-Bit-Abtastungen angepaßt sind, beispielsweise werden die Addierschaltung 11 und die Latch-Anordnungen 13 und 14 so ausgewählt, daß sie eine ausreichende Bit-Breite haben, um einen Wert zu verarbeiten oder zu speichern, der gleich nx ist, wobei n die Zahl der akkumulierten Abtastungen und x der maximale Wert ist, den die Eingangsabtastung annehmen kann; die Addierschaltung 15 und die Latch-Anordnungen 17 und 18 werden so ausgewählt, daß sie eine Bit-Breite haben, um einen Wert gleich x.n(n+1)/2 zu verarbeiten oder zu speichern; und die Addierschaltung 19 und die Latch-Anordnungen 21 und 22 werden so ausgewählt, daß sie eine ausreichende Bit-Breite haben, um einen Wert gleich x.n(n+1)(n+2)/6 zu verarbeiten oder zu speichern.
• Die Schaltung enthält normalerweise drei in Kaskade geschaltete Akkumulatoren 11, 12 und 13, kund die Form ihres entsprechenden Impulsansprechens H&sub1;, H&sub2; und H&sub3; ist in der Zeichnung angegeben. Der Akkumulator 11 ist so ausgebildet, daß er exklusive Gruppen von n Eingangsabtastungen summiert, die dem Anschluß 10 zugeführt werden. Der Akkumulator 12 addiert exklusive Gruppen von n aufeinanderfolgenden Summen, die vom Akkumulator 11 geliefert werden, und der Akkumulator 13 addiert exklusive Gruppen von n aufeinanderfolgenden Summen, die vom Akkumulator 12 geliefert werden. Der Akkumulator 11 enthält eine Addierschaltung 11 mit einer ersten Eingangsverbindung, die mit dem Eingangsanschluß 10 verbunden ist und eine zweite Eingangsverbindung, die über einem Torschaltung 12 mit der Ausgangsverbindung des Speicherelements 14 verbunden ist. Die Ausgangsverbindung der Addierschaltung 11 ist mit der Eingangsverbindung des Akkumulators 12 und der Dateneingangsverbindung des Speicherelements 14 verbunden. Das Speicherelement 14 führt aufeinanderfolgend die zuletzt erzeugte von der Addierschaltung 11 gelieferte Summe dem zweiten Eingang der Addierschaltung 11 zu, um zu der laufenden, am Anschluß 10 erscheinenden Abtastung addiert zu werden. Eingangsabtastungen treten am Anschluß 10 mit einer Rate fs synchron mit einem Taktsignal fs auf, das das Speicherelement 14 steuert. Die Torschaltung 12 wird durch ein Steuersignal Fs/n konditioniert, das eine Frequenz von fs/n hat, um den von dem Speicherelement 14 gelieferten Ausgang der Addierschaltung 11 für n-1 aufeinanderfolgende Perioden des Taktsignal Fs zuzuführen, d.h. für n-1 Eingangsabtastungen. Während der ersten Abtastperiode jeder Gruppierung von n Eingangsabtastungen liefert die Torschaltung 12 einen Null-Wert an die zweite Eingangsverbindung der Addierschaltung 11, wodurch der akkumulierte Wert wirksam auf Null zurückgestellt wird. Ein weiteres Speicherelement 13, das mit der Ausgangsverbindung des Speicherelements 14 verbunden ist, wird gleichzeitig durch das Signal Fs/n konditioniert, um den akkumulierten Wert der zuletzt auftretenden n Eingangsabtastungen zu akkumulieren. Die Akkumulatoren I2 und I3 sind gleich ausgebildet und funktionieren in identischer Weise wie der Akkumulator I1.
• Das Speicherelement 13 liefert Abtastungen S1 mit der Rate von fs/n, die die Summen S1 von exklusiven Gruppen von n Eingangsabtastungen darstellen. Die Summen 51 sind durch die Gleichung gegeben
• worin xi der Wert der i-ten Eingangsabtastung in einer exklusiven Gruppe von n Eingangsabtastungen ist.
• Das Speicherelement 17 liefert Abtastungen S2, die durch den Akkumulator I2 mit der Rate fs/n erzeugt werden. Die Werte der Abtastungen S2 sind gegeben durch
• die linear gewichteten Summen von Eingangsabtastungen entsprechen.
• Das Speicherelement 21 liefert Abtastungen S3, die durch den Akkumulator 13 mit der Rate fs/n erzeugt werden. Die Werte der Abtastungen S3 sind gegeben durch
• die quadratisch gewichteten Summen von Eingangsabtastungen entsprechen.
• Da die Akkumulatoren I1, I2 und I3 alle n Eingangsabtastungen integrieren und herausziehen, erstreckt sich ihr entsprechendes Impulsansprechen H1, H2 und H3 nur über n Abtastungen. Es ist zu sehen, daß das Impulsansprechen der gewünschten Übertragungsfunktion Hc jedoch 3n Abtastungen umfaßt. Um diese Übertragungsfunktion (Impulsansprechen) zu realisieren, ist es daher notwendig, in die Ausgangsabtastung 3n Abtastungen einzubeziehen. Dies wird durch Kombination der Summen S1, S2 und S3 bewirkt, die drei aufeinanderfolgenden Gruppen von n Eingangsabtastungen entsprechen. Insbesondere wird die Übertragungsfunktion Hc durch Kombination des laufenden Signals S3 mit den Abtastungen S1, S2, S3 kombiniert, die unmittelbar vor den laufenden Abtastungen in dem Verhältnis n(n+1)/2:n:-2 auftreten, und ebenso mit den Abtastungen S1, S2, S3, die zwei Unterabtastperioden vor der laufenden Abtastung im Verhältnis n(n-1)/2:-n:1 auftreten. In der üblichen "Z"-Transformationsdarstellung sind die Ausgangsabtastungen So durch die Gleichung gegeben
• So = S3+(S1n(n+1)/2 + nS2-3)Z&supmin;¹ + (s1n(n-1)/2 - nS2+S3)Z&supmin;² (5)
• worin Z&supmin;¹ eine Verzögerungsperiode von n Eingangsabtastperioden oder eine Unterabtastperiode darstellt.
• Die kombinierende Funktion wird durch Elemente 25 bis 34 ausgeführt. Das Signal S1 wird Wichtungselementen 25 und 26 zugeführt, in denen es durch die Faktoren n(n-1)/2 bzw. n(n+1)/2 skaliert wird. Das Signal S2 wird Wichtungselementen 27 und 30 zugeführt, in denen es durch den Faktor n skaliert wird. Das Signal S3 wird einem Wichtungselement 32 zugeführt, worin es durch den Faktor 2 skaliert wird. Die durch n im Element 27 skalierten Signale S3 und S2 und das im Element 25 durch n(n-1)/2 skalierte Signal S1 werden in einem Kombinationselement 28 kombiniert, das das kombinierte Signal S3-ns2+(n(n-1)/2)S1 erzeugt. Dieses kombinierte Signal wird einem Verzögerungselement 29 zugeführt, das das kombinierte Signal um eine Unterabtastperiode verzögert und das Signal (S3-ns2+S1n(n-1)/2)Z&supmin;¹ erzeugt. Die kombinierte und verzögerte Abtastung von dem Verzögerungselement 29, das durch 2 skalierte Signal S3 im Element 32, das durch n im Element 30 skalierte Signal S2 und das im Element 26 durch n(n+1)/2 skalierte Signal S1 werden in einer Kombinationsschaltung 31 kombiniert, um das Signal zu erzeugen:
• (S3-nS2+S1n(n-1)/2)Z&supmin;¹ - 2S3+ns2+S1n(n+1)/2 (6)
• Dieses Signal wird einem Verzögerungselement 33 zugeführt und darin um eine Unterabtastperiode verzögert. Der Ausgang des Verzögerungselements 33 wird in der Addierschaltung 34 mit dem Signal S3 kombiniert, um das durch die Gleichung (5) definierte gewünschte Signal zu erzeugen.
• Es sei für die Fachwelt der Schaltungsentwicklung bemerkt, daß die die Akkumulatoren umfassenden Elemente mit der Überabtastrate arbeiten müssen. Der Rest der Schaltung arbeitet jedoch mit der niedrigeren Unterabtastrate, wodurch die Bemessungsbeschränkungen für diese Schaltungselemente verringert werden.
• Das in Fig. 2 bis 4 dargestellte System ist eine insbesondere vorteilhafte Anordnung zur Durchführung des Filterungs- und Dezimierungsprozesses unter Verwendung von bit-seriellen Vorrichtungen. Fig. 2 zeigt einen bit-seriellen, nach Art einer Pipeline verbundenen zusammengesetzten Akkumulator, der drei akkumulierte Summen von überabgetasteten Einzel-Bit-Eingangsabtastungen erzeugt. Die Anordnung von Fig. 2 entspricht im allgemeinen den Akkumulatoren I1, I2 und I3 von Fig. 1, jedoch sind die jeweiligen Ausgänge S1, 2S2 und 4S3 anstelle von S1, S2 und S3 vorgesehen.
• In Fig. 2 wird das dem Anschluß 50 zugeführte überabgetastete Signal einem Element 52 zugeführt, das eine Vielzahl (hier 6) von Ein-Bit-Addierschaltungen enthält. Die Addierschaltungen sind identisch und in Einzelheiten in Fig. 3 dargestellt. Jede Addierschaltung enthält eine Summierungsschaltung 75 mit einem externen Addend-Eingangsanschluß A, einem internen Augend-Eingangsanschluß B und einem Übertrags-Eingangsanschluß CI. Die Summierungsschaltung liefert einen Ein-Bit-Summenausgang, der dem Dateneingang D einer getakteten Latch-Anordnung 77 zugeführt wird, und einen Übertrags-Ausgang, der mit dem Dateneingang einer getakteten Latch-Anordnung 76 verbunden ist. Die Latch-Anordnungen 76 und 77 haben entsprechende Takteingangsanschlüsse CL, denen ein Taktsignal Fs zugeführt wird, das eine Taktrate von fs hat. Der Summenausgang und der Übertragsausgang werden somit um eine Periode des Taktes fs verzögert und entsprechend dem Datenausgangsanschluß DO und dem Übertrags-Ausgangsanschluß CO zugeführt. Der verzögerte Summenausgang von der Latch-Anordnung 77 wird ferner einem torgesteuerten Puffer 79 und dem Augend-Eingangsanschluß B über das UND-Gatter 78 zugeführt. Ein extern erzeugtes Ansteuersignal wird einem Ansteuer-Eingangsanschluß S zugeführt. Der Ansteuer-Eingangsanschluß ist mit dem Steuer-Eingangsanschluß des torgesteuerten Puffers und mit einem zweiten Eingangsanschluß des UND-Gatters 78 verbunden. Das Ansteuersignal wird während einer Abtastperiode von n Abtastperioden niedrig gehalten und für die verbleibenden Abtastperioden jeder Gruppe von n Abtastperioden hochgehalten. Ein Ansteuersignal mit niedrigem Wert versetzt den torgesteuerten Puffer 79 in die Lage, den in einer Latch-Anordnung 79 gehaltenen laufenden Wert einem angesteuerten Daten-Ausgangsanschluß SDO zuzuführen. Ein Ansteuersignal mit hohem Wert versetzt den torgesteuerten Puffer 79 in die Lage, daß er dem Anschluß SDO einen Ausgang mit hoher Impedanz bietet. Ein Ansteuersignal mit niedrigem Wert versetzt das UND-Gatter 78 in die Lage, dem Augend-Eingangsanschluß B einen Null-Wert zuzuführen, wodurch die Addierschaltung zurückgestellt wird. Dies geschieht einmal in jeder der n Eingangs-Abtastperioden. Ein Ansteuersignal mit hohem Wert versetzt das UND-Gatter 78 in die Lage, den verzögerten Summenausgang von der Latch-Anordnung 77 dem Augend-Eingangsanschluß B zuzuführen. Dies geschieht für n-1 Perioden jeder aufeinanderfolgenden Gruppe von n Eingangs-Abtastperioden, wobei während dieser Zeit die Addierschaltung als ein Ein-Bit-Akkumulator arbeitet.
• Gemäß Fig. 2 ist die Vielzahl der Addierschaltungen 52 parallel mit dem Übertrags-Ausgangsanschluß Co einer Addierschaltung geschaltet, die mit dem Übertrags-Eingangsanschluß CI der benachbarten Addierschaltung verbunden ist. Der Übertrags-Eingangsanschluß der sich am weitesten links befindenden Addierschaltung 520 ist mit einem Potential verbunden, das einen logischen Null-Wert hat. Der Addend-Eingangsanschluß A der Addierschaltung 520 ist mit dem Eingangsanschluß 50 verbunden. Die entsprechenden Addend-Eingangsanschlüsse A der übrigen Addierschaltungen 521 bis 525 im Element 52 sind mit einem logischen Null-Potential verbunden. Die angesteuerten Datenausgangsanschlüsse SDO aller Addierschaltungen 520 bis 525 sind mit einem gemeinsamen Ausgangs-Bus 70 verbunden, auf dem das Signal S1 erzeugt wird. Die Datenausgangsanschlüsse DO der entsprechenden Addierschaltungen sind mit entsprechenden Addend-Eingangsanschlüssen A einer zweiten Vielzahl von Addierschaltungen 53 verbunden. Die Ansteuer-Eingangsanschlüsse der Addierschaltungen 520 bis 525 sind mit Ausgangsanschlüssen P1 bis P6 eines Seriell-Eingangs-Parallel-Ausgangs-Schieberegisters 59 verbunden. Das Schieberegister 49 wird mit der Überabtastrate fs getaktet. Ein Signal Fs/n mit der Dauer 1/fs wird dem seriellen Eingangsanschluß des Registers bei jeder der n Eingangs-Abtastperioden zugeführt. Das Inverse des signals Fs/n wird nacheinander an die in ihrer Ordnungszahl zunehmenden Ausgangsanschlüsse P1 bis P16 ausgegeben (siehe Fig. 5).
• Der dem Register 59 zugeführte Eingangsimpuls ist zeitlich so abgestimmt, daß die negativ verlaufenden Impulse an den Ausgängen P1, P2 usw. jeweils während der ersten, zweiten usw. Eingangs-Abtastperiode jeder Gruppe von n Eingangsabtastungen auftreten. Diese Impulse setzen nacheinander die entsprechenden Addierstufen 520 bis 525 zurück und steuern gleichzeitig nacheinander die in den entsprechenden Latch-Anordnungen 77 enthaltenen Daten zu dem Ausgangsanschluß 70 in bit-seriellem Format, wobei das am wenigsten bedeutsame Bit LSB zuerst und das bedeutsamste Bit MSB zuletzt auftritt. Da die Eingangswerte entweder logisch hoch oder logisch niedrig sind, ist der bit serielle Ausgang in vorzeichenlosem binären Format. Im Anschluß an die Heraussteuerung des Daten-Bits aus der Addierschaltung 528 durch den Impuls P6 wird der Ausgangsanschluß 70 auf einen logischen niedrigen Wert geklemmt. Diese Klemmfunktion wird durch Setzen-Rückstellen des Flip-Flop 56 und des torgesteuerten Puffers 58 durchgeführt. In Abhängigkeit von einem Impuls P7 vom Schieberegister 59 bewirkt das Flip-Flop 56, daß der torgesteuerte Puffer 58 den Anschluß 70 niedrigzieht, und in Abhängigkeit von einem Impuls P1 bewirkt der Flip-Flop 56, daß der torgesteuerte Puffer 58 einen Zustand hoher Impedanz während einer Periode von sechs Eingangsabtastungen einnimmt, umzuermöglichen, daß der akkumulierte Wert im Element 52 ausgelesen wird.
• Die Datenausgangsanschlüsse DO des Elements 52 sind mit entsprechenden Addend-Eingangsanschlüssen A des Elements 53 verbunden, das Addierschaltungen 530 bis 539 umfaßt. Die Addierschaltungen 530 bis 539 sind identisch mit der in Fig. 3 dargestellten Addierschaltung und in gleicher Weise wie die Addierschaltungen 520 bis 525 im Element 52 miteinander verbunden, mit der Ausnahme, daß dort ein Multi-Bit-Addend-Eingang und eine größere Zahl von Stufen vorhanden ist, um größere Summen handhaben zu können. Zusätzlich werden die Ansteuerimpulse, die der ersten und den aufeinanderfolgenden Stufen des Elements 53 zugeführt werden, um eine Abtastperiode relativ zu den Ansteuerimpulsen verzögert, die der ersten und den aufeinanderfolgenden Stufen des Elements 52 zugeführt werden. Die angesteuerten Datenausgangsanschlüsse der Elemente 530 bis 539 sind mit der Ausgangsverbindung 72 verbunden. Das Flip-Flop 60 und der torgesteuerte Puffer 62 ziehen gemeinsam die Ausgangsverbindung 72 während der Periode niedrig, die anschließend an die Aus Steuerung von Daten aus der Addierschaltung 539 und dem nächsten Auftreten eines Impulses an dem Anschluß P2 des Schieberegisters 59 beginnt.
• Die Datenausgangsanschlüsse DO der Addierschaltugen 530 bis 539 sind mit entsprechenden aufeinanderfolgenden Addierschaltungs-Addend-Eingangsanschlüssen A des Elements 54 verbunden. Das Element 54 enthält eine Vielzahl von Addierschaltungen, die ähnlich wie die Addierschaltungen der Elemente 52 und 53 verbunden sind, mit der Ausnahme, daß eine noch größere Anzahl von Addierschaltungen verwendet wird, um eine Anpassung an noch größere akkumulierte Werte zu ermöglichen. Zusätzlich werden die den ersten und den nachfolgenden Addierschaltungen des Elements 54 zugeführten Ansteuerimpulse um eine Abtastperiode relativ zu den Ansteuerimpulsen verzögert, die der ersten und den nachfolgenden Addierschaltungen des Elements 53 zugeführt werden. Die angesteuerten Datenausgangsanschlüsse SDO der entsprechenden Addierschaltungen des Elements 54 sind mit der Ausgangsverbindung 74 verbunden.
• Das Element 52 ist als Einzel-Bit-Fortschaltvorrichtung ausgebildet, d.h. es schaltet den intern gespeicherten Wert um den Wert des Einzel-Bit-Eingangs fort. Bei sechs Stufen ist das Element 52 ein Akkumulator für bis zu 2&sup6;-1 Ein-Bit-Eingangsabtastungen.
• Das Element 53 ist eine Vielfach-Bit-Fortschaltvorrichtung. Das Element 53 schaltet den intern gespeicherten Wert mit den aufeinanderfolgenden Werten weiter, die von dem Element 52 geliefert werden. In gleicher Weise ist das Element 54 eine Vielfach-Bit-Fortschaltanordnung, die so ausgebildet ist, daß sie die aufeinanderfolgenden Werte, die von dem Element 53 geliefert werden, akkumuliert.
• Der Summenausgang und der Übertragsausgang jeder Addierschaltung ist mit den entsprechenden Ausgangsanschlüssen DO und CO über entsprechende Latch-Schaltungen 77 und 76 verbunden. Hierdurch wird in jeder Addierschaltung eine Fortpflanzungsverzögerung von einer Abtastperiode bewirkt. Somit besteht eine Latenz zwischen der Zuführung einer zu akkumulierenden Abtastung und dem Auftreten des entsprechenden akkumulierten Wertes. Da gleiche Verzögerungen in jedem der Elemente 52, 53 und 54 vorhanden sind, ist der Datenausgang durch das Element 52 in geeigneter Weise zeitlich für die Akzeptanz durch das Element 53 ausgerichtet, und der Datenausgang durch das Element 53 ist in geeigneter Weise zeitlich für die Akzeptanz durch das Element 54 ausgerichtet, wobei die Reihenfolge der Ansteuerimpulse wie angegeben ist. Wegen der Latenz in der Erzeugung der akkumulierten Werte können die entsprechenden Addierschaltungen in jedem der Elemente 52 bis 54 ferner aufeinanderfolgend angesteuert werden, um bit-serielle akkumulierte Werte ohne Verlust von in dem Element erzeugten Daten zu erzeugen. Da schließlich die Addierschaltungen aufeinanderfolgend mit der Überabtastrate zurückgestellt werden, während die Daten aus den Akkumulatoren ausgelesen werden, gibt es keinen Verlust an Eingangsabtastungen, d.h. keinen Widerstreit zwischen der Akkumulationsfunktion und der Datenauslesefunktion.
• Es sei ferner bemerkt, daß es eine Verzögerung von einer Abtastung zwischen dem Eingang zum Element 52 und dem Ausgang des Elements 52, dem Eingang des Elements 53 und dem Ausgang des Elements 53 und dem Eingang des Elements 54 und dem Ausgang des Elements 54 in bezug auf das LSB der akkumulierten Werte gibt. Für eine Anpassung an diese Verzögerungen wird das Element 53 eine Abtastperiode später als das Element 52 angesteuert, und das Element 54 wird eine Abtastperiode später als das Element 53 angesteuert. Somit treten das LSB und die aufeinanderfolgenden Bits des von dem Element 52 erzeugten akkumulierten Wertes eine und zwei Taktperioden früher auf als die LSB's und aufeinanderfolgende Bits der akkumulierten Werte, die von den Elementen 53 bzw. 54 erzeugt werden. Dieser Unterschied im Zeitablauf bewirkt eine Bit-Verschiebung um eine oder zwei bedeutsame Positionen der von dem Element 53 bzw. 54 gelieferten Werte relativ zu dem von dem Element 52 gelieferten Wert. Wegen dieser Unterschiede des Zeitverlaufs entsprechen die Ausgänge an den Anschlüssen 70, 72 und 74 den Werten S1, dem Zweifachen von S2 und dem Vierfachen von S3 relativ zu den akkumulierten Werten S1, S2, S3, die durch die Schaltung in Fig. 1 erzeugt werden.
• Die Signale S1, 2.S2 und 4.S3 werden der vorbildlichen Skalierungs- und Kombinationsschaltung zugeführt, die in Fig. 4 dargestellt ist. Die Schaltung von Fig. 4 ist für ein 35:1 Unterabtastungs/Filter-System ausgelegt. Die Wichtungsfaktoren n(n-1)/2, n(n+1)/2 und n stimmen genau für n = 35.
• Die Schaltungselemente in Fig. 4 arbeiten in einer getakteten Weise synchron mit dem Überabtast-Takt Fs. Die Addier- und Subtrahierschaltungen 108, 114, 116, 120 bis 124, 128, 132 bis 136 und 140 bis 144 sind ein-Bit-serielle Addier- und Subtrahierschaltungen, die kontinuierlich mit dem Signal Fs getaktet werden. Diese Addier- und Subtrahierschaltungen bewirken eine Verzögerung von einer Abtastung zwischen der Zuführung eines Paares von Eingangs-Bits und dem Ausgang eines Summen- oder Differenz-Bits. Die Elemente 100, 102, 104, 118, 130 und 138 sind Verzögerungselemente, die zugeführte Abtastungen um 2, 1, 1, 4, 4 und 4 Perioden des Takts Fs verzögern. Diese Verzögerungselemente werden ferner durch das Signal Fs getaktet. Die Elemente 112 und 126 sind jeweils 35-stufige serielle Schieberegister. Das Schieberegister 110 ist ein 28-stufiges serielles Schieberegister. Die Schieberegister 110, 112 und 126 werden durch ein kontinuierliches Signal CCS getaktet, das eine zyklische Periode von 1/fs hat. Die Schieberegister 126 und 112 entsprechen den Verzögerungselementen 29 bzw. 33 in Fig. 1. Das Schieberegister 110 dient zur Normierung des Ausgangssignals.
• Die entsprechenden wichtenden Schaltungen, die in Fig. 1 dargestellt sind, sind in verschmolzener Form in der Schaltung von Fig. 4 realisiert. Die Wichtung wird durch den Prozeß der Addition oder Subtraktion von entsprechend verzögerten Versionen von entsprechenden Abtastungen durchgeführt. Die Verzögerung einer bit-seriellen Abtastung durch b Bit-Perioden hat die Wirkung einer Bit-Verschiebung der Abtast-Bits zu b Bit-Positionen von höherer Bedeutsamkeit relativ zu der unverzögerten Abtastung. Relativ zu der unverzögerten Abtastung hat die verzögerte Abtastung einen Wert von dem 2b-Fachen des Wertes der unverzögerten Abtastung. Wenn somit eine Abtastung S und eine verzögerte Version dieser Abtastung (2bS) addiert oder subtrahiert werden, sind die Summen- und Differenzwerte S(1+2b) bzw. S(1-2b). Da jedoch die Addier- und Subtrahierschaltungen in Fig. 4 eine innewohnende Verzögerung von 1-Bit haben, sind die entsprechenden von diesen Elementen gelieferten Summen und Differenzen 2¹S(1+2b) und 2¹S(1-2b) oder S(2+2b+1) und S(2-2b+1) Das Verwendete Timing-Datum zur Bewirkung der relativen Wichtung der Abtastungen ist das Auftreten des LSB des Signals S1 oder das Auftreten des signals P1.
• Wenn man sich erinnert, daß die der Schaltung in Fig. 4 von der Schaltung in Fig. 2 zugeführten Signale S1, das Zweifache von S2 und das Vierfache von S3 sind, läßt sich zeigen, daß der Ausgang S144 der Subtrahierschaltung 144 und der Ausgang S124 der Addierschaltung 124 sind
• S124 = S1(2&sup5;+2&sup6;+2&sup9;+2¹¹+2¹&sup4;) - S2(2&sup5;+2&sup6;+2¹&sup0;) + S3(2&sup5;) (7)
• S144 = S1(2&sup6;+2&sup7;+2&sup9;+2¹&sup0;+2¹¹+2¹&sup4;) + S2(2&sup5;+2&sup6;+2¹&sup0;) - 2&sup6;S3. (8)
• Das Signal S144 und das durch das Schieberegister 126 um eine Unterabtastperiode verzögerte Signal S124 werden in der Addierschaltung 128 kombiniert, die das Signal S128 erzeugt, das gegeben ist durch
• 128 = 2(S144 + S124Z&supmin;¹) (9)
• Das Signal 4(S3), das um vier Bit-Perioden in den Verzögerungselementen 100, 102 und 104 verzögert wird, wird in der Addierschaltung 108 mit dem Signal S128 kombiniert, das in dem Schieberegister 112 um eine Unterabtastperiode verzögert wird, um das Signal S108 zu erzeugen, das gegeben ist durch
• S108 = 2[4S3(2&sup4;) + S128 Z&supmin;¹] (10)
• Wenn die Gleichungen 7 bis 9 in die Gleichung 10 substituiert werden, sieht man, daß das Signal S108 um einen Faktor von 2&sup7; größer ist als der gewünschte Signalwert. Das Signal S108 wird durch den Faktor 2&supmin;&sup7; skaliert, indem es dem 28-stufigen Schieberegister 110 zugeführt wird und die Ausgangssignal-Abtastungen vom Schieberegister 110 als um eine Unterabtastperiode verzögert behandelt wird. Relativ zu dem Timing-Datum, das für das LSB von entsprechenden Abtastungen gewählt wird, hat die Verzögerung von 28 Taktperioden die Wirkung, daß die Bits der Ausgangsabtastungen zu sieben bedeutsamen Bit-Positionen von geringerer Bedeutsamkeit vorrücken. Die Verschiebung der Abtast- Bits zu sieben Positionen von geringerer Bedeutsamkeit erzeugt eine Skalierung der Abtastung um 2&supmin;&sup7;.
• Bei dem beispielsweise beschriebenen System in bezug auf Fig. 2 bis 4 enthalten die Addierschaltungen, die Subtrahierschaltungen und die Verzögerungselemente 100-106, 130 und 138 alle am Ende jeder Unterabtastperiode Null-Werte. Es können jedoch auch andere Anordnungen vorgesehen werden, bei denen entsprechende Elemente Restwerte enthalten können. In diesem Fall ist es notwendig, Mittel vorzusehen, um diese Schaltungselemente unmittelbar vor dem Beginn jeder Unterabtastperiode auf Null zurückzustellen. Der Schaltungsfachmann ist ohne weiteres in der Lage, eine solche Rückstellfunktion vorzusehen.
• Bei der beispielsweisen Ausführungsform von Fig. 2 ist eine Einzel-Bit-Eingangsverbindung vorgesehen. Diese kann auf eine Multi-Bit-Parallel-Bit-Eingangsverbindung ausgedehnt werden, wobei das LSB des Eingangssignals der am weitesten links befindlichen Addierschaltung 520 zugeführt wird und Bits mit zunehmender Bedeutsamkeit in aufsteigender Ordnung der ordnungszahlen den Addierschaltungen im Element 52 zugeführt werden. Die Zahl der parallelgeschalteten Addierschaltungen in den Elementen 52, 53 und 54 wird natürlich so abgestimmt, daß eine Anpassung an die erwarteten maximalen akkumulierten Werte gegeben ist.

Claims (4)

1. Unterabtastungssystem mit einer Vielzahl von in Kaskade geschalteten Akkumulatoren, von denen der erste so ausgebildet ist, daß er dem Unterabtastungssystem ein Signal zuführt, wobei der erste Akkumulator gekennzeichnet ist durch:

einen abgetasteten Dateneingangsanschluß (50) zum Empfangen des abgetasteten Datensignals, und einen seriellen Ausgangsanschluß (70);

eine Vielzahl von Addierschaltungen, die jeweils einen Übertragseingang (CI), einen Übertragsausgang (CO), einen Addend-Eingang (A), einen Augend-Eingang (B) und Summendatenanschlüsse (DO) aufweisen, und wobei Mittel (77, 78) vorhanden sind, um wahlweise den Summendatenanschluß (DO) oder einen Bezugswert mit dem Augend-Eingangsanschluß (B) zu verbinden;

Mittel (70), um eine ganze Zahl N der Addierschaltungen parallelzuschalten, wobei die Addierschaltungen (520, 521, 522, 523, 524, 525) der Reihe nach von Eins bis N bezeichnet sind, wobei dem Übertrags-Eingangsanschluß der mit Eins bezeichneten Addierschaltung ein Bezugswert zugeführt wird und der Übertrags-Ausgangsanschluß jeder Addierschaltung mit dem übertrags-Eingangsanschluß der mit der nächst höheren Ordnungszahl bezeichneten Addierschaltung verbunden ist, wobei der Addend-Eingangsanschluß (A) wenigstens der mit Eins bezifferten Addierschaltung mit dem abgetasteten Dateneingangsanschluß (50) verbunden ist, und wobei den Addend-Eingangsanschlüssen der Addierschaltungen, die nicht mit dem abgetasteten Dateneingang verbunden sind, ein Bezugswert zugeführt wird; und

Mittel (59), um nacheinander in der Reihenfolge der Ordnungszahlen der Addierschaltungen die entsprechenden Summendatenanschlüsse mit dem seriellen Ausgangsanschluß zu verbinden.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß der Akkumulator ferner einschließt:

Mittel, um M Addierschaltungen (530, 531, 532, 533, 534, 535, 536, 537, 538, 539) parallelzuschalten, wobei M eine ganze Zahl größer als N ist, wobei die M Addierschaltungen der Reihe nach von Eins bis M bezeichnet sind, wobei der Übertrags-Eingangsverbindung der mit Eins bezeichneten Addierschaltung ein Bezugswert zugeführt wird und die Übertrags-Ausgangsverbindung jeder Addierschaltung mit der Übertrags-Eingangsverbindung der mit der nächst höheren Ordnungszahl bezeichneten Addierschaltung verbunden ist, wobei die Addend-Eingangsverbindungen der ersten N von den M parallelgeschalteten Addierschaltungen mit den Summendatenanschlüssen (DO) der N parallelgeschalteten Addierschaltungen gemäß ihrer entsprechenden ordnungszahl verbunden sind, wobei den Addend-Eingangsverbindungen der verbleibenden M parallelgeschalteten Addierschaltungen, die nicht mit den Summendaten-Ausgangsanschlüssen der N parallelgeschalteten Addierschaltungen verbunden sind, jeweils ein Bezugswert zugeführt wird;

einen weiteren seriellen Ausgangsanschluß (72); und

wobei die Mittel (59) aufeinanderfolgend in der Reihenfolge der Ordnungszahlen der Addierschaltungen die entsprechenden Summendatenanschlüsse mit dem weiteren seriellen Ausgangsanschluß verbinden.

3. System nach Anspruch 1, dadurch gekennzeichnet, daß jede Addierschaltung eine Ein-Bit-Addierschaltung ist, die Übertrags-Eingangs-, Übertrags-Ausgangs-, Addend-Eingangs-, Augend-Eingangs-, Datenausgangs-, Ansteuer(S)- und angesteuerte Datenausgangsanschlüsse (SDO) hat, daß die Addierschaltung ein Übertrags-Ausgangssignal an den Übertrags-Ausgangsanschluß und ein Summenausgangssignal an die Datenausgangsanschlüsse liefert, wobei die Übertrags-Ausgangs- und die Summenausgangssignale um eine Eingangs-Abtastperiode relativ zu Abtastungen verzögert sind, die Eingängen der vollen Addierschaltung zugeführt werden, daß die Addierschaltung ferner erste (79) und zweite (78) Gatter-Mittel mit entsprechenden Eingangs-Steuerverbindungen, die mit dem Ansteuer-Eingangsanschluß verbunden sind, und entsprechende Eingangsanschlüsse zum Empfang des verzögerten Summenausgangssignals enthält, daß die ersten Gatter-Mittel (79) das verzögerte Summenausgangssignal dem angesteuerten Datenausgangsanschluß in Abhängigkeit von einem ersten Zustand eines Ansteuersignals zuführen und eine hohe Impedanz in Abhängigkeit vorm einem zweiten Zustand des Ansteuersignals aufweisen, daß die zweiten Gatter-Mittel (78) das verzögerte Summensignal dem Augend- Eingangsanschluß in Abhängigkeit von dem zweiten Zustand des Ansteuersignals zuführen und dem Augend-Eingangsanschluß in Abhängigkeit von dem ersten Zustand des Ansteuersignals einen Null-Wert zuführen;

daß die angesteuerten Datenausgangsanschlüsse (SDO) mit einem ersten gemeinsamen Ausgangs-Bus (70) verbunden sind und

daß die Mittel (59) eine Vielzahl von Zwei-Zustands-Signalen erzeugen, die entsprechenden Ansteuer-Eingangsanschlüssen der Addierschaltungen zugeführt werden, um aufeinanderfolgend die Addierschaltungen in steigender Folge ihrer Ordnungszahlen anzusteuern.

4. System nach Anspruch 3, dadurch gekennzeichnet, daß der Akkumulator einschließt:

Mittel zum Parallelschalten von M Addierschaltungen, wobei M eine ganze Zahl größer als N ist, wobei die M Addierschaltungen der Reihe nach von eins bis M bezeichnet sind, wobei der mit Eins bezeichnete Übertrags-Eingangsanschluß der Addierschaltung mit einem logischen Null-Wert gespeist wird und der Übertrags- Ausgangsanschluß jeder Addierschaltung mit dem Übertrags-Eingangsanschluß der Addierschaltung mit der nächst höheren ordnungszahl verbunden ist, wobei die angesteuerten Datenausgangsanschlüsse mit einem zweiten gemeinsamen Ausgangs-Bus verbunden sind, wobei die Addend-Eingangsanschlüsse der ersten N von den M parallelgeschalteten Addierschaltungen mit den Datenausgangsanschlüssen der N parallelgeschalteten Addierschaltungen gemäß ihren entsprechenden Ordnungszahlen verbunden sind, wobei die Addend-Eingangsanschlüsse der verbleibenden M parallelgeschalteten Addierschaltungen, die nicht mit den Datenausgangsanschlüssen der N parallelgeschalteten Addierschaltungen verbunden sind, jeweils mit einem logischen Null-Wert gespeist werden, und

Mittel (P2, P3, P4, PS, P6, P7, P8, P9, P10, P11) zur Verbindung der Abtastanschlüsse (S) der M parallelgeschalteten Addierschaltungen mit den Mitteln (59) zur Erzeugung einer Vielzahl von Zwei-Zustandssignalen derart, daß die M parallelgeschalteten Addierschaltungen in aufsteigender Folge ihrer Ordnungszahlen angesteuert werden.