DE3789819T2

DE3789819T2 - Verarbeitungsschaltung für serielle Digitalsignale.

Info

Publication number: DE3789819T2
Application number: DE3789819T
Authority: DE
Inventors: Charles Benjamin Dieterich; Dennis Roy Mcclary
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1986-03-21
Filing date: 1987-03-17
Publication date: 1994-11-24
Anticipated expiration: 2007-03-18
Also published as: DK144187A; FI89847B; JPS62235680A; EP0238300A3; AU7007387A; EP0238300B1; FI871113A; JPH0612547B2; FI871113A0; FI89847C; KR950012379B1; KR870009595A; AU596647B2; ES2053531T3; DK144187D0; CA1267731A; DE3789819D1; EP0238300A2; ATE105950T1; US4774686A

Description

Die Erfindung betrifft Schaltungsanordnungen zum Verarbeiten digitaler Signale, die als serielle Mehrbit-Wörter oder Abtastwerte auftreten.
Jüngste Fortschritte in der integrierten Schaltungstechnik haben einen Trend hin zu der Konvertierung vieler analoger Signalverarbeitungssysteme in digitale Signalverarbeitungs-Systeme gefördert. Die treibende Kraft für diesen Trend sind größere System-Zuverlässigkeit, weniger Systemteile sowie die Möglichkeiten für eine vereinfachte automatische Montage und parametrische Einstellungen. Einzelne Beispiele sind digitale Fernsehempfänger und Audio Compact Disc- Abspielgeräte.
Im allgemeinen gibt es zwei Arten digitaler Verarbeitungssysteme: bitserielle und bitparallele. Die bitparallelen Systeme sind zum Verarbeiten von Signalen größerer Bandbreite geeignet, erfordern jedoch einen größeren Hardwareaufwand, während bitserielle Systeme (zumindest für preiswerte Verbraucheranwendungen) im allgemeinen einfacher, jedoch hinsichtlich ihrer Signal-Bandbreiten begrenzt sind. Für den gegenwärtigen Stand der Technik der digitalen Signalverarbeitung erfordert die Bandbreite von Videosignalen, daß digitale Videosysteme in bitparalleler Technologie verwirklicht werden. Die Bandbreite von Audiosignalen beispielsweise ist jedoch genügend schmal, um die bitserielle digitale Verarbeitung zu ermöglichen.
Serielle Digitalsignale sind Mehrbit-Binär-Abtastwerte (Samples) mit jeweiligen Bits eines gegebenen, zeitlich aufeinanderfolgend auftretenden Abtastwertes, bei denen gewöhnlich das niedrigstwertige Bit (LSB) zuerst und das höchstwertige Bit (MSB) oder Vorzeichenbit zuletzt auftritt. Ein Abtastwert ist eine Binärzahl, die eine Signalamplitude darstellt. In einem digitalen bitseriellen Verarbeitungssystem werden die Abtastwerte normalerweise arithmetisch verarbeitet. Eine Signalverstärkung oder -dämpfung entspricht einer Abtastwert-Multiplikation bzw. -division. Multiplikation mit Zweierpotenzen vergrößert die Anzahl der Bits in dem entsprechenden Abtastwert um ein Bit für jede Zweierpotenz, und die Division verringert im wesentlichen die Anzahl von Bits in dem Abtastwert. Das Produkt zweier N-Bit Abtastwerte ist ein 2N-Bit-Abtastwert. Die Summe oder Differenz zweier N-Bit Abtastwerte ist ein (N+1)-Bit Abtastwert.
Typischerweise werden Abtastwerte in einem bitseriellen digitalen Verarbeitungssystem nacheinander verschiedenen der vorstehend genannten mathematischen Funktionen unterworfen. Demzufolge vergrößert und/oder verringert sich die Anzahl der Bits der verarbeiteten Abtastwerte. Da die Bits des Abtastwertes aufeinanderfolgend auftreten, ist ohne weiteres erkennbar, daß die Änderung der Abtastwert-Bitbreite für den Systemkonstrukteur beträchtliche Schwierigkeiten hinsichtlich des Zeitablaufs hervorruft. Beispielsweise erfordert die Addition eine bestimmte Anzahl von Taktimpulsen pro Abtastvorgang, und die Multiplikation eine unterschiedliche Anzahl von Taktimpulsen pro Abtastvorgang.
Unter Berücksichtigung der vorstehenden Ausführungen wird mit der vorliegenden Erfindung eine Einrichtung geschaffen zum Verarbeiten bitserieller Zweierkomplement-Digitalsignale, deren Länge sich ändern kann und die in gleich beabstandeten Intervallen auftreten, wobei alle Bits eines Abtastwertes in weniger als einem Abtastintervall liegen, enthaltend: eine Seriell-Arithmetik- Verarbeitungseinheit mit einem Eingangs- und einem Ausgangsanschluß; ein Seriell-Schieberegister mit einem Eingangs-, einem Ausgangs- und einem Takteingangs-Anschluß; gekennzeichnet durch ein Vorzeichen- Erweiterungsregister mit einem Eingang, einem Ausgang, einem Takteingang und einem Vorzeichenerweiterungs-Signal-Eingangsanschluß, das so aufgebaut ist, daß das Vorzeichenbit eines Abtastwertes für den Rest des Abtast-Intervalls ansprechend auf ein Vorzeichen-Erweiterungssignal wiederholt wird; ein Mittel zum seriellen Koppeln des Seriell-Schieberegisters, der Arithmetik- Verarbeitungseinheit und des Vorzeichen-Erweiterungsregisters, wobei zwischen den Registern die Arithmetik-Verarbeitungseinheit angeordnet ist; ein Mittel zum Erzeugen eines ersten Taktsignals mit einer ersten vorbestimmten Zahl von Impulsen pro Abtast-Intervall, eines zweiten Taktsignals mit einer zweiten vorbestimmten Anzahl von Impulsen pro Abtast-Intervall und ein Vorzeichen- Erweiterungssignal, das beim Auftreten eines vorbestimmten Vorzeichenbits der Seriellbit-Digital-Abtastwerte auftritt; ein Mittel zum Koppeln des ersten und des zweiten Taktsignals an die Takt-Eingangsanschlüsse des Seriell-Schieberegisters bzw. Vorzeichenerweiterungs-Registers, und ein Mittel zum Koppeln des Vorzeichenerweiterungs-Signals an den Vorzeichenerweiterungs- Eingangsanschluß, wobei beim Betrieb, wenn ein Abtastwert aus dem Seriell- Schieberegister herausgetaktet wird, das Vorzeichenerweiterungs-Register so eingerichtet ist, daß der Abtastwert an die Seriell-Arithmetik-Verarbeitungseinheit übermittelt wird und das Vorzeichenbit des Abtastwertes für die verbleibenden Impulse des Abtastintervalls erweitert wird.
Ein Aspekt der Erfindung betrifft ein vollbild-orientiertes (frame-oriented) bitserielles digitales Signalverarbeitungs-System, bei dem ein Frame die Zeitspanne zwischen zwei aufeinanderfolgenden N-Bit Seriell-Abtastwerten definiert. Funktionelle Elemente innerhalb des Systems beinhalten ein serielles Register zum Aufnehmen und Ausgeben der aufeinanderfolgenden Bits jedes daran angelegten Abtastwertes in der Reihenfolge LSB zuerst und MSB zuletzt. Ein Latch ist seriell an den Ausgang des seriellen Registers gekoppelt. Die seriellen Bits durchlaufen das Latch sequentiell so, daß jeder Abtastwert in geeigneter Weise ausgerichtet wird. Das Vorzeichenbit wird beim Eintreten in das Latch in dem Latch gehalten, um den Zustand des Vorzeichenbits für den Rest des jeweiligen Frame-Intervalls zu wiederholen. Die Register- und Vorzeichenbit- Erweiterungseinrichtung bildet ein Mittel zum Absorbieren (Ausgleichen) sich ändernder Abtastwert-Bitbreiten in einer Verarbeitungskette mit standardisierten Takt- und Steuersignalen.
Eine Ausführungsform der vorliegenden Erfindung in Gestalt eines nicht beschränkenden Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen darstellt:
Fig. 1 ein Blockdiagramm eines bitseriellen digitalen Verarbeitungselements, das erfindungsgemäße Vorzeichen-Erweiterungsregister beinhaltet.
Fig. 2 ein Takt-Zeitverlaufs-Diagramm, welches das System-Zeitverhalten für einen erfindungsgemäßen seriellen Prozessor veranschaulicht.
Fig. 3-8 Blockschaltbilder erfindungsgemäßer serieller Arithmetik- Verarbeitungselemente.
Fig. 9A ein teilweise schematisches, teilweise in Blockform ausgeführte Darstellung eines bitseriellen Digital-Hüllkurvendetektors, der die Schaltungsanordnung gemäß den Fig. 1 und 3-8 verwendet; wobei Fig. 9B ein analoges Äquivalent der Einrichtung gemäß Fig. 9A ist.
Die Einrichtung gemäß Fig. 1 veranschaulicht die grundlegende Form eines erfindungsgemäßen Ausführungsbeispiels, welches unter Zuhilfenahme der in Fig. 2 veranschaulichten Takt-Signalformen beschrieben wird. In Fig. 1 werden zu verarbeitende serielle Digital-Abtast-werte an einen Anschluß 10 angelegt. Diese Abtastwerte treten mit einer durch die Signalform ST in Fig. 2 festgelegten Abtastrate auf, wobei die Abtast-Bitrate durch die Signalform TAKT festgelegt ist. Die Anzahl der Bits pro Abtastwert kann N betragen, jedoch kann im allgemeinen die Auflösung des Abtastwertes geringer als N Bits sein. Obwohl also jeder Abtastwert N Bits enthalten kann, kann der maximal mögliche Wert (Betrag) des Signal-Abtastwertes durch (N-V) Bits dargestellt sein. N und V sind beide ganzzahlig, der Wert von V kann sich jedoch innerhalb eines Systems ändern, da sich die maximal möglichen Werte der verarbeiteten Abtastwerte vergrößern oder verkleinern können und sich deshalb die Anzahl der zur Darstellung (Definition) des Abtastwertes erforderlichen Bits vergrößern oder verkleinern wird. Ist beispielsweise die Anzahl N der Bits eines Abtastwertes 20, der maximal mögliche Abtastwert jedoch, der mit 8 Bits dargestellt werden kann, 255, so ergibt sich V zu 12. Wird dieser Abtastwert verdoppelt, so beträgt der verdoppelte Abtastwert 510, was 9 Bits erfordert. In diesem Fall kann der Wert von V nicht größer als 11 sein.
Die N-V Informationsbits jedes seriellen Abtastwertes treten in einer Folge vom niedrigstwertigen Bit (LSB) zum höchstwertigen Bit (MSB) auf. Die zusätzlichen V Bits werden an das MSB Ende eines jeden Abtastwertes angefügt, um eine sich ändernde Bitbreite verarbeiteter Abtastwerte zu absorbieren bzw. auszugleichen. Die Abtastwerte werden im Zweierkomplement-Format mit dem (N-V)ten Bit als Vorzeichenbit vorliegend vorausgesetzt. Um auf effiziente Weise Zweierkomplement-Abtastwerte zu verarbeiten, liegt das Vorzeichenbit wie üblich an der MSB-Stelle eines jeweiligen Abtastwertes. Dieser Zustand wird durch Wiederholen des (N-V)ten Vorzeichenbits in den V nachfolgenden Bitstellen erreicht. Im Zweierkomplement-Format besitzt ein N-Bit Abtastwert mit V zusätzlichen, das (N-V)te Vorzeichenbit eines Abtastwertes mit (N-V) Bit Auflösung wiederholenden MSBs, denselben numerischen Wert wie ein (N-V)-Bit Abtastwert.
Unter erneuter Bezugnahme auf Fig. 1 wird angenommen, daß ein (N-V)-Bit Zweierkomplement-Abtastwert dem Anschluß 10 zugeführt wird. Dieser Abtastwert wird synchron in ein N-stufiges Seriell-Schieberegister 14 unter der Steuerung des Taktsignals TAKT N mit N Taktimpulsen hineingetaktet. Der erste Taktimpuls wird synchronisiert, daß er in (zeitlicher) Übereinstimmung mit dem ersten oder niedrigstwertigen Abtastwert-Bit auftritt. Die Abtastwert-Bits werden in die N-V niedrigstwertigen Bitstellen des Registers 14 hineingetaktet, das heißt in die Registerstufen, die dem Ausgangsanschluß des Registers am nächsten liegen. Die in die V höherwertigeren Stellen des Registers (die dem Eingangsanschluß nächstliegenden Registerstufen) geladene Information kann aus Einsen oder Nullen bestehen, ihre Werte sind unerheblich. Am Ende des N-ten Takt-Impulses von TAKT N wird TAKT N angehalten und der Abtastwert in dem Register bis zur nächsten Abtastperiode gespeichert. In diesem Beispiel wurde bis jetzt das Vorzeichenbit nicht in die V MSBs des Registers (oder des Abtastwertes) wiederholt.
Zunächst bleibt ein Element 16 unbeachtet und es wird angenommen, daß während der nächsten Abtastperiode TAKT N erneut für N Abtastperioden aktiviert und der in Register 14 enthaltene Abtastwert in einer Bitfolge zu der Seriell-Arithmetik-Verarbeitungseinheit SAPU 18 gekoppelt wird. Ferner wird angenommen, daß die SAPU 18 derart aufgebaut ist, daß eine durch mehr als N-V Bits dargestellte Konstante zu dem aktuellen Abtastwert addiert wird. Falls das Vorzeichenbit des gegenwärtigen Abtastwertes nicht wiederholt wird, kann ein Fehler entstehen. Beispielsweise sei angenommen, daß eine Zweierkomplement- Darstellung des Wertes acht (01000) zu dem gegenwärtigen Abtastwert addiert werden soll. Ferner sei angenommen daß N gleich fünf ist, daß (N-V) gleich vier ist, daß der gegenwärtige Abtastwert -1 ist und daß die V MSBs des gegenwärtigen Abtastwertes Null sind. Wie festgelegt, wird der gegenwärtige Abtastwert durch (01111) dargestellt. Das Ergebnis der Addition von (01000) zu (01111) ergibt das fehlerhafte Ergebnis (10111) oder -9 im Zweierkomplement. Alternativ, falls das Vorzeichenbit des gegenwärtigen Abtastwertes (das zweite Bit von links im Wert 01111) im MSB wiederholt wird, wird der gegenwärtige Abtastwert zu (11111). Wird dieser Wert zu (01000) addiert, so ergibt sich das richtige Ergebnis (00111).
Die Vorzeichenbit-Wiederholung wird erreicht durch serielles Verbinden eines Vorzeichenerweiterungs-Latches 16 mit dem Ausgangsanschluß des Registers 14. Das Latch 16 wird durch ein Steuersignal XND konditioniert, daß die ersten, durch das Register 14 abgegebenen N-V-1 Abtastwert-Bits durchgereicht werden, und daß das (N-V)te Abtastwert-Bit (das Vorzeichenbit) für den Rest der Abtastperiode gesichert und gehalten wird. Das Latch 16 kann ein "Bistabiles Latch" vom mit SN74LS75 bezeichneten Typ sein, wie er von Texas Instruments Inc., Dallas, Texas, erhältlich ist. Der Zeitverlauf des an das Latch 16 angelegten Steuersignals XND relativ zu den durch TAKT N bereitgestellten Taktimpulsen ist in Fig. 2 veranschaulicht.
In diesem Beispiel ist leicht ersichtlich, daß die in den V MSB-Stellen eines Registers 12 gespeicherten Werte unwesentlich sind, da das Latch 16 das (N-V)te Abtastwert-Bit für den Rest der Abtastperiode speichert. Bemerkt sei jedoch, daß der Beginn des Steuersignals bis zum (N-1)ten Taktimpuls von TAKT N verzögert werden kann, falls das Vorzeichenbit des (N-V)-Bit Abtastwertes in Register 14 in die V MSB-Stellen (wiederholt) kopiert wurde. In diesem Fall kann die die Auflösung des Abtastwertes festlegende Anzahl von Bits sich zu größeren oder kleineren Zahlen ändern, die Vorder-Flanke des Steuerimpulses XND kann jedoch gleichbleibend beim Taktimpuls (N-1) gehalten werden.
Nominell wird der in positiver Richtung verlaufende Übergang des Signals XND unmittelbar nach dem Taktimpuls auftretend erzeugt, der der höchstwertigen Bitstelle des Abtastwertes mit der kleinsten Anzahl von Wertebits in einem gegebenen System entspricht. Um - mit einer größeren Anzahl von Bits festgelegte, durch ähnliche Schaltungen im System verarbeitete - Abtastwerte anzupassen, wird der in positiver Richtung verlaufende Übergang des Signals XND um die geeignete Anzahl von Taktperioden durch beispielsweise Flipflop- Stufen verzögert.
Die Kombination aus Register 14 und Latch 16 wird nachstehend als Vorzeichenerweiterungs-Schieberegister SXSR bezeichnet.
Der Ausgang der SAPU 18 ist an ein weiteres SXSR 20 gekoppelt. Die SAPU 18 enthält im allgemeinen keine Abtastwert-Speicherung, so daß das SXSR 20 dazu vorgesehen ist, die Abtastwert-Bits bei ihrer Verarbeitung aufzunehmen und die verarbeiteten Bits bis zur nächsten Abtastperiode zu speichern. Falls die SAPU 18 Abtastwerte verzögerungsfrei verarbeitet, das heißt, die Verarbeitung eines jeweiligen Bits wird innerhalb seiner entsprechenden Taktperiode beendet, so wird das SXSR 20 durch TAKT N getaktet. Alternativ, falls die verarbeiteten Bits Bitzeit-Verzögerungen bei der Verarbeitung in der SAPU 18 nach sich ziehen, muß das SXSR 20 mit mehr als N Impulsen getaktet werden, um die Abtastwert- Bits im Register für die nächste Abtastperiode richtig rechts auszurichten.
Es sei angenommen, daß die Abtastwert-Bits bei der Verarbeitung in der SAPU 18 eine Verzögerung von M Taktimpuls-Perioden erfahren. Damit das LSB des verarbeiteten Abtastwertes beim Beenden der Verarbeitung des jeweiligen Abtastwertes in die LSB-Stelle des N-stufigen SXSR 20 eingetragen werden kann, muß das SXSR 20 mit N+M Taktimpulsen getaktet werden. In Fig. 1 und 2 stellt TAKT P die geeignete Anzahl von Pulsen bereit.
Im allgemeinen stellt TAKT P eine Anzahl von Impulsen pro Abtastperiode zur Verfügung, um die spezielle SAPU im System, die die größte Verarbeitungs- Verzögerung besitzt, anzupassen. Zusätzliche Registerstufen sind zwischen andere SAPUs (mit kleineren Verarbeitungs-Verzögerungen) und deren entsprechende SXSRs gekoppelt, so daß ein gemeinsames Taktsignal TAKT P für zumindest eine Mehrheit von Verarbeitungs-Verzögerungen aufweisenden Verarbeitungsschaltungen verwendet werden kann. Die Anzahl zusätzlicher Registerstufen wird derart ausgewählt, daß die Verarbeitungs-Verzögerung (in Taktimpuls-Perioden) erhöht um die zusätzlichen Stufen und um N gleich der Zahl P ist.
Die Einrichtung gemäß Fig. 1 beinhaltet ein SXSR am Eingang und am Ausgang des Verarbeitungs-Elementes 18. Im allgemeinen wird das SXSR 12 einer vorhergehenden Verarbeitungsstufe zugeordnet und es ist nicht zwangsläufig der Fall, daß ein erfindungsgemäßes Arithmetik-Verarbeitungselement sowohl ein Eingangs-SXSR als auch ein Ausgangs-SXSR erfordert. Tatsächlich können bestimmte Verarbeitungsfunktionen seriell ohne zwischengeschaltete SXSRs miteinander verkettet werden.
Die Systemtakte und/oder Steuersignale werden in einer Steuereinheit 22 erzeugt. Die Steuereinheit 22 kann einen Oszillator beinhalten, von dem der Haupttakt TAKT abgeleitet wird. TAKT N, TAKT P, das Abtastsignal ST und das Vorzeichenerweiterungs-Steuersignal XND können sämtlich von dem Haupttaktsignal mittels konventioneller Zähl- und Gatterschaltungen abgeleitet werden. Dem Fachmann der digitalen Signalverarbeitung wird es leicht möglich sein, mit Kenntnis der in Fig. 2 veranschaulichten Zusammenhänge, derartige Signale zu erzeugen.
Fig. 3 veranschaulicht eine Schaltungsanordnung zur Multiplikation eines seriellen Abtastwertes mit einem konstanten Wert, der gleich 2-(P-N) ist. Das Verschieben aller Bits eines Abtastwertes um eine Bitstelle in Richtung niedrigerer Wertigkeit bewirkt eine Multiplikation des Abtastwertes mit dem Faktor 1/2. Das Verschieben aller Bits eines Abtastwertes um N-Bitstellen in Richtung niedrigerer Wertigkeit bewirkt eine Maßstabsänderung (Skalierung) oder Multiplikation mit 2-N, und das Verschieben der Bits um (P-N) Bitstellen in Richtung niedrigerer Wertigkeit bewirkt eine Multiplikation mit 2-(P-N) Es sei angenommen, daß zu Beginn einer Abtastperiode das Register 12 einen N-Bit Abtastwert enthält. Ebenfalls sei angenommen, daß die SXSR-Register 12 und 25 die gleiche Anzahl von Stufen besitzen. Das SXSR 12 wird durch TAKT N und das SXSR 25 wird durch TAKT P getaktet, wobei gilt: P> N. Nach N Taktimpulsen ist der Abtastwert in dem SXSR 12 in das SXSR 25 übertragen. TAKT P läuft jedoch weiter und taktet hierbei den Abtastwert weiter durch das SXSR 25. P-N Abtastwert-Bits gehen am rechten Ende des SXSR 25 verloren. Bei Ende der Impulsfolge (Burst) der TAKT P Impulse belegen die 2N-P höherwertigeren Bits des ursprünglichen N-Bit Abtastwertes die 2N-P LSB-Stellen des Registers 25. Die P-N MSB-Stellen des Registers 25 halten das wiederholte Vorzeichenbit des Abtastwertes aus Register 12. Der Wert des Abtastwertes in Register 25 ist aufgrund der Änderung der Bit-Wertigkeit der 2-(P-N)-fache Wert des ursprünglichen N-Bit Abtastwertes. Bemerkt sei, daß das Vorzeichenerweiterungs-Latch des Registers 25 nach N-1 Taktimpulsen aktiviert wird, um das Vorzeichenbit des gespeicherten Abtastwertes zu wiederholen. Das Wiederholen des Vorzeichenbits in Register 25 geschieht während der Zeit, während der die P-N Bits des Registers 12 aus ihm herausgetaktet werden, um die Multiplikation durchzuführen. Für praktische Anwendungen dieser Schaltung muß die Anzahl der Taktimpulse von TAKT P minus der Anzahl der Taktimpulse von TAKT N kleiner sein als die Anzahl der Bits, die die Auflösung der ursprünglichen Abtastwerte festlegen, oder die verschobenen Abtastwerte werden andernfalls zu Null.
Fig. 4 zeigt ein Ausführungsbeispiel einer Stufe zum Verzögern eines Abtastwertes um eine Abtastperiode. Die Schaltung besteht aus der Kaskadierung eines SXSR 12, eines (P-N)-stufigen Schieberegisters 26 und einem SXSR 27. Der Wert (P-N) ist gleich der Differenz der Anzahl der Impulse von TAKT P und TAKT N. Die Anzahl der Stufen in jedem der Register 12 und 27 werden zu N angenommen. Die Anzahl der Stufen in den kombinierten Registern 26 und 27 ist gleich (P-N)+N oder P Stufen. Folglich sind P Taktimpulse erforderlich, um das LSB aus dem SXSR 12 in die LSB-Stelle des SXSR 27 einzutakten. Das ist genau die Anzahl der Taktimpulse, die in einem Burst von TAKT P Impulsen in jeder Abtastperiode auftreten. Somit schaffen die Register 26 und 27 eine Verzögerung von einer Abtastperiode, falls sie durch TAKT P getaktet werden. Für den Fachmann auf dem Gebiet der seriellen Digitalverarbeitung ist ohne weiteres ersichtlich, daß das Register 26 fortlaufend durch den Haupttakt TAKT getaktet werden kann. Ebenso ist ersichtlich, daß ein N-stufiges SXSR, das ersatzweise für die Register 26 und 27 vorgesehen und durch TAKT N getaktet wird, eine Verzögerung der Länge einer Abtastperiode für einen serielle Abtastwert bewirken wird.
Im folgenden sei angenommen, daß die Register 26 und 27 durch TAKT N getaktet werden. In diesem Fall wird das LSB des Abtastwertes aus SXSR 12 am Ende der TAKT N Impulsfolge in der (P-N)ten LSB-Stelle des Registers 27 sein. Im wesentlichen wurden alle Bits des Abtastwertes auf (P-N) höherwertigere Bitstellen verschoben. Diese Verschiebung in der Bitstellen-Wertigkeit entspricht einer Multiplikation des Abtastwertes mit 2(P-N). Folglich kann eine Multiplikation mit Vielfachen von 2 durch Einbringen von Registerstufen in den Signal- Verarbeitungsweg und eine Division durch Vielfache von 2 durch Hinzufügen von Taktimpulsen zu beispielsweise dem Taktsignal eines Registers durchgeführt werden.
Fig. 5 veranschaulicht eine Schaltungsanordnung zum Summieren zweier serieller Abtastwerte. Die zu summierenden Signale (SA und SB) sind als durch Register SXSR 30 bzw. 32 bereitgestellt dargestellt. Die Abtastwerte SA aus SXSR 30 und die Abtastwerte SB aus SXSR 32 sind an die Augend/Addend- Eingangsanschlüsse A und B eines Volladdierers 36 gekoppelt. Der Addierer 36 kann vom mit SN74H183 bezeichneten und durch Texas Instruments Inc., Dallas, Texas verkauften Typ sein. Die durch den Addierer 36 bereitgestellten Summen- Ausgangsbits werden an ein "D"-Flipflop 38 gekoppelt. Das Flipflop 38 ist seriell in den Summensignalpfad eingebracht, um für den Addierer 36 zur Durchführung jeder Bitsumme eine volle Bitzeit zu gewährleisten, womit an nachfolgende Schaltungselemente stabile Summenbits abgegeben werden.
Das Übertrags-Ausgangsbit des Addierers 36 wird in einem "D"-Flipflop 34 um eine Taktperiode verzögert und an einen Übertrags-Eingangsanschluß CI des Addierers 36 gekoppelt. Das Flipflop 34 stellt den Übertrag aus der Summe eines jeden Paars von Addend/Augend-Abtastwertbits zur Addition zu der Summe des nächst höherwertigen Paares von Addend/Augend-Abtastwertbits zur Verfügung. Das Flipflop 34 wird nominell zu Beginn jeder Abtastperiode durch das Signal ST auf Null zurückgesetzt.
Das am Flipflop 38 verfügbare Summenausgangs-Signal wird um eine Taktperiode relativ zu den Eingangs-Abtastwerten verzögert. Falls der Ausgang des Flipflops 38 an das durch TAKT N getaktete, Standard-N-stufige SXSR- Register gekoppelt wird, werden die Abtastwerte aufgrund der zusätzlichen Ein- Bit-Verzögerung mit dem Faktor 2 multipliziert. Um die Abtastwert-Summe für die Dauer der Abtastperiode zu speichern und um die Summen zu normieren, wird der Ausgang des Flipflops 38 an die Stufenschaltung aus (P-N-1)-stufigem Register 40 und N-stufigem Register 42 gekoppelt. Das Flipflop 38 und das Register 40 bilden zusammen ein Register, welches, wenn es mit dem SXSR 42 gekoppelt wird, ähnlich den Registern 26 und 27 gemäß Fig. 4 arbeitet. Das Takten des Flipflops 38 und des Registers 40 mit dem Signal TAKT und das Takten von SXSR 42 mit TAKT P ergibt, daß jede Abtastwert-Summe in geeigneter Weise am Ende jeder Abtastperiode im Register 42 ausgerichtet ist.
Fig. 6 veranschaulicht eine Zweierkomplement-Schaltung. Die Bildung des Zweierkomplements wird durch Invertieren (Komplementieren) der Abtastwert-Bits und durch Addieren einer Einheit, das heißt, durch Erhöhen des Wertes des komplementierten Abtastwertes um den Wert der niedrigstwertigen Biteinheit, durchgeführt. Gemäß Fig. 6 werden die Abtastwert-Bits in einem Inverter 45 invertiert und an einen Standard-Halbaddierer 46 gekoppelt, wie auf der Seite 135 in "Design of Digital Computers" von Hans W. Gschwind (Springer Verlag, New York, 1967) dargestellt ist. Der Ausgang des Halbaddierers 46 ist an das "D-Typ"- Flipflop 38 und die Stufenschaltung aus Register 40 und SXSR 42 gekoppelt, die in vergleichbarer Art und Weise wie die ähnliche Kombination aus Fig. 5 arbeiten.
Der Ausgangs-Übertrag Co des Halbaddierers 46 wird in einem "D-Typ"- Flipflop 47 um eine Taktperiode verzögert und an einen der Addend/Augend- Eingangsanschlüsse (A) des Halbaddierers zurückgeführt. Das Flipflop 47 wird zu Beginn jeder Abtastperiode durch das Signal ST auf den Wert Eins gesetzt. Dies gewährleistet, daß eine Eins zu dem LSB des komplementierten Abtastwertes addiert wird, um das Zweierkomplement zu bilden.
Die Arbeitsprinzipien der Schaltungsanordnung gemäß Fig. 6 sind auf die Schaltungsanordnung gemäß Fig. 5 zur Bildung einer Subtrahierer-Schaltung anwendbar. Dies wird erreicht durch Einfügen eines Inverters 33 in Reihenschaltung in einen der Addend/Augend-Eingangspfade und durch Setzen des Flipflops 34 zu Beginn der Abtastperiode (statt dem Zurücksetzen des Flipflops für die Addiervorgänge).
Fig. 7 veranschaulicht eine Absolutwert-Schaltung, die Vorzeichenerweiterungs- Register verwendet. Der Absolutwert wird durch Bilden des Zweierkomplements aller Abtastwerte und durch Anlegen der Abtastwerte und ihrer jeweiligen Komplemente an einen 2 : 1-Multiplexer gebildet. Das Vorzeichenbit des verarbeiteten Abtastwertes stellt den Multiplexer derart ein, daß der Abtastwert durchgereicht wird, sofern es positiv ist, und daß das Zweierkomplement des Abtastwertes durchgereicht wird, falls es negativ ist. Gemäß Fig. 7 wird die Zweierkomplement-Schaltung mit Block 52 bezeichnet und beinhaltet eine Kombination von Elementen wie beispielsweise die Elemente 45, 46, 47 und 38 aus Fig. 6. Der Ausgang des Zweierkomplement-Blocks 52 ist an einen Daten- Eingangsanschluß des Multiplexers 54 gekoppelt. Die Abtastwerte, die durch das Flipflop 53 zur Kompensation der in der Zweierkomplement-Schaltung 52 inhärenten Verzögerung verzögert werden, werden einem zweiten Daten- Eingangsanschluß des Multiplexers 54 zugeführt. Der Ausgang des Multiplexers 54 ist an Register 55 und 56, die durch TAKT P getaktet sind, gekoppelt. Da der Multiplexer durch das Vorzeichenbit des jeweiligen Abtastwertes gesteuert wird, und da das Vorzeichenbit nach den den Abtastwert darstellenden Bits auftritt, müssen Vorkehrungen getroffen werden, um das Vorzeichenbit zu Beginn sowie während der Abtastperiode verfügbar zu machen. Gemäß der Anordnung nach Fig. 7 wird dies durch Anzapfen des SXSR 50 an einer Vorzeichenstelle Qs und durch Speichern deren Wertes in einem "D-Typ"- Flipflop 51 unter der Steuerung des Signals ST erreicht. Das Vorzeichenbit für einen speziellen Abtastwert wird vom Flipflop 51 für die gesamte Abtastperiode an den Steuereingang des Multiplexers 54 angelegt.
Fig. 8 veranschaulicht einen Vergleicher/Maximalwert-Schaltkreis, der den größeren zweier Abtastwerte SA oder SB ausgibt. Die beiden Abtastwerte SA und SB werden seriell Bit für Bit in N-stufige Register 66 bzw. 67 geladen, in denen sie gespeichert werden, bis der Vergleich aller Abtastwert-Bits durch einen Vergleicher 61 abgeschlossen ist. Die Ausgänge der Register 66 und 67 sind an jeweilige Daten-Eingangsanschlüsse eines Multiplexers 68, der durch das Ausgangssignal des Vergleichers 61 konditioniert wird, den größeren der beiden Abtastwerte durchzulassen, gekoppelt. Ein einzelnes Vorzeichenerweiterungs- Latch 69 ist anstelle der Anordnung eines Vorzeichenerweiterungs-Latches zu jedem der Register 66 und 67 in Reihenschaltung an den Ausgang des Multiplexers 68 gekoppelt.
Der Vergleicher 61 arbeitet wie nachstehend beschrieben. Der Abtastwert SA wird seriell dem nicht invertierenden Eingang eines UND-Gatters 60 und dem invertierenden Eingang eines UND-Gatters 62 zugeführt. Der Abtastwert SB wird seriell an den invertierenden Eingang des UND-Gatters 60 und an den nicht invertierenden Eingang des UND-Gatters 62 gekoppelt. Die Ausgangsanschlüsse der UND-Gatter 60 und 62 sind jeweils mit den J- und K-Eingangsanschlüssen eines JK-Flipflops 63 verbunden. Die UND-Gatter 60 und 62 zeigen beide die Ausgangszustände logisch Null, falls zeitgleiche Bits von SA und SB denselben Zustand zeigen. Das UND-Gatter 60 zeigt den Ausgangszustand logisch Eins nur dann, wenn ein Bit des Abtastwertes SA größer ist als das entsprechende Bit des Abtastwertes SB. Das UND-Gatter 62 zeigt einen Ausgangszustand logisch Eins nur dann, wenn ein Bit des Abtastwertes SB größer ist als das entsprechende Bit des Abtastwertes SA. Zu Beginn einer Abtastperiode wird das JK-Flipflop 63 zurückgesetzt, so daß sein Ausgang Q den Zustand logisch Null zeigt. Wenn die J- und K-Eingänge jeweils 1 und 0 sind, so erzeugt das JK-Flipflop 63 einen Ausgangszustand von logisch 1. Demgegenüber erzeugt es einen Ausgangszustand logisch 0, wenn die J- und K-Eingänge 0 bzw. 1 sind. Da die Abtastwerte SA und SB seriell den UND-Gattern 60 und 62 zugeführt werden und entsprechende Bits gleiche Werte besitzen, zeigen beide UND-Gatter 60 und 62 Ausgangszustände logisch 0 und das JK-Flipflop 63 behält den Ausgangszustand, der durch die vorhergehenden (SA, SB) Bits festgelegt ist, bei. Somit gibt das JK-Flipflop 63 eine logisch 0 aus, bis das UND-Gatter 60 eine logische 1 zeigt. Dies geschieht für das erste Auftreten von SA- und SB-Bits mit Eins bzw. Null, wobei zu diesem Zeitpunkt der Ausgang des JK-Flipflops auf logisch 1 gesetzt wird, wodurch gekennzeichnet wird, daß der Abtastwert SA zumindest für die Anzahl der geprüften Bits größer als Abtastwert SB ist. Das Flipflop behält diesen Zustand bei, bis ein Auftreten entsprechender Bits von SA und SB mit 0- bzw. 1-Zuständen kennzeichnet, daß der Abtastwert SB größer ist als der Abtastwert SA. Der Abtastwert mit der höchstwertigen logischen Eins sämtlicher entsprechender ungleicher Paare von Abtastwert-Bits bestimmt den Ausgangszustand des Flipflops 63, nachdem alle Wertebits der beiden Abtastwerte dem Vergleicher seriell zugeführt sind.
Vorkehrungen müssen getroffen werden in bezug auf Polaritätsunterschiede (differences) von Zweierkomplement-Abtastwerten, da ungeachtet des Wertes der Wertebitspositive Zahlen immer größer als negative Zahlen sind. Der Zustand entgegengesetzter Polarität von SA und SB wird durch den Ausgangszustand der UND-Gatter 60 und 62 gekennzeichnet, wenn die Abtastwert-Vorzeichenbits an deren Eingängen erscheinen. Bei dem Auftreten der Vorzeichenbits zeigt das UND-Gatter 60 einen Ausgangszustand logisch Eins, falls der Abtastwert SA negativ und der Abtastwert SB positiv sind. Das UND-Gatter 62 zeigt einen Zustand logisch Eins, falls der Abtastwert SA positiv und der Abtastwert SB negativ sind. Die UND-Gatter 60 und 62 zeigen beide eine logische Null, falls die Abtastwerte SA und SB entweder beide positiv oder beide negativ sind.
Es kann gezeigt werden, daß für jede Kombination von Polaritäten der Abtastwerte SA und SB ein ODER-Verknüpfen des Ausgangssignals des UND- Gatters 62 mit dem - mit dem Komplement des UND-Gatters 60 - UND- verknüpften Ausgangssignal des JK-Flipflops 63 ein Steuersignal mit einem Zustand logisch Eins für den Abtastwert SA größer als Abtastwert SB und einen Zustand logisch Null für den Abtastwert SB größer als Abtastwert SA erzeugt. Um dieses Steuersignal zu erzeugen, wird der Ausgang des JK-Flipflops 63 an den nicht invertierenden Eingang des UND-Gatters 64 gekoppelt, und der Ausgang des UND-Gatters 60 wird an den invertierenden Eingang des UND-Gatters 64 gekoppelt. Die Ausgangsanschlüsse der UND-Gatter 64 und 62 werden an jeweilige Eingangsanschlüsse eines ODER-Gatters 65 gekoppelt, dessen Ausgang an den Daten-Eingangsanschluß eines "D"-Latches 70 gekoppelt wird. Das Steuersignal wird nach dem Auftreten der Vorzeichenbits in das Latch 70 geladen und für eine Zeitspanne, die gleich einer Abtastperiode ist, gespeichert. Das in dem Latch 70 gespeicherte Steuersignal wird an den Steuereingang des Multiplexers 68 gekoppelt. Das Steuersignal kann, durch das um beispielsweise eine Taktperiode Tc verzögerte Signal XND, in das Latch 70 geladen werden. Während jeder Abtastperiode erzeugte Steuersignale werden zur Steuerung des Multiplexers während der nachfolgenden Abtastperiode verwendet.
Die Fig. 1 und die Fig. 3 bis 8 veranschaulichen jeweils ein Vorzeichenerweiterungs-Register für die serielle Digitalsignal-Verarbeitung sowie Kombinationen von Vorzeichenerweiterungs-Registern mit beispielsweise Arithmetik-Verarbeitungseinrichtungen zur Bildung serieller Digitalverarbeitungs- Baugruppen.
Fig. 9 zeigt eine Kombination der vorstehend beschriebenen Schaltungen, die einen bitseriellen digitalen Detektor zur Bereitstellung der Hüllkurve eines digital dargestellten amplitudenmodulierten Trägers bilden. Bei der Kombination der Schaltungen zur Bildung des Detektors teilen sich die jeweiligen Schaltungen einige der SXSR Register. Zum Zwecke der Veranschaulichung sei angenommen, daß der Signal-Eingang der Schaltung gemäß Fig. 9 einen Träger darstellt, dessen Frequenz das fünffache der Zeilenfrequenz eines Composit-NTSC- Videosignals (78,67 kHz) beträgt und durch ein vergleichsweise niederfrequentes Signal (weniger als 20 kHz) moduliert ist. Ferner sei angenommen, daß das Signal ein bitserielles, bei einer Abtastrate von 300 kHz auftretendes Zweierkomplement-Signal ist. Die Abtastrate wird wahlfrei zu 10,5 MHz gewählt, was ein Maximum von 35 Taktperioden pro Abtastperiode erlaubt. Schließlich wird der Wert der Differenz (P-N) zwischen der Anzahl der Taktimpulse von TAKT P und TAKT N zu 11 gewählt. Mit den vorstehenden Parametern kann die Schaltung gemäß Fig. 9 zur Erfassung des Vorhandenseins des zweiten Tonprogrammsignals (SAP) des Standard Broadcast Television Standards Committee (BSTC)-Tonsignals ausgelegt werden.
Der bitserielle Hüllkurvendetektor beinhaltet eine der in Fig. 7 gezeigten Schaltung ähnliche Absolutwertschaltung 100, eine der in Fig. 8 gezeigten Schaltung ähnliche Vergleicher/Maximalwert-Schaltung 200 und eine der Schaltung nach Fig. 5 ähnliche Subtrahiererschaltung 300. Die Elemente in Fig. 9 sind mit denselben Bezugszeichen wie ihre entsprechenden Gegenstücke in den Fig. 5, 7 und 8 bezeichnet. Das Ausgangsregister der Absolutwert- Schaltung 100 (56 in Fig. 7) ist mit dem Vergleicher-Register 66 zusammengelegt. Auf ähnliche Weise sind die Ausgangsregister des Subtrahierers 300 (42 in Fig. 5) mit dem Vergleicher-Register 67 zusammengelegt.
Eingangs-Abtastwerte Xn werden an einen Anschluß 90 der Absolutwert- Schaltung 100 angelegt. Die Absolutwerte der vorhergehenden Abtastwerte Xn-1 , multipliziert mit 2 aufgrund der Verarbeitungsverzögerung von einem Bit der Elemente 52 und 53, werden von dem Multiplexer 54 ausgegeben und an das (P-N-1)-stufige Register 55 gekoppelt. Die hinzugefügte Verzögerung des Registers 55 multipliziert die Abtastwerte aus dem Multiplexer 54 mit 2(P-N-1), so daß die Abtastwerte SA, die dem Eingang der Vergleicher/Maximalwert- Schaltung 200 zugeführt werden, gleich Xn-1 ·2(P-N) sind. Da (P-N) als 11 festgelegt war, beträgt der Wert des an Eingang zur Verfügung stehenden Abtastwertes SA Xn-1 ·2¹¹. Dieser Abtastwert wird an das N-stufige Register 66, welches mit TAKT P getaktet wird, gekoppelt. Das Eintakten eines Abtastwertes in ein N-stufiges Register mit P Taktimpulsen bewirkt eine Multiplikation mit 2-(P-N) oder 2&supmin;¹¹. Der von Register 66 abgegebene Abtastwert entspricht dem Abtastwert, der dem an seinen Eingang gekoppelten Abtastwert um eine Abtastperiode vorausgeht. Dieser Abtastwert, der einer Größenänderung (Skalierung) von 2¹¹ in Register 55 und einer Skalierung von 2&supmin;¹¹ in Register 66 unterzogen wurde, ist gleich Xn-2 .
Das durch die Vergleicher/Maximalwert-Schaltung 200 gebildete Ausgangssignal Yn ist der größere der den SA- und SB-Eingangsanschlüssen zugeführten Abtastwerte, verzögert um eine Abtastperiode. Abtastwerte Yn werden direkt an einen Subtrahend-Eingangsanschluß 31 des Subtrahierers 300 und über ein 5-stufiges Register 95 an einen Minuend-Eingangsanschluß gekoppelt. Das Register 95 multipliziert die dem Minuend-Eingang zugeführten Yn-Abtastwerte mit 2&sup5; relativ zu den an den Subtrahend-Eingang angelegten Yn-Abtastwerten. Der vom Volladdierer 36 abgegebene Wert ist Yn(2&sup5;-1) Dieser Wert wird an den Eingangsanschluß SB der Vergleicher/Maximalwert-Schaltung 200 über das Flipflop 38 und ein Register 97, die eine Multiplikation des Differenz-Abtastwertes mit 2&sup6; bewirken, gekoppelt. Der an den Eingangsanschluß SB gekoppelte Abtastwert beträgt Yn(2&sup5;-1)·2&sup6; oder Yn(1-2&supmin;&sup5;)·2¹¹. Der Vergleicher 200 vergleicht deshalb wirksam die Werte Xn-1 mit den Werten Yn(1-2&supmin;&sup5;) und gibt den größeren Wert aus. Der Faktor (1-2&supmin;&sup5;) legt die Zeitkonstante des Hüllkurvendetektors fest. Zur Bestimmung der Zeitkonstante sei ein Einheitsschritt von Eins nach Null angenommen. Für den letzten Abtastwert vor diesem Schritt nimmt der Ausgang Yn den Wert Eins an. Für den ersten nach dem Schritt ausgegebenen Abtastwert wird der Ausgang Yn zu (1-2&supmin;&sup5;), welches der größere Wert aus Yn(1-2&supmin;&sup5;) und Null ist. Für den n-ten nach dem Schritt ausgegebenen Abtastwert nimmt der Ausgang Yn den Wert (1-2&supmin;&sup5;)n an. Der Ausgang fällt auf 1/2 ab nach n=21,8 22 Ausgangs-Abtastwerten. Jede Abtastperiode dauert 1/3000000 Sekunden. Folglich wird die Zeitkonstante der Beispielsschaltung 22/3000000 oder näherungsweise 73 usec.
In den Ansprüchen steht der Ausdruck Vorzeichenerweiterungs-Register für ein getaktetes Schieberegister mit einem in Reihenschaltung an den Ausgang des Registers gekoppelten Latch, um selektiv von dem Register ausgegebene Abtastwert-Bits durchzulassen oder um ein spezielles von dem Register ausgegebenes Bit unter der Steuerung eines Vorzeichenerweiterungs-Signals zu speichern/halten.

Claims

1. Einrichtung zum Verarbeiten bitserieller Zweierkomplement-Digitalsignale, deren Länge sich ändern kann und die in gleich beabstandeten Intervallen auftreten, wobei alle Bits eines Abtastwertes (Sample) in weniger als einem Abtastintervall liegen, enthaltend:

- eine Seriell-Arithmetik-Verarbeitungseinheit (18) mit einem Eingangs- und einem Ausgangsanschluß;

- ein Seriell-Schieberegister (20) mit einem Eingangs-, einem Ausgangs- und einem Takteingangs-Anschluß;

gekennzeichnet durch

- ein Vorzeichenerweiterungs-Register (14, 16) mit einem Eingang, einem Ausgang, einem Takteingang und einem Vorzeichenerweiterungs-Signal- Eingangsanschluß, das so aufgebaut ist, daß das Vorzeichenbit eines Abtastwertes für den Rest des Abtast-Intervalls ansprechend auf ein Vorzeichenerweiterungs-Signal wiederholt wird;

- Mittel zum seriellen Koppeln des Seriell-Schieberegisters, der Arithmetik- Verarbeitungseinheit und des Vorzeichenerweiterungs-Registers, wobei die Arithmetik-Verarbeitungseinheit zwischen den Registern angeordnet ist;

- Mittel (22) zum Erzeugen eines ersten Taktsignals mit einer ersten vorbestimmten Zahl von Impulsen pro Abtast-Intervall (N), einem zweiten Taktsignal mit einer zweiten vorbestimmten Anzahl von Impulsen pro Abtastintervall (P), wobei das Vorzeichenerweiterungs-Signal (XND) beim Auftreten eines vorbestimmten Vorzeichenbits der seriellen Bits der Digital- Abtastwerte auftritt;

- Mittel zum Koppeln des ersten und des zweiten Taktsignals an die Takt- Eingangsanschlüsse des Seriell-Schieberegisters bzw. Vorzeichenerweiterungs-Registers und Mittel zum Koppeln des Vorzeichenerweiterungs-Signals an den Vorzeichenerweiterungs- Eingangsanschluß, wobei beim Heraustakten von Abtastwerten aus dem Vorzeichenerweiterungs-Register das Vorzeichenbit des Abtastwertes für die verbleibenden Impulse des Abtast-Intervalls verlängert/erweitert wird.

2. Einrichtung nach Anspruch 1, bei der die Bits des Abtastwertes mit einer Frequenz 1/T getaktet werden, wobei die zweite vorbestimmte Zahl (P) größer als die erste vorbestimmte Zahl (N) ist und wobei das Vorzeichenerweiterungs-Signal erste und zweite Zustände und einen Übergang hat, der unmittelbar vor einem Vorzeichenbit eines verarbeiteten Bitseriell-Abtastwertes auftritt, und wobei P mal T gleich oder kleiner als das Intervall ist und die ersten und zweiten Taktsignale mit denselben Impulsfrequenzen 1/T arbeiten und synchron sind.

3. Einrichtung nach Anspruch 1 oder 2, bei der die Seriell-Arithmetik- Verarbeitungseinheit (SAPU; serial arithemtic processing unit) einen Binär- Addierer enthält, mit:

- einer Volladdierer-Schaltung (36) mit einem ersten Addend/Augend- Eingangsanschluß, der mit dem Eingangsanschluß der SAPU gekoppelt ist, einem Summen-Ausgangsanschluß, der mit dem Ausgangsanschluß der SAPU gekoppelt ist, mit einem zweiten Addend/Augend-Eingangsanschluß zum Zuführen eines Bitseriell-Abtastwertes, einem Übertrags-Eingangs- und einem Übertrags-Ausgangsanschluß; und

- einem um ein Abtastwert-Bit verzögernden Verzögerungs-Element (34), das zwischen Übertrags-Eingangs- und Übertrags-Ausgangs-Anschluß gekoppelt ist.

4. Einrichtung nach Anspruch 3, weiter beinhaltend: einen Inverter (33), der zwischen dem Eingangs-Anschluß der SAPU und dem ersten Addend/Augend-Eingangsanschluß eingefügt ist; und

- Mittel (SET) zum Setzen/Voreinstellen des Verzögerungs-Elementes auf einen Eins-Zustand am Anfang jeder Abtast-Periode, wobei der Volladdierer die Differenz zwischen Seriell-Abtastwerten bildet, die seinem zweiten und ersten Addend/Augend-Eingangsanschluß zugeführt werden.

5. Einrichtung nach einem der Ansprüche 1 oder 2, bei der die Seriell-Arithmetik- Verarbeitungseinheit (SAPU) eine Zweierkomplement-Schaltung beinhaltet, die enthält:

- einen mit dem Eingangsanschluß der SAPU seriell gekoppelten Inverter (45);

- einen Halbaddierer (46) mit einem ersten Addend/Augend-Eingangsanschluß, der mit dem Inverter in Serie geschaltet ist, einem zweiten Addend/Augend- Eingangsanschluß, einem mit dem Ausgangsanschluß der SAPU gekoppelten Summen-Ausgangsanschluß und einem Ausgangs-Übertrags- Ausgangsanschluß;

- ein um eine Abtastbit-Periode verzögerndes Element (47), das zwischen den Ausgangs-Übertrags-Ausgangsanschluß und den zweiten Addend/Augend- Eingangsanschluß gekoppelt ist; und

- Mittel (SET) zum Setzen/Voreinstellen des Verzögerungselementes auf einen Eins-Zustand am Anfang jedes Abtast-Intervalls.

6. Einrichtung nach Anspruch 1 oder 2 bei der die Seriell-Arithmetik- Verarbeitungseinheit (SAPU) einen Binär-Multiplizierer zum Multiplizieren bitserieller Abtastwerte mit 2K enthält, wobei K eine ganze Zahl ist, der ein K-stufiges Schieberegister (26) enthält, das zwischen den Eingangs- und Ausgangs-Anschluß der SAPU gekoppelt ist.

7. Einrichtung nach Anspruch 1 oder 2, bei der die Seriell-Arithmetik- Verarbeitungseinheit (SAPU) eine Absolutwert-Schaltung (51 bis 55) beinhaltet und das an den Eingangsanschluß der SAPU gekoppelte Register (50) eine Anzapfung enthält zum Abgeben eines Vorzeichenbits der Zweierkomplement-Abtastwerte am Anfang jeder Abtastwert-Periode, wobei die Absolutwert-Schaltung aufweist:

- ein Latch (51), das zum Speichern des Vorzeichen-Bits mit der Anzapfung gekoppelt ist;

- Schaltmittel (54) mit einem an den Ausgangsanschluß der SAPU gekoppelten Ausgangsanschluß, mit ersten und zweiten Daten-Eingangsanschlüssen und mit einem Steueranschluß, der mit dem Latch zum alternativen Zuführen von Abtastwerten gekoppelt ist, die den ersten und zweiten Daten- Eingangsanschlüssen zugeführt werden, wenn das Vorzeichen-Bit eine Eins bzw. Null ist;

- eine Seriell-Bit-Zweierkomplement-Schaltung (52) mit einem an den Eingangsanschluß der SAPU gekoppelten Eingangsanschluß und mit einem an den ersten Daten-Eingangsanschluß gekoppelten Ausgangsanschluß;

- ein Kompensations-Verzögerungselement (53), das zwischen den Eingangsanschluß der SAPU und den zweiten Daten-Eingangsanschluß gekoppelt ist und das eine Verzögerungszeit bewirkt, die der Verarbeitungszeit der Zweierkomplement-Schaltung entspricht.

8. Einrichtung nach Anspruch 7, bei der das mit dem Ausgangs-Anschluß der SAPU gekoppelte Schieberegister (Ausgangs-Register) in dem Vergleichermittel enthalten ist, beinhaltend:

- einen ersten Eingangs-Anschluß, der mit einer vorbestimmten Stufe des Ausgangsregisters (66) gekoppelt ist, wobei die Anzahl der Stufen zwischen der vorbestimmten Stufe und dem Ausgang des Registers N beträgt, wobei N eine ganze Zahl ist, und einen zweiten Eingangsanschluß zum Zuführen eines Bitseriell-Abtastwertes, der mit den - dem ersten Eingangsanschluß zugeführten - Abtastwerten zu vergleichen ist;

- ein N-stufiges Schieberegister (67) mit einem an den zweiten Eingangsanschluß gekoppelten Eingangsanschluß und mit einem Ausgangsanschluß;

- ein weiteres Schaltmittel (68) mit ersten und zweiten Daten- Eingangsanschlüssen, die jeweils an die Ausgangsanschlüsse des Ausgangs- Registers bzw. des N-stufigen Registers gekoppelt sind, mit einem Steuer- Eingangsanschluß und mit einem Ausgangsanschluß, an dem der größere der an die ersten und zweiten Eingangsanschlüsse angelegten Abtastwerte abgegeben wird;

- Mittel (60, 62, 63, 64, 65) das mit dem ersten und zweiten Eingangsanschluß gekoppelt ist, zum Erzeugen eines Steuersignals, das einen ersten Ausgangs- Zustand aufweist, wenn der an den ersten Eingangsanschluß angelegte Abtastwert eine logische Eins in einer signifikanteren Bitposition enthält, mit Ausnahme der Vorzeichenbits, als der an den zweiten Eingangsanschluß angelegte Abtastwert oder der an den ersten Eingangsanschluß angelegte Abtastwert positiv ist und der an dem zweiten Eingangsanschluß angelegte Abtastwert negativ ist und anderenfalls einen zweiten Zustand aufweist; und

- ein Latch (70) zum Koppeln des Steuersignals an das weitere Schaltmittel, wobei das weitere Schaltmittel das Ausgangs-Register oder das N-stufige Register an seinen Ausgangsanschluß koppelt, wenn das Steuersignal den ersten bzw. zweiten Zustand aufweist.

9. Einrichtung nach Anspruch 8, bei der das Mittel zum Erzeugen eines Steuersignals enthält:

- erstes (60) und zweites (62) UND-Gater mit jeweiligem nicht-invertierenden Eingang, die an den ersten bzw. zweiten Eingangsanschluß gekoppelt sind, und mit jeweiligen invertierenden Eingängen, die mit dem zweiten bzw. ersten Eingangsanschluß gekoppelt sind und mit jeweiligen Ausgangs-Anschlüssen;

- ein JK-Flipflop (63) mit J- und K-Eingangsanschluß, die an die Ausgangs- Anschlüsse des ersten bzw. zweiten UND-Gaters gekoppelt sind, und mit einem Ausgangsanschluß;

- ein drittes UND-Gater (64) mit einem invertierenden und nicht-invertierenden Eingangsanschluß, die an die Ausgangsanschlüsse des ersten UND-Gaters bzw. das JK-Flipflop gekoppelt sind, und mit einem Ausgangsanschluß;

- ein ODER-Gater (65) mit jeweils an den Ausgangsanschluß des dritten bzw. zweiten UND-Gaters gekoppelten Eingangsanschlüssen und mit einem an das Latch gekoppelten Ausgangsanschluß.