DE69002766T2

DE69002766T2 - Dezimationsfilter für einen sigma-delta-analog-digital-wandler.

Info

Publication number: DE69002766T2
Application number: DE90907875T
Authority: DE
Inventors: David Andreas; Albert Charpentier; Jon Dattorro
Original assignee: Ensoniq Corp
Current assignee: Ensoniq Corp
Priority date: 1989-05-12
Filing date: 1990-05-08
Publication date: 1993-11-25
Anticipated expiration: 2010-05-09
Also published as: US5027306A; EP0472600A1; DE69002766D1; WO1990013942A1; AU5648890A; EP0472600B1

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft allgemein Digitalfilter und insbesondere einen digitalen Dezimationsfilter, der zur Verwendung in einem Sigma-Delta-Analog/Digital-Wandler geeignet ist.

Technischer Hintergrund

Analog/Digital-Wandler (ADC) hoher Auflösung, die eine relativ hohe Abtastrate stützen, werden zur Zeit für Audioanwendungen verlangt. ADCs dieses Typs erlauben die Digitalisierung, Bearbeitung und Speicherung von Audiosignalen mit vernachlässigbarer Verzerrung bei der Bearbeitung. Diese gespeicherten Signale können abgerufen, weiterbearbeitet und dann zur Wiedergabe von Audiosignalen hoher Klangtreue benutzt werden.
Eine Art von ADC, die speziell für Audioanwendungen geeignet ist, ist der Oversampling-ADC. Diese Art von ADC besteht aus einem Frontende (Eingangsteil) und einem Dezimator. Das Frontende tastet ein analoges Audiosignal ab und digitalisiert es bei einer Frequenz F, die viel höher als die Audiosignalfrequenzen liegt (typischerweise im MHz-Bereich). Diese Abtastungen haben allgemein eine niedrigere Auflösung, als es für die Audioanwendung erwünscht wäre. Der Dezimator kombiniert aufeinanderfolgende Abtastungen, um die Abtastauflösung zu erhöhen, und verleiht diesen Hochauflösungs-Abtastungen eine Rate, die geringer als die Abtastfrequenz des Frontendes ist. Der Dezimator enthält typischerweise ein Digitalfilter, die ein FIR-Filter (finite impulse response = endliche Impulsreaktion).
Fig. 1 ist ein Blockschaltbild, das eine Audioanwendung darstellt, die einen bestimmten Typ von Oversampling-ADC, nämlich Sigma-Delta-ADC, benutzt. Sigma-Delta-ADCs werden für Audioanwendungen bevorzugt wegen gelockerter Vorgaben für Eingangs-Antialiasing-Filter und weil sie keinen Abtast- und Haltekreis brauchen. Zusätzlich nimmt, wenn der Pegel des an einem Sigma-Delta-ADC anliegenden signals abnimmt, harmonische Verzerrung des durch den ADC erzeugten Signals langsam zu. Das kommt in erster Linie von der Linearität des analogen Frontendes. Wenn ein Frontende verwendet wird, das ein Ein-Bit-Digitalsignal erzeugt, kann die Linearität eines Sigma-Delta-ADC leicht die eines sonst äquivalenten Stufenumsetzungs-ADC übertreffen.
Bei dem Sigma-Delta-Verfahren wird das Quantisierungsrauschen eines Digitalsignals niedriger Auflösung über ein breites Frequenzband ausgebreitet, das mehrere Megahertz überdekken kann. Dieses Rauschspektrum wird über Rückkopplung eines gefilterten Digitalsignals geformt. Beim Formen des Spektrums wird Quantisierungsrauschen in dem interessierenden Frequenzband reduziert auf Kosten eines Außerband-Quantisierungsrauschens. Das Digitalsignal mit diesem geformten Rauschspektrum wird dann tiefpaßgefiltert und dezimatiert, um ein abgetastetes Datensignal mit viel größerer Abtastauflösung und einer niedrigeren Abtastrate zu erzeugen.
In Fig. 1 werden analoge Audio-Eingangssignale durch eine Audiosignalquelle 110 zu einem Sigma-Delta-ADC 112 geschaffen. Der ADC 112 enthält einen Sigma-Delta-Modulator 114 als Frontende (Eingangsglied) und einen Dezimator und Tiefpaßfilter 116. Bei diesem Beispiel erzeugt der Modulator 114 das Audiosignal darstellende Einzelbit-Abtastungen mit einer relativ hohen Abtastrate. Diese Abtastungen werden durch den Dezimator/Filter 116 in Mehr-Bit-Abtastungen mit einer geringeren Abtastrate gewandelt. Das durch den Dezimator/Filter 116 erzeugte Abtastdatensignal wird an eine digitale Audioanwendung 118 angelegt, wo es in Digitalform bearbeitet und gespeichert werden kann.
Sigma-Delta-ADC sind auf dem Fachgebiet wohl bekannt. Ein beispielhaftes System wird in einem Aufsatz von D.R. Welland u.a. mit dem Titel "A Stereo 16-bit Sigma-Delta A/D Converter for Digital Audio", Vorabdrucke der 85th Convention of the Audio Engineering Society, November 1988, Vorabdruck Nr. 2724 beschrieben, was hierdurch zu Referenzzwecken aufgenommen wird. Bei dem angezogenen System wird ein ein Audiosignal darstellendes ein-bit-abgetastetes Datensignal geschaffen durch einen Sigma-Delta-Modulator vierter Ordnung, der einen Ein-Bit-Flash-ADC enthält. Dieses 1Bit-Signal, das eine Abtastfrequenz von 3,072 MHz besitzt, wird an ein dreistufiges Dezimationsfilter angelegt. Die erste Stufe reduziert die Abtastrate auf 384 kHz und die zweite und die dritte Stufe reduzieren sie weiter auf 96 kHz bzw. 48 kHz.
Das schnelle, jedoch mit niedriger Auflösung behaftete Frontende führt Quantisierungsrauschen in umgekehrter Beziehung zur Auflösung in das Signal ein; Abtastungen mit hoher Auflösung besitzen eine relativ niedrige Rauschkomponente. Wenn beispielsweise das Frontende ein 3Bit-Wandler ist, sind 2³ oder 8 digitale Signalpegel vorhanden und das Quantisierungsrauschen in irgendeiner Abtastung kann bis zu 1/16 (eine Hälfte von 1/8) des Analog-Referenzspannungsbereichs betragen. Ein 4Bit-Wandler hätte ein maximales Rauschen von 1/32 des Referenzspannungsbereiches.
Quantisierungsrauschen kann als weites Rauschen angesehen werden mit der Annahme, daß die augenblickliche Differenz zwischen den relativen Amplituden des analogen Audiosignals und des digitalisierten Signals zufällig ist. Da das Quantisierungsrauschen zufällig ist, überdeckt sein Leistungsspektrum einen relativ breiten Frequenzbereich.
Aliasing-Verzerrung, die das Abtasten begleitet, tritt auf, wenn das Leistungsspektrum des Quantisierungsrauschens in sich selbst zurückgefaltet ist. Quantisierungsrauschen mit Frequenzen, die größer als F/2 sind, wird in das Rauschspektrum unter den Überfaltpunkt Zurückgeschoben. So haben durch einen schnellen Wandler mit niedriger Auflösung erzeugte Abtastungen eine relativ hohe Quantisierungsrauschen-Komponente, jedoch ist dieses Rauschen über ein breites Rauschleistungsspektrum ausgebreitet aufgrund der Auswahl der Frontende-Abtastfrequenz.
Wenn das durch das Frontende geschaffene digitale Ausgangssignal an ein Tiefpaßfilter angelegt wird, dessen Grenzfrequenz höher als die höchste Audiofrequenz ist, kann die Quantisierungsrauschleistung in hohem Male reduziert werden. So können die durch ein schnelles Frontende erzeugten Abtastungen, auch wenn sie relativ hohe Pegel von Quantisierungsrauschen enthalten, benutzt werden, Abtastungen mit hoher Auflösung zu erzeugen, die relativ niedrige Rauschpegel enthalten, wenn das durch das Frontende geschaffene Digitalsignal wirksam gefiltert werden kann.
Wenn ein Audiosignal bei einer relativ hohen Abtastfrequenz digitalisiert und gefiltert wurde, wie vorher beschrieben, kann seine effektive Abtastrate durch Dezimation reduziert werden. Bei diesem Vorgang wird jede n-te Digitalabtastung ausgewählt und der Rest wird verworfen. Die Zahl n wird so gewählt, daß die neue Abtastfrequenz bei oder über der Nyquist-Rate des ursprünglichen Audiosignals liegt. Die Auswahl dieser Rate beseitigt im wesentlichen die Alias-Verzerrung in dem Audio-Ausgangssignal. Bei dem vorher beschriebenen Beispiel wählt der Dezimationsprozeß eine von jeweils 64 Abtastungen aus, um ein Ausgangssignal mit einer Abtastrate von 48 kHz zu erzeugen, dem Doppeltenden höchsten Audiofrequenz von 24 kHz. Dezimation wird oft mit dem gleichen digitalen Tiefpaßfilter bewirkt, das zum Entfernen von Außerband-Rauschen von dem Signal benutzt wird. So wandelt dieses Filter die hochschnellen Abtastungen mit niedriger Auflösung in hochaufgelöste Abtastungen mit niedriger Geschwindigkeit.
In der Praxis ist eine Begrenzung bei Oversampling-ADC die Geschwindigkeit und die Größe des digitalen Dezimationsfilters. Wenn das Oversampling-Verhältnis (d.h. n) ansteigt, steigt auch die erwünschte Anzahl von Filterkoeffizienten. Wenn so die Frontend-Abtastfrequenz ansteigt, steigt die Anzahl der Berechnungen für jede Ausgangs-Abtastung und die Kosten der Hardware zum Ausführen der Berechnungen ebenfalls an. So ergibt sich in der Praxis ein Kompromiß zwischen der Reduzierung des Quantisierungsrauschens und den Kosten für das Filter. Ein Verfahren, das benutzt wurde, um die Kosten der Dezimationsfilter zu reduzieren, ist, zwei oder mehr Dezimationsfilter in Reihe zu benutzen. Jedes solche Filter besitzt weniger Koeffizienten als ein einziges Dezimationsfilter. Demzufolge kann ein mehrstufiges Dezimationsfilter eine weniger aufwendige Schaltung benutzen, um seine Berechnungen auszuführen, als ein sonst äquivalentes Einzelstufenfilter.
Mehrstufige Filter können jedoch größeres Rauschen in das Audiofrequenzband einführen als ein einzelstufiges Filter. Das geschieht, weil jede Stufe des Filters die Abtastrate des bearbeiteten Signals vermindert. Wo wird bei jeder Stufe des Filters ein Anteil des Rauschleistungsspektrums in das Grundband-Audiospektrum zurückgefaltet. Da jede dieser Filterkomponenten weniger komplex und so bei der Reduzierung des Pegels des Außerband-Rauschens weniger wirksam als ein Einzelstufenfilter ist, kann durch ein mehrstufiges Dezimationsfilter eine beträchtlich größere Menge von zurückgefaltetem Außerband-Rauschen zu dem Grundbandspektrum hinzugefügt werden als durch ein sonst äquivalentes Einzelstufenfilter.
Ein Typ eines Sigma-Delta-ADC, der ein Einzelstufenfilter benutzt, wird in einem Aufsatz von M.W. Hauser u.a. mit dem Titel "MOS ADC-Filter Combination That Does not Require Precision Analog Components", IEEE International Solid-State Circuits Conference February 1985, Seiten 88, 81 & 313 beschrieben. Bei diesem System werden Koeffizienten in einen Speicher eingespeichert, die eine symmetrische Hälfte eines 1024 Punkt-Impulsansprechens für das Filter darstellen. Die Koeffizienten werden auf vier Akkumulatoren unter Benutzung eines "Shuffle-Netzes" verteilt. Dieses Shuffle-Netz ist nicht beschrieben, kann jedoch ein Mehrfacheingang/Mehrfachausgang-Multiplexer sein, d.h. ein solcher, der das Koppeln irgendeines Einganges mit irgendeinem Ausgang zuläßt, um die eine Hälfte des Impulsansprechens darstellenden Koeffizienten in einer Weise verteilen zu lassen, die das Speichern eines vollständigen Impulsansprechens simulieren kann.

Zusammenfassung der Erfindung

Die vorliegende Erfindung wird verkörpert in einem Einzelstufen-Abtastdatenfilter, das beispielsweise bei einem Sigma- Delta-Analog/Digital-Wandler benutzt werden kann. Dieses Filter ergibt eine Tiefband-Filterung für ein abgetastetes Dateneingangssignal. Das Filter enthält einen Speicher, der eine Vielzahl von Koeffizientenwerten hält. Eine Koeffizienten-Verteilvorrichtung ist mit dem Speicher gekoppelt, um die Koeffizientenwerte auf eine Vielzahl von Eingangssignal- Bearbeitungselementen in Reaktion auf ein Steuersignal zu verteilen. Die Signalbearbeitungselemente kombinieren das Eingangssignal mit den Koeffizientenwerten, um ein gefiltertes Ausgangssignal zu erzeugen. Das Steuersignal ändert die Verteilung der Koeffizientenwerte für jede Abtastung des Eingangssignals.

Kurzbeschreibung der Figuren

Fig. 1 (stand der Technik) ist ein Blockschaltbild, das vorher benutzt wurde, um die Ausgestaltung einer typischen Digitalanwendung darzustellen, die einen Sigma-Delta- Analog/Digital-Wandler benutzt.
Fig 2 (stand der Technik) ist ein Blockschaltbild eines Sigma-Delta-Modulators der zur Verwendung bei dem in Fig. 1 gezeigten Sigma-Delta-Analog/Digital-Wandler geeignet ist.
Fig. 3a bis 3c sind Graphiken von Signalamplituden über der Frequenz, die zum Beschreiben der Signal/Rausch-Charakteristik eines Sigma-Delta-Analog/Digital-Wandlers nützlich sind.
Fig. 4 ist eine graphische Darstellung von Signalamplitude über Frequenz, die zum Erklären der gewünschten Präzision des Dezimationsfilters eines Sigma-Delta-Analog/Digital-Wandlers nützlich ist.
Fig. 5 ist eine graphische Abbildung von Koeffizientenwerten, die zur Verwendung bei einem Dezimationsfilter geeignet sind, das eine Ausführung der vorliegenden Erfindung enthält.
Fig. 6 ist ein Blockschaltbild einer ersten Ausführung eines Dezimationsfilters nach der vorliegenden Erfindung.
Fig. 7 ist ein Blockschaltbild einer zweiten Ausführung eines Dezimationsfilters nach der vorliegenden Erfindung.
Fig 8 ist ein Blockschaltbild einer dritten Ausführung eines Dezimationsfilters nach der vorliegenden Erfindung.
Fig. 9 ist ein Schaltschema eines Walzenschiebers, der zur Verwendung in dein in Fig. 8 gezeigten Filter geeignet ist.
Fig. 10 ist ein Blockschaltbild eines Zeitteilungs-Multiplexakkumulators, der zur Verwendung in dem in Fig. 8 gezeigten Filter geeignet ist.
Fig. 11 ist ein Registerdiagramm, das die Abbildung verschiedener in dem in Fig. 8 gezeigten Filter verwendeten Signale auf den Ausgangswert eines in Fig. 8 gezeigten Filters darstellt.
Fig. 12 ist ein Signal/Zeit-Diagramm, das zur Erklärung des Betriebs des in Fig. 8 gezeigten Filters nützlich ist.

Detaillierte Beschreibung der Erfindung

Die nachstehend beschriebenen Sigma-Delta-Analog/Digital- Wandler benutzen einen Sigma-Delta-Modulator vierter Ordnung, der keine Abtast- und Halteschaltung braucht, eine geringe harmonische Verzerrung und gute Linearitäts-Eigenschaften besitzt. Dieser Modulator, der in Fig. 2 gezeigt ist, erzeugt einen Ein-Bit-Datenstrom. Der Modulator arbeitet mit einer Abtastrate von 3,072 MHz, um ein Audiosignal mit einer Nyquist-Rate von 48 kHz zu digitalisieren. So ist das Oversampling-Verhältnis 64:1. Dieser Modulator ist der gleiche, wie er in dem vorher angegebenen Aufsatz von D.R. Welland u.a. beschrieben ist. Ein Einzelstufen-FIR-Dezimationsfilter mit 2048 Koeffizienten wirks als Tiefpaßfilter und dezimatiert das durch den Modulator geschaffene Signal, um ein digitales Ausgangssignal mit einer Abtastrate von 48 kHz zu erzeugen mit einer äquivalenten Auflösung zu einem durch einen 16Bit-Flash-ADC geschaffenen abgetasteten Datensignal.
Es liegt jenseiets der Fähigkeit der gegenwärtigen Technologie, unter Benutzung eines einzelnen FIR-Eigitalfilters kanonischer Form zu dezimatieren. Wie vorher dargelegt, ist, um die gewünschte Abschwächung des Signalrauschens zu erzielen, ein Filter mit 2048 22Bit-Koeffizienten erwünscht. Die 48 kHz Ausgangsabtastrate für den ADC läßt nur 20,83 Mikrosekunden (us) zum Errechnen jeder ausgegebenen Abtastung zu, wobei jede Berechnung 2048 Bedingungs/Additionsvorgänge enthält. So sind für jede Addition (20, 83/2048) us oder annähernd 10 Nanosekunden (ns) verfügbar. Gegenwärtig liegt es jenseits der Fähigkeit irgendeiner handelsüblich erhältlichen Logikschaltung, eine 22Bit-Addition in 10 ns durchzuführen.
Um diese Begrenzung zu überwinden, benutzt das in den nachstehend beschriebenen Ausführungen der Erfindung eingesetzte Dezimationsfilter 32 digitale FIR-Filter, die parallel als ein einziges Mehrraten-Filter gestaltet sind. Die durch die 32 Filter geschaffenen Ausgangssignale werden so gegeneinander zeitversetzt, daß jedes Filter Abtastwerte mit einer Rate von 48kHz/32 oder 1,5 kHz schafft. Diese ausgegebenen Abtastwerte werden durch Kommutation kombiniert, um ein Ausgangssignal mit einer Abtastfrequenz von 48 kHz zu erzeugen.
Obwohl durch die niedrige Rate von 1,5 kHz jedes der FIR- Filter-Komponenten eine Aliasierungs-Verzerrung des Audiosignals eingeführt wird, wird diese Aliasierungs-Verzerrung aufgehoben, wenn die 32 Ausgangssignale mit einer jeweiligen Phasenverschiebung von 360º/32 relativ zu dem Nachbar kombiniert werden. Wenn z.B. eine analoge Audiofrequenz-Sinuswelle von 1,5 kHz am Frontende angelegt würde, erzeugte jedes der 32 FIR-Filter ein konstantwertiges Ausgangssignal (als ob das Filter ein Gleichstromsignal bearbeitete). Aber diese Abfolge von zeitversetzten Ausgangssignalen von den 32 Filtern der Reihe nach würde die verschiedenen Konstantwert-Abtastungen so kombinieren, daß die Ansprüngliche 1,5 kHz-Sinuswelle neu geschaffen würde.
Unter Benutzung dieser Parallelfilter-Struktur sind 355 ns für jeden Konditional-Additionsvorgang zugelassen. Weiter werden in den nachstehend beschriebenen Ausführungen sowohl das Eingangssignal als auch die Koeffizientenwerte auf Werte größer als Null normalisiert. Das erlaubt die Benutzung einer relativ einfachen und schnellen Schaltung zum Ausführen der Additionsvorgänge, da keine negativen Zahlen zu berücksichtigen sind. In der zweiten und der dritten Ausführung der nachstehend beschriebenen Erfindung werden die 2048 Koeffizienten von allen 32 FIR-Filtern gemeinsam benutzt. Die dritte Ausführung der Erfindung enthält einen Kreis- oder Trommelschieber, der die Koeffizienten wirksam auf die 32 Filter verteilt. Zusätzlich benutzt die dritte Ausführung der Erfindung Zeitteilungsmultiplex-Akkumulatoren, um die Größe der Dezimationsfilter weiter zu reduzieren.
Die nachfolgende Diskussion mit Bezug auf Fig. 3 bis 5 ist eine kurze Erklärung eines Teils der der Auslegung der nachstehend beschriebenen Dezimationsfilter zugrundeliegenden Mathematik. Es folgt dann eine Beschreibung von drei beispielhaften Filtern mit Bezug auf Fig.6 bis 12.
Fig. 3a bis 3c zeigen den Vorgang der Dezimation im Frequenzbereich. Fig. 3a zeigt das Grundband-Audiospektrum eines als Beispiel genommenen ein-bit-abgetasteten Datensignals, das beispielsweise durch den in Fig. 2 gezeigten Sigma-Delta-Modulator erzeugt werden kann. Dieses Frequenzspektrum ist bis zu 3,072 MHz mit seiner ersten Replikation gezeigt. Fig. 3b zeigt das originale Spektrum multipliziert mit der FIR-übertragungsfunktion eines FIR-Tiefpaßfilters. Es wird bemerkt, daß während die Sperrband-Abschwächung des FIR-Filters bedeutsam ist, sie die Amplitude von Signalen in dem sperrband nicht auf Null reduziert.
Wenn das in Fig. 3b gezeigte Signal dezimatiert wird, wird das ursprüngliche 3,072 MHz-Frequenzspektrum bei jeder Vielfachen der Dezimationsfrequenz (48 kHz) repliziert. Jede dieser in Fig. 3c gezeigten Replikationen besitzt einen langen "Schwanz" von Rauschen (der das FIR-gefilterte Außerband-Signal vor der Dezimation darstellt). Diese Schwänze addieren sich an irgendeiner Stelle längs der Spektrallinie einschließlich des Audio-Durchlaßbandes des Dezimationsfilters. Da insgesamt 63 neue Replikationen vorhanden sind, kann das Rauschen im Grundbandspektrum das mehrfache des Originalrauschens sein.
Das Sigma-Delta Frontende ist so ausgelegt, daß das Rauschen von den replizierten Spektren unkorreliert ist; demzufolge erreicht das durch die Schwänze der verschiedenen Replikationen verursachte zusätzliche Rauschen im Grundbandsignal keine unbehandelbaren Pegel.
Wie in Fig. 4 gezeigt, ist das Rauschen im Grundband des FIR-Filters, Sy, die Summe von 63 mal Sx, dem Außerband-Rauschen für die 63 Replikationen des Frequenz-Spektrums, und Sq, der Audiogrundband-Prädezimations-Rauschleistungs-Spektraldichte (d.h. des Inband-Quantisierungsrauschens des durch den Sigma-Delta Modulator erzeugten Signals). Das Außerband-Modulatorrauschen wird durch M in Dezibel (dB) dargestellt. Das in dieser Ausführung der Erfindung benutzte Dezimationsfilter solte wünschenswerterweise die Außerband- Rauschleistung ausreichend reduzieren, um die Sume von Sq und 63 Sx mindestens 90 dB unter der Signalleistung im 24kHz-Grundband zu halten. Das ist dem Verhalten eines 16Bit-Flash-ADC angepaßt.
Die gesamte Rauschleistung im Grundbandsignal ist das Leistungsspektrum-Integral des Rauschens über dem Durchlaßband (als 0 bis 24 kHz angenommen). Da das Rauschleistungsspektrum im wesentlichen flach ist, reduziert sich das Integral auf eine Multiplizierung des durchschnittlichen Rauschpegels in dem Grundband mit 24 kHz. So ist -90 dB = 10 log [24 kHz x Sy], was bedeutet, daß Sy = 10-134/10 und 10 log (Sy) = -134 dB ist.
Um diesen Leistungspegel für das Rauschsignal Sy zu erhalten, sollte die Sperrband-Abschwächung des FIR-Dezimators mindestens -126 dB betragen. Eine Schwächung von -126 dB Abschwächung kann erreicht werden, wenn die Koeffizienten des FIR-Filters mindestens 21 Bit Auflösung besitzen (unter der Annahme einer Rauschreduzierung von 6 dB pro Bit). Das kann intuitiv verstanden werden, wenn man die FIR-Koeffizienten als quantisierte Abtastungen auffaßt, welche das Impulsansprechen des Tiefpaßfilters darstellen, das benutzt wird, um die während des Filterungsvorganges anliegenden Abtastungen zu multiplizieren. Falls der kombinierte Quantisierungsrausch-Sockel dieser Abtastungen den gewünschten Sperrbandpegel überschreitet, wird sich das Filter klarerweise nicht gut verhalten. Bei einer praktischen Verwirklichung können bis zu 4,4 dB Schwächung gegenüber der theoretischen Grenze verloren gehen, und folglich haben die bei diesen Ausführungen der Erfindung benutzten Filter-Koeffizienten 22 Bits Auflösung. Es können jedoch zufriedenstellende Ergebnisse erzielt werden, wenn 2lBit-Koeffizientenwerte benutzt werden.
Die vorliegende Erfindung benutzt 2048 Koeffizienten im FIR- Dezimator. Diese Koeffizienten sind in Fig. 5 graphisch dargestellt. Diese Koeffizienten liegen in einem Wertebereich zwischen -0,00312 und +0,0148. Die in Fig. 5 gezeigten besonderen FIR-Koeffizienten erzeugen einen Durchlaßbandgewinn von Eins und mehr als -126 dB Dämpfung über dem Durchlaßband. Das übergangsband des Filters zeigt einen Abfall von annähernd 392 dB pro Oktave.
Die zur Ausführung des Filters benutzte Schaltung kann vereinfacht werden, wenn die Koeffizientenwerte so normalisiert werden, daß alle Koeffizientenwerte positiv sind. Das kann erreicht werden durch Addieren eines Versatzwertes d zu jedem Koeffizientenwert. In dieser Ausführung der Erfindung ist der Versatzwert d größer als oder gleich dem Absolutwert des am meisten ins Negative gehenden Koeffizientenwertes. Der genaue für d ausgewählte Wert hängt von anderen Konstantenwerten ab, die in dem System benutzt werden, wie nachstehend festgestellt. Die Benutzung von normalisierten Koeffizientenwerten vereinfacht die Filterschaltung, da es sie erlaubt, die Akkumulatorbits über Bit 22 als Halbaddierer- Schaltungen statt als Volladdierer-Schaltungen auszuführen.
Die Präzision des Filters kann erhöht werden durch Eliminieren vor laufender binärer Nullen von diesen normalisierten Koeffizientenwerten. Das schafft Platz für zusätzliche nachlaufende Bits und damit für eine größere Gesamtzahl von bedeutsamen Bits in jedem Koeffizienten. Wenn jeder Koeffizientenwert durch einen 22Bit-Binärwert dargestellt wird, wird die größte Präzision erreicht, wenn die Koeffizientenwerte so normalisiert sind, daß der größte normalisierte Koeffizient einen Wert Eins besitzt. Das kann erreicht werden durch Erhöhen des Bereiches der Koeffizientenwerte von 0,018 auf etwa Eins. Durch diesen Vorgang wird die Größe jedes Koeffizienten um einen Faktor von 1/0,018 = 55,7 erhöht.
Diese Erhöhung der Größen der Koeffizienten hat den günstigen Nebeneffekt, daß ein Signalverstärkungsfaktor oder Gewinn g in das durch den ADC geschaffene Signal eingeführt wird. Bei diesem Beispiel besitzt g einen Maximalwert von 55,7. Wie nachstehend angegeben, besitzt g bei diesen Ausführungen der Erfindung einen Wert von 32.
Der k-te normalisierte Koeffizient, hnorm(k) wird nun bestimmt aus dem originalen Koeffizienten h(k) durch die in Gleichung (1) gezeigte Formel.
hnorm(k) = [h(k) + d]g = gh(k) + dg. (1)
In Gleichung (1) kann k Werte von 0 bis 2047 haben und hnorm(k) kann einen Wertebereich zwischen 0 und 1 besetzen.
Der durch das FIR-Dezimationsfilter ausgeführte Filterungsvorgnag kann dargestellt werden als eine Standard-Faltung des durch den Sigma-Delta-Modulator geschaffenen Signals x(n) mit den Impulsreaktionen des FIR-Filters. Mathematisch wird dies durch Gleichung (2) dargestellt.
Da die tatsächlich verwendeten Koeffizientenwerte normalisiert sind, wird dieser Ausdruck nicht direkt realisiert. Der abgewandelte Ausdruck ist in Gleichung (3) gezeigt.
In Gleichung (3) ist xnorm(n) = x(n) + 0,5, so daß xnorm(n) entweder 0 oder l ist (x(n) ist entweder -0,5 oder +0,5).
Da diese neue Sume y(n) die Versatz- und Gewinnwerte d und g enthält, ist sie erwünschtermaßen eingestellt zurück zu der Standardfaltungssumme mal dem Gewinnfaktor g. Diese Einstellung stellt zwei Faktoren in Rechnung. Erstens wurde jeder Wert des Signals xnorm(n), wie vorher angegeben, um 0,5 erhöht. Dies ändert den Durchschnittswert des durch den Sigma-Delta-Modulator geschaffenen Signals von 0 auf 0,5. Dieser von 0 verschiedene Durchschnittswert für das Signal xnorm führt in die Summierung der durch das FIR-Filter ausgeführten Faltung einen Versatz ein. Der Wert dieses Versatzes hängt von dem Gewinnfaktor g der Koeffizientenwerte ab. Eine Sequenz von Nullwerten für das Signal xnorm(n) würde ein nullwertiges Ausgangssignal vom Filter erzeugen, während eine Sequenz von Einserwerten ein Ausgangssignal mit einem Wert von g erzeugen würde. Damit ist der durchschnittliche Versatz g/2. Um diese Gleichstromkomponente zu eliminieren, wird das durch das FIR-Filter geschaffene Ausgangssignal erwünschtermaßen um g/2 reduziert. Das neutralisiert den von 0 verschiedenen Versatz der Abtastungen xnorm(n). Gleichung (4) stellt das Ausgangssignal des Dezimationsfilters dar.
Ein zweite Korrektur des Ausgangssignals y(n) ist erwünscht, da jeder Koeffizientenwert hnorm(k) in Gleichung (4) einen additiven Term dg enthält. Da dieser Term in jedem Koeffizientenwert in einer Faltung oder einem Zyklus des Filters auftritt, wird der dg-Term zu y(n) 2048 mal hinzugefügt, wenn k von 0 bis 2048 jeweils um 1 erhöht wird und xnorm(n-k) die Werte 0 und 1 annimmt. Die nachstehend erläuterten Ausführungen der Erfindung gleichen diese Akkumulie rung der dg-Terme mit dem folgenden Verfahren aus.
Eine Konstante CO wird in die Errechnung von y(n) eingeführt, wie durch die Gleichung (5) angezeigt.
Falls xnorm(n-k) = 1 ist, dann ist [1-xnorm(n-k)] = 0 oder umgekehrt. Wenn CO gleich dg gesetz wird, dann ist demzufolge die Akkumulierung sowohl der dg-Terme wie auch der CO-Terme für jede einzelne Faltung exakt 2048 dg = 2048 CO.
Der Wert des Faktors CO wird so ausgewählt, daß 2048 mal CO den verfügbaren Dynamikbereichs des Akkumulators des Filters überschreiten wird, so daß ein Nullwert im Akkumulator zurückbleibt. Das bedeutet, wenn wie bei den vorliegenden Ausführungen der Erfindung das Filter 27Bit-Abtastwerte für das Signal y(n) erzeugt, der Faktor CO so ausgewählt werden kann, daß 2048 mal CO ein Wert ist, der repräsentiert wird durch eine Binärzahl gefolgt von 27 weniger mächtigen Binärnullen. Dieser Wert ist äquivalent Null, da, wie vorher angegeben, die in dem Filter akkumulierten Werte nicht mit Vorzeichen versehene Binärzahlen sind. Der genaue durch CO repräsentierte Wert hängt dann von dem Positionieren der Wurzelstelle in den durch das Filter erzeugten Abtastwerten ab.
Eine Ausführung des Dezimationsfilters, die mit der vorigen Gleichung (5) verträglich ist, ist in Fig. 6 gezeigt. Das Filter wird als ein Ersatz für das in Fig. 1 gezeigte Filter 116 beschrieben. Das Filter in Fig. 6 enthält 32 FIR-Filter, die parallel als ein einziges Multiratenfilter konfiguriert sind. Wegen der Kürze sind nur drei dieser Filter, F0, F1 und F31, gezeigt. In der in Fig. 6 dargestellten Ausführung sind Koeffizienten für die 32 FIR-Filter durch 32 jeweilige 2048 mal 22 Bit Festwertspeicher (ROM) R0 bis R31 geschaffen. Jedes ROM hält alle 2048 Filter-Koeffizientenwerte, jedoch sind die Adressen äquivalenter Koeffizientenwerte in feinanderfolgenden ROM jeweils um 64 versetzt. Das bedeutet, ROM R0 hält die 2048 Koeffizientenwerte an Adressen 0 bis 2047 in der Reihenfolge von h(0) bis h(2047), ROM R1 hält die Koeffizientenwerte in der Reihenfolge von h(1985) bis h(2047), gefolgt von h(0) bis h(1984). ROM R31 hält die Koeffizientenwerte in der Reihenfolge von h(64) bis h(2047), gefolgt von h(0) bis h(63). Alle ROM R0 bis R31 reagieren auf ein 11Bit-Adreßsignal, das durch einen Zähler 610 in Reaktion auf ein Taktsignal CK mit einer Frequenz, die im wesentlichen gleich 3,072 MHz ist, geschaffen wird. Das Signal CK ist das Abtast-Taktsignal des sigma-Delta Modulators 114, das Abtastwerte zu dem in Fig. 6 gezeigten Dezimationsfilter ergibt. Dieses Taktsignal kann extern zugeführt werden, oder es kann beispielsweise durch einen (nicht dargestellten) kristallgesteuerten Oszillator erzeugt werden.
In Reaktion auf das durch den Zähler 610 geschaffene Adreßsignal sorgt jeder ROM R0 bis R31 für Koeffizientenwerte an den ersten Eingängen der jeweiligen Multiplexer M0 bis M31. Die zweiten Eingänge dieser Multiplexer sind so angeschlossen, daß sie einen Digitalwert CO empfangen, der durch eine Digitalwertquelle 612 geschaffen wird. Die Multiplexer M0 bis M31 werden durch ein Signal xnorm(n), das durch den Sigma-Delta-Modulator 114 geschaffene 1Bit-Ausgangssignal, gesteuert. Wenn das Signal xorm(n) einen Wert 1 besitzt, sind die Multiplexer M0 bis M31 eingerichtet, die gegenwärtig durch die jeweiligen ROM R0 bis R31 geschaffenen Koeffizientenwerte durchzuleiten. Wenn das Signal xnorm(n) einen Wert 0 besitzt, sind die Multiplexer eingerichtet, den digitalen Konstantwert CO durchzuleiten.
Die durch die Multiplexer M0 bis M31 geschaffenen 22Bit- Werte werden während einer Faltung akkumuliert durch jeweilige Akkumulatoren A0 bis A31. Jeder dieser Akkumulatoren enthält einen (nicht gezeigten) 27Bit-Addierer und ein (nicht gezeigtes) 27Bit-Akkumulator-Register. Jeder Akkumulator A0 bis A31 reagiert auf ein jeweils unterschiedliches Steuersignal φ&sub0; bis φ&sub3;&sub1;, um den in seinem Akkumulator-Register auf Null zurückzusetzen, gleichzeitig mit der ins Negative gehende Flanke des Steuersignals. Die Signale φ&sub1; bis φ&sub3;&sub1; sind sich wiederholende Impulssignale, wobei jeder Impuls eine Impulslänge im wesentlichen gleich einer Hälfte einer Periode des Signals CK besitzt. Die Signale φ&sub1; bis φ&sub3;&sub1; besitzen im wesentlichen die gleiche Frequenz, 1,5 kHz, und haben 32 jeweils unterschiedliche Phasen. Wenn alle steuersignale φ&sub1; bis φ&sub3;&sub1; miteinander addiert würden, würde ein Taktsignal mit einer Frequenz von 48 kHz erhalten.
Die durch die Akkumulatoren A0 bis A31 geschaffenen abgetasteten Signale werden an jeweilige Dreistatus-(3state-)Torschaltungen G0 bis G31 angelegt. Jede dieser Torschaltungen oder jedes dieser Gatter reagiert auf ein jeweils anderes der Steuersignale φ&sub1; bis φ&sub3;&sub1;, um den an seinem Eingangsanschluß angelegten Wert auf einen gemeinsamen Bus OUT durchzugeben. Bei dieser Konfiguration werden die durch die jeweiligen Akkumulatoren A0 bis A31 geschaffenen Ausgangswerte der Reihe nach an den Bus durchgeleitet, um ein abgetastetes Datensignal mit einer Abtastfrequenz von 48 kHz zu erzeugen. Unmittelbar nach dem Durchleiten jedes Wertes an den Bus wird der Wert im Akkumulator-Register auf Null zurückgestellt.
Ein Subtraktor 616 ist so angeschlossen, daß er einen Digitalwert g/2 von jeder Abtastung des durch den Bus OUT geschaffenen Signals abzieht. Der Subtraktor 616 kann beispielsweise eine binäre Null in der Position des höchstwertigen Bit (MSB) jedes 26Bit-Wertes, der in dem But OUT geschaffen ist, kaskadieren und jedem Wert einen 27Bit-Zweierkomplement-Wert hinzufügen, der -g/2 darstellt. Das Ausgangssignal y(n) des Subtraktors 616 ist das Ausgangssignal des Dezimationsfilters.
Das mit Bezug auf Fig. 6 beschriebene Filter braucht 1,4 MBit Festwertspeicher, um die 2047 Koeffizienten für die 32 parallelen FIR-Filter zu halten. Fig. 7 zeigt eine erste alternative Ausführung des Dezimationsfilters, die nur 45 kBit Festwertspeicherraum braucht. Bei dieser Ausführung ist ein einziger 2048 x 22Bit ROM 720 für alle Filter gemeinsam benutzbar. Diese gemeinsame Benutzbarkeit wird erreicht durch Partitionieren des ROM in 32 Teile, von denen jeder 64 Koeffizientenwerte enthält. Die Koeffizientenwerte sind in Gruppen von jeweils 64 auf die Partitionen aufgeteilt. Die erste Partition 720a enthält die Koeffizientenwerte hnorm(0) bis hnorm(63), die zweite Partition enthält die Koeffizientenwerte hnorm(64) bis hnorm(127) usw. Die letzte Partition 720z enthält die Koeffizientenwerte hnorm(1984) bis hnorm(2047). Alle Partitionen haben einen gemeinsamen Adreßeingangsanschluß und jede Partition hat einen separaten Ausgangsanschluß. Das Adreß-Eingangssignall für den ROM 222 sind die geringstwertigen Bits (LSB) eines durch einen Zähler 720 geschaffenen 11Bit-Signals.
Die 5 MSB des durch den Zähler 710 geschaffenen Signals werden an einen gemeinsamen Steuer-Eingangsanschluß einer Reihe 722 aus 32 Multiplexern angelegt. Jeder Multiplexer 722a bis 722z besitzt 22 Dateneingangsanschlüsse I0 bis I31 und einen Ausgangsanschluß. Jeder Multiplexer 722a bis 722z wird durch das durch den Zähler 710 geschaffene Steuersignal so konditioniert, daß er selektiv einen seiner Eingangsanschlüsse mit seinem Ausgangsanschluß koppelt. Bei dieser Ausführung der Erfindung ist die Nummer des Eingangsanschlusses, der mit dem Ausgangsanschluß zu einem bestimmten Zeitpunkt gekoppelt ist, der Wert des durch den Zähler 710 geschaffenen 5Bit-Steuersignals.
Die Ausgangsanschlüsse des ROM 720 sind mit den Eingangsanschlüssen der Multiplexer 722 in einer gestuft versetzten Weise verbunden. D.h., der Ausgangsanschluß der ersten Partition 720a ist mit den Eingangsanschlüssen 10, I1 und I31 der Multiplexer 722a, 722b bzw. 722z gekoppelt. Der Ausgangsanschluß der zweiten Partition 720 b ist mit den Eingangsanschlüssen I2, I3 und I1 der jeweiligen Multiplexer 722a, 722b und 722z verbunden. Der Ausgangsanschluß der letzten Partition 722z ist mit den Eingangsanschlüssen I31, I1 und I30 der jeweiligen Multiplexer 722a, 722b und 722z verbunden.
Bei dieser Konfiguration richten die Multiplexer 722a bis 722z die Koeffizientenwerte von dem ROM 720 zu den jeweiligen Multiplexern M0 bis M31 in der gleichen Reihenfolge, wie vorher mit Bezug auf Fig. 6 dargelegt. Der Rest der Schaltung für den in Fig. 7 gezeigten Dezimationsfilter ist identisch zu der vorher mit Bezug auf Fig. 6 beschriebenen, und wird so im einzelnen nicht weiter beschrieben.
Eine dritte alternative Ausführung des Dezimationsfilters 116 ist in Fig. 8 gezeigt. Dieses Filter führt die gleiche Funktion wie die vorstehend mit Bezug auf Fig. 6 und 7 beschriebenen Filter aus unter Benutzung von weniger Schaltungsaufwand. Zusätzlich ist das in Fig. 8 gezeigte Filter leichter als integrierte Schaltung zu realisieren als das mit Bezug auf Fig. 7 beschriebene Filter. Im Nachfolgenden wird die Struktur dieser Schaltung mit Bezug auf Fig. 8, 9 und 10 beschrieben, und dann wird der Betrieb der Schaltung mit Bezug auf Fig. 11 und 12 beschrieben.
Das in Fig. 8 gezeigte Filter ist zur wirksamen Ausführung als eine integrierte Schaltung organisiert. Zu diesem Zweck sind alle Komponenten, die einem ausgewählten Bit eines Koeffizientenwertes entsprechen, in Fig. 8 so angeordnet, daß sie in einer im wesentlichen geraden Linie an der integrierten Schaltung positioniert werden können. Diese Auslegung vereinfacht das Layout der integrierten Schaltung, indem sie dessen Struktur mit vielen identischen Komponenten regelmäßig gestaltet.
Das in Fig. 8 gezeigte Dezimationsfilter enthält einen einzigen ROM 820 mit 2048 x 22Bit, der als 22 Segmente RM0 bis RM21 konfiguriert ist. Um die Zeichnung zu vereinfachen, sind nur drei Segmente RM0, RM20 und RM21 in Fig. 8 gezeigt. Jedes Segment besitzt 128 16Bit-Werte. Die 2048 Bits in einem Segment sind entsprechende Bits der jeweiligen 2048 Koeffizientenwerte. Das bedeutet, Segment RM0 hält die LSB und Segment RM21 die MSB jedes der 2048 Koeffizientenwerte. Die Segmente RM1-RM20 halten die jeweiligen Bits 1 bis 20 für jeden Koeffizientenwert.
Die 22 Segmente des ROM 820 sind parallel konfiguriert mit einem gemeinsamen Adreßeingangsanschluß. Der an den ROM angelegte Adreßwert wird durch einen Zähler 810 erzeugt, wie mit Bezug auf Fig. 11 und 12 nachstehend dargelegt. Der Zähler 810 ist ein 13Bit-Zähler, der durch ein Taktsignal 4CK getaktet wird. Dieses Signal hat eine frequenz von 12,288 MHz, das ist die vierfache Frequenz des vor stehend mit Bezug auf Fig. 6 und 7 beschriebenen Signals CK. Das Signal 4CK kann extern geschaffen oder es kann durch einen (nicht dargestellten) internen kristallgesteuerten Oszillator erzeugt werden. Das an den ROM angelegte Adreßsignal ändert sich mit einer Frequenz von 6,144 MHz, der Hälfte der Frequenz des Signals 4CK.
Jedes Segment des ROM 820 schafft zwei acht-Bit-Ausgangswerte zu jeweils einem anderen der 22 Multiplexer MX0 bis MX21 während eines Speicherzyklus. Nur drei dieser Multiplexer MX0, MX20 und MX21 sind in Fig. 8 gezeigt. Diese Multiplexer sind zusammen mit der Bezugszahl 822 bezeichnet. Die Multiplexer 822 sind mit einer gemeinsamen Steuereingangsklemme konfiguriert, die zum Empfang eines Signals MXC angeschlossen ist, das durch die LSB des durch den Zähler 810 geschaffenen Signals gebildet ist. Jeder Multiplexer MX0 bis MX21 gibt abwechselnd einen seiner zwei Eingangswerte an seinen Ausgangsanschluß. Mit dieser Konfiguration schaffen die Multiplexer 822 einen Koeffizientenwert während jeder Periode des Signals 4CK, 4 komplette Koeffizientenwerte während der Zeit, in der ein Eingangsabtastwert des Signals xnorm(n) geschaffen wird.
Die Ausgangsanschlüsse der Multiplexer MX0 bis MX21 sind mit 22 jeweiligen 8Bit-Ringschiebern (oder Trommelschiebern) BS0 bis BS21 gekoppelt, die zusammen mit dem Bezugszeichen 824 versehen sind. Drei dieser Ringschieber BS0, BS20 und BS21 sind in Fig. 8 gezeigt. Die 22 Ring- oder Trommelschieber BS0 bis BS21 sind gestaltet mit einem gemeinsamen Steuereingangsanschluß, der so verbunden ist, daß er ein acht-Bit- Signal SHC empfängt, das durch eine Folgesteuerung 818 geschaffen wird. Das Signal SHC und die anderen durch die Folgesteuerung 818 geschaffenen Signale werden nachstehend mit Bezug auf Fig. 12 diskutiert.
In Reaktion auf das Signal SHC lassen die Ringschieber BS0 bis BS21 ihre jeweiligen Eingangswerte kreisförmig zwischen 0 und 7 Bits an jeweiligen Ausgangsanschlüssen verschieben. Der Ausgangsanschluß jedes Ringschiebers besitzt 8 Ausgangsklemmen, die jeweils ein entsprechendes Bit eines jeweils anderen Koeffizientenwertes ergeben. Die 8 durch jeden der 22 Ringschieber geschaffenen Bitwerte werden an 8 jeweilige Multiplexer angelegt. Drei dieser Multiplexer, der erste Multiplexer 826, der zweite 836 und der achte 846 sind in Fig. 8 gezeigt. Die Ringschieber 824 sind so gekoppelt, daß sie jeweils einen anderen Koeffizientenwert an einem ersten Eingangsanschluß jeder der 8 Multiplexer 826 bis 846 rekonstruieren.
Die zweiten Eingangsanschlüsse jedes Multiplexers 826 bis 846 sind zum Empfang des durch eine Digitalwertquelle 812 geschaffenen digitalen Konstantwertes CO gekoppelt. Die Multiplexer 826 bis 846 werden durch das Signal xnorm(n) gesteuert, die an ihren ersten Eingangsanschlüssen angelegten Koeffizientenwerte durchzuleiten, wenn das Signal xnorm(n) einen Wert Eins besitzt, und sonst CO durchzuleiten. Während eines Abtastintervalls des Signals xnorm(n) werden vier Koeffizientenwerte an jeden der 8 Multiplexer 826 bis 846 angelegt. Die durch diese Multiplexer geschaffenen Werte (entweder die Koeffizientenwerte oder CO) werden an jeweilige erste Eingangsanschlüsse von 8 Multiplex-Akkumulatoren angelegt, von denen der erste, 828; der zweite, 838; und der achte, 848, gezeigt sind. Jeder dieser Akkumulatoren reagiert auf ein durch die Folgesteuerung 818 geschaffenes Signal AC zur Erzeugen von vier Summen, eine für jeden Koeffizientenwert, während eines Abtastintervalls des Signals xnorm(n). Eine beispielhafte Struktur für einen dieser Akkumulatoren wird nachstehend mit Bezug auf Fig. 10 dargelegt.
Der Betrieb der Akkumulatoren in der Filterschaltung wird mit Bezug auf den Akkumulator 828 beschrieben. Vorher akkumulierte Werte, die in internen Registern des Akkumulators 828 gehalten werden, werden von dem Ausgangsanschluß des Akkumulators durch ein Tor 830 zu einem zweiten Eingangsanschluß des Akkumulators 828 geleitet. Das Tor 830 wird durch ein Signal L0 so gesteuert, daß es den Wert von dem Ausgangsanschluß des Akkumulators verschafft, wenn das Signal L0 einen Wert von logisch Null besitzt, und einen Wert Null, wenn das Signal L0 einen Wert von logisch Eins hat. Wenn das Signal L0 einen Wert logisch Eins hat, wird ein Dreizustands-Tor (3state) 832 freigegeben und der durch den Akkumulator 828 geschaffene Ausgangswert wird an einen Ausgangsbus OB angelegt, der mit allen acht Akkumulatoren 828 bis 848 gekoppelt ist.
Die anderen sieben Akkumulator-Schaltungen haben den gleichen Aufbau und werden in gleicher Weise betrieben wie der Akkumulator 828, das Tor 830 und das Dreizustands-Tor 832. Jedes dieser Tore und Dreizustands-Tore dieser Akkumulatoren wird durch ein jeweils anderes Steuersignal L1, L2, L3, L4, L5, L6 und L7 gesteuert, die durch die Folgesteuerung 818 erzeugt werden. In Abhängigkeit von den Signalen L1 bis L7 werden Abtastwerte an den Bus OB in der richtigen Reihenfolge angelegt, um das Signal ynorm(n) zu bilden. Dieses Signal wird in y(n) gewandelt durch Subtrahieren eines Wertes g/2, der den Gleichstromversatz in dem Signal ynorm(n) darstellt.
Fig. 9 ist ein Schemaschaltbild einerMOSFET-Durchlaß-Transistor-Logikschaltung, das die Struktur und den Betrieb der Ringschieber BS0 bis BS21 darstellt. Um es kurz zu fassen, ist die nachstehend beschriebene Schaltung ein 4Bit x 4Bit Ringschieber. Der Fachmann auf dem Gebiet der Digitallogik- Auslegung kann diese Auslegungsart leicht auf einen 8Bit x 8Bit Ringschieber ausweiten, wie er als Ringschieber BS0 bis BS21 nach Fig. 8 eingesetzt wird.
In Fig. 9 sind an die vier Eingangsklemmen Eingangssignale angelegt: I&sub0;, I&sub1;, I&sub2; und I&sub3;, und es sind Ausgangssignale an vier Ausgangsklemmen verfügbar: O&sub0;, O&sub1;, O&sub2; und O&sub3;. Die Ausgangssignale werden im Kreis um null, ein, zwei oder drei Bitpositionen verschoben in Abhängigkeit von jeweiligen Verschiebungssteuersignalen: S&sub0;, S&sub1;, S&sub2; und S&sub3;.
In Reaktion auf eine als das Signal S&sub0; an die Gate-Elektroden der Transistoren T00, T01, T02 und T03 angelegte logisch Eins werden die Eingangskleinmen I&sub0;, I&sub1;, I&sub2; und I&sub3; mit den Ausgangsklemmen O&sub0;, O&sub1;, O&sub2; und O&sub3; gekoppelt. In Reaktion auf eine als das Signal S&sub1; angelegte logisch Eins koppeln die Transistoren T31, T32 und T33 die Eingangsklemmen I&sub0;, I&sub1; und I&sub2; mit den jeweiligen Ausgängsklemmen O&sub1;, O&sub2; und O&sub3; und der Transistor T30 koppelt die Eingangsklemme I&sub3; mit der Ausgangsklemme O&sub0;. Die Eingangsklemme I&sub3; ist mit dem Transistor T30 über die miteinander verbundenen source-Elektroden der Transistoren T03, T12, T21 und T30 gekoppelt. Die restlichen Schiebesteuersignale S&sub2; und S&sub3; steuern die in Fig. 9 gezeigte Schaltung in der gleichen weise wie die Signale S&sub0; und S&sub1;, um Kreisverschiebungen von jeweils zwei oder drei Bitpositionen zu bewirken.
Eine Schaltung, die zur Verwendung als einer der 8 Multiplex-Akkumulatoren 828 bis 848 der Fig. 8 geeignet ist, ist in Fig. 10 dargestellt. Die in Fig. 10 gezeigte Schaltung enthält einen 27Bit-Addierer 1010, der zum Empfang eines 22Bit-Koeffizientenwertes an einem Eingangsanschluß und eines akkumulierten 27Bit-Wertes von einem von vier Akkumulatorregistern 1012, 1014, 1016 und 1018 gekoppelt ist. Der 22Bit-Koeffizientenwert wird durch Kaskadenbildung von nullwertigen Bits an 5 MSB Positionen auf 27Bit aufgefüllt.
Durch den Addierer 1010 erzeugte Ausgangswerte werden an die Register 1012, 1014, 1016 und 1018 über einen gemeinsamen Bus BRI angelegt. Eines der Register ist ausgewählt, den durch den Addierer 1010 geschaffenen Wert zu laden in Reaktion auf eines von vier Steuersignalen, AC0, AC1, AC2 und AC3. Diese Steuersignale, die zusammen als AC bezeichnet sind, werden an Steuereingangsklemmen von jeweiligen Torschaltungen 1013, 1015, 1017 und 1019 angelegt. Jede dieser Torschaltungen ist zum Empfang eines Signals 4CK' angeschlossen, einer durch einen Inverter 1011 geschaffenen invertierten Version des Signals 4CK. Die Register 1012, 1014, 1016 und 1018 sind konditioniert, die an ihren Eingangsanschlüssen anliegenden 27Bit-Werte zu laden, gleichzeitig mit einer durch die jeweiligen Tore 1013, 1015, 1017 und 1019 in Reaktion auf die jeweiligen Signale AC0, AC1, AC2 bzw. AC3 durchgeleiteten negativ gehenden Flanke des Signals 4CK'.
Die Inhalte der Register 1012, 1014, 1016 und 1018 werden durch jeweilige Dreizustands-Tore 1020, 1022, 1024 bzw. 1026 auf einen gemeinsamen Bus BRO durchgelassen. Diese Tore schaffen den durch ihre jeweiligen Register gehaltenen Wert zu dem Bus BRO, wenn eine logische Eins an ihren Freigabe- Eingangsklemmen anliegt und ergeben sonst eine hohe Impedanz. Die Freigabe-Eingangsklemmen der Dreizustands-Tore 1020, 1022, 1024, 1026 sind angeschlossen, das durch die jeweiligen Torschaltungen 1021, 1023, 1025 und 1027 in Reaktion auf jeweilige Steuersignale AC0, AC1, AC2 und AC3 geschaffene Taktsignal 4CK zu erhalten.
In der in Fig. 8 dargestellten Schaltung arbeiten die Multiplex-Akkumulatoren wie folgt. In Reaktion beispielsweise auf das Steuersignal AC0 wird ein 27Bit-Wert vom Register 1012 über das Dreizustands-Tor 1020 an den Bus BRO angelegt. Dieser Wert wird an den Bus während der ersten Hälfte einer Periode des Taktsignals 4CK angelegt. Der Wert an dem Bus BRO pflanzt sich zu dem zweiten Eingangsanschluß des Addierers 1010 fort und wird zu dem Koeffizienten- oder CO-Wert addiert, der an dem ersten Eingangsanschluß des Addierers angelegt ist. Das Ergebnis wird zum Ende der Taktperiode im Register 1012 gleichzeitig mit der negativ gehenden Flanke des Signals 4CK' gespeichert.
Nur eines der Signale ACO, AC1, AC2 und AC3 ist in irgendeiner Periode des Signals 4CK aktiv. In vier aufeinanderfolgenden Perioden des Signals 4CK sind alle vier Signale aktiv und konditionieren den Addierer 1010, vier Additionsvorgänge durchzuführen. Das Ergebnis jedes dieser Additionsvorgänge wird getrennt in den jeweiligen Registern 1012, 1014, 1016 und 1018 akkumuliert.
Die Struktur des in Fig. 8 gezeigten Dezimationsfilters wurde beschrieben. Das Nachfolgende ist eine Beschreibung des Betriebs des Filters. Um diese Erklärung zu unterstützen ist es vorteilhaft, verschiedene Teilfelder des durch den Zähler 810 in Fig. 8 geschaffenen Zählwertes zu definieren. Fig. 11 ist ein Bitfeld-Diagramm des durch den Zähler 810 geschaffenen Ausgangswertes mit verschiedenen bezeichneten Teilfeldern. Das LSB, Bit 0, des Zählerwertes ist das Signal MXC, das die Multiplexer 822 nach Fig. 8 steuert. Die beiden LSB, Bit 0 und 1, des Wertes bestimmen ein Feld ACC, das zusammen mit einem nachfolgend beschriebenen Feld SSW die Akkumulator-Steuersignale AC bestimmt. Die Signale AC steuern die Reihenfolge, in der die Koeffizienten- und CO-Werte durch die 8 Akkumulatoren 828 bis 848 akkumuliert werden. Die Signale ACC und SSW werden an die Folgesteuerung 818 angelegt, welche die AC-Signale erzeugt.
Bis 1-7 des Zählwertes sind das Feld RMAD, der an den ROM 820 angelegten Adreßwert. Das Feld SSW definiert eine Ein- Bit-Schiebegröße, die während eines Abschnitts eines Abtastintervalls des Signals xnorrm(n) an die Kreisschieber 824 angelegt wird. Der Wert des Signals SSW bestimmt den Abschnitt des Abtastintervalls, in welchem die Ein-Bit-Verschiebung angewendet wird. Wenn das Signal SSW Werte von Eins, Zwei oder Drei besitzt, wird das Signal SHC während der ersten Taktperiode, der ersten zwei Taktperioden bzw. der ersten drei Taktperioden von den vier Taktperioden eines bestimmten Eingangsabtastintervalls um Eins erhöht. Wenn SSW einen Wert von Null besitzt, ändert sich das Signal SHC während des Eingangsabtastintervalls nicht. Schließlich bestimmen Bits 10-12 des Zählwertes ein Feld SHMIN, welches eine Minimal-Verschiebungsgröße definiert, die an den Ringschiebern 824 während eines gesamten Abtastintervalls des Signals xnorm(n) anliegt. In Reaktion auf das Signal SSW kann während eines Abschnitts des Abtastintervalls eine Eins zu dem in diesem Feld gehaltenen Wert addiert werden, um das aktuelle Schiebe-Steuersignal SHC zu erzeugen.
Fig. 12 ist ein Zeitschaubild, das den Betrieb der in Fig. 8, 9 und 10 gezeigten Schaltung während dreier Zeitintervalle illustriert: T&sub0; - T&sub9;, T&sub2;&sub5;&sub5; - T&sub2;&sub6;&sub0; und T&sub1;&sub0;&sub1;&sub9; - T&sub1;&sub0;&sub2;&sub5;. Die bei jedem dieser Zeitwerte angehängten Tiefzahlen, die zum Definieren dieser Intervalle benutzt werden entsprechen den durch den Zähler 810 während dieser Zeitintervalle abgegebenen Zählwerten.
Die Koeffizienten sind im ROM 820 so angeordnet, daß 32 Koeffizientenwerte während jedes Abtastintervals des Signals Xnorm(n) geschaffen werden. Die Abtastungen in jeder Gruppe besitzen Indexwerte, die um 64 verschieden sind. Beispielsweise werden in dem Zeitintervall T&sub0; bis T&sub3; die 32 Koeffizientenwerte hnorm(0), hnorm (64), hnorm(128), ...hnorm(1984) zu den 8 Multiplexern 826 bis 846 geschaffen. Während des Zeitintervalls T&sub4; bis T&sub7; werden die 32 Koeffizientenwerte hnorm(1), hnorm(65), hnorm(129), ... hnorm(1985) zu den 8 Multiplexern geschaffen.
Vier Koeffizientenwerte werden an jeden der acht Multiplexer 826 bis 846 in zeitlicher Abfolge angelegt, eines für jede Periode des Taktsignals 4CK in dem Eingangsabtastintervall. Beispielsweise werden bei dem ersten Abtastzeitintervall die Koeffizientenwerte hnorm(0), hnorm(64), hnorm(128) und hnorm(192) der Reihe nach zu dem Multiplex-Akkumulator 828 geschaffen, während die jeweiligen Koeffizientenwerte hnorm(256), hnorm(320), hnorm(384) und hnorm(448) zu dem Akkumulator 838 geschaffen werden. Damit wird im Wort 0 des ROM 820 jedes Bit des Koeffizientenwerts hnorm(0) als nächstes zu dem entsprechenden Bit des Koeffizientenwertes hnorm(256) gespeichert.
In dem Zeitintervall T&sub0; bis T&sub3; werden vier getorte Koeffizienten-Akkumulationen in jedem der acht Akkumulatoren für die Eingangsabtastwerte xnorm(0) für insgesamt 32 Akkumulationen ausgeführt. Die Multiplex-Akkumulatoren werden der Reihe nach durch Signal AC0, AC1, AC2 und AC3 aktiviert, wobei sie den Werten des Signals ACC nachgehen. Die AC-Signale werden in dieser Reihenfolge aktiviert, wenn das Signal SSW einen Wert von Null besitzt.
Zum Zeitpunkt T&sub0; wird das Signal L0 aktiviert, um den in dem Register 1012 des Akkumulators 828 akkumulierten Wert an den Bus OB anzulegen. Eines der Akkumulator-Wahlsignale L0 bis L7 wird jedesmal aktiviert, wenn das ROM-Adreßsignal RMAD Null wird. Der Indexwert x des bestimmten Signals Lx, das ausgewählt wird, wird angezeigt durch die Formel in Gleichung (6). In Gleichung (6) stellt die Operation "mod" eine modulo-Division dar.
x = (8 - SHMIN - TSSW) mod 8 (6)
wobei: TSSW = 0 falls SSW = 0, und
= 1 falls SSW > 0.
In diesem Fall haben sowohl SSW wie SHMIN Werte Null. Da acht modulo acht Null ist, wird das Signal LO gepulst. Der zu dem Ausgangsbus OB geschaffene Wert ist der gegenwärtig durch den Akkumulator, an dem das Auswahlsignal angelegt ist, akkumulierte Wert. Wie vorher dargestellt, wird ein Wert Null an den Akkumulator-Eingangsanschluß angelegt, wenn der ausgewählte Wert zu dem Bus OB durchgeleitet wird. Damit arbeiten die Wahlsignale L0 bis L7 im wesentlichen in der gleichen Weise wie die vorstehend mit Bezug auf Fig. 6 und 7 beschriebenen Phasensignale φ&sub0; bis φ&sub3;&sub1;.
Zum Zeitpunkt T&sub2;&sub5;&sub6; besitzt das Signal SSW einen Wert Eins. Dieser Wert des Signals SSW ändert die Reihenfolge, in der die Abtastwerte durch jeden der acht Akkumulatoren 828 - 848 akkumuliert werden, und führt eine Verschiebung um eine Bitposition während des ersten Taktzeitraums des Zeitintervalls T&sub2;&sub5;&sub6; - T&sub5;&sub1;&sub1; ein. In Fig. 12 ist die Anderung bei den Akkumulator-Steuersignalen dargestellt durch die Umordnung der AC- Signale in der Weise, daß AC3 zuerst auftritt, gefolgt der Reihe nach durch AC0, AC1 und Ac2. Die Verschiebung um eine Bitposition während der ersten Taktperiode des anliegenden Abtastintervalls wird dadurch dargestellt, daß das Schiebesteuersignal SHC während des Zeitintervalls T&sub2;&sub5;&sub6; einen Wert von Eins und während des Zeitintervalls T&sub2;&sub5;&sub7; - T&sub2;&sub5;&sub9; einen Wert von Null hat.
Um zu verstehen, warum diese Anderungen auftreten, ist zu bedenken, daß bei jedem Durchgang zu dem ROM Adreßraum in 64 Gruppen von jeweils 32 Koeffizienten für die acht Multiplexer 826 bis 846 vorgesehen wird. So summiert jedes Register in jedem der Multiplex-Akkumulatoren 828 bis 848 je 64 Koeffizientenwerte. Bei dem nächsten Durchlauf zu dem Adreßraum des ROM 820 summiert jeder Akkumulator erwünschtermaßen seinen akkumulierten Wert mit den nächsten sequentiellen 64 Koeffizientenwerten. Die in den ersten drei Durchläufen durch den Adreßraum des ROM 820 durchgeführte Akkumulierung wird durch die nachfolgende Tabelle dargestellt. TABELLE Im Akkumulator 828 summierte Koeffizientenwerte Durchlauf Reg.
Wie vorher dargelegt, ändert sich die Reihenfolge und die Zeitgabe der durch das ROM 820 geschaffene Koeffizientenwerte nicht bei den Durchläufen durch den Adreßraum des ROM. So wird die Reihenfolge, in welcher die Register aktiviert werden, um die Koeffizientenwerte zu akkumulieren, Durchlauf für Durchlauf geändert. Damit wird das Register 1012 aktiviert während der ersten Taktperiode jedes Abtastzeitintervalls in dem ersten Durchlauf durch den Adreßraum, in der zweiten Taktperiode des Abtastzeitintervalls während des zweiten Durchlaufs durch den Adreßraum usw. Die Verschiebung von einer Bitposition während der ersten Taktperiode des Abtastzeitintervalls während des zweiten Durchlaufs durch den Adreßraum ersetzt die Koeffizientenwerte hnorm(0) bis hnorm(63) durch die benachbarten Koeffizientenwerte im ROM 820, hnorm(256) bis bnorm(319). Da die Reihenfogle der Akkumulierung geändert wurde, werden diese Koeffizientenwerte an das vierte Register 1018 des Akkumulators 828 angelegt.
Wieder mit Bezug auf Fig. 12 wird die Auswahlleitung L7 aktiviert, wenn das Signal RMAD Null wird. Das tritt ein, wenn das Register 1018 des Akkumulators 848 gelesen wird. Demzufolge wird der Wert in dem Register an den Ausgangsbus OB angelegt, während ein Wert Null an den Eingangsanschluß des Akkumulators angelegt wird. In diesem Fall hat das Signal SHC einen Wert Eins, da das Signal SSW nicht Null ist. Nach der Gleichung (6) wird das Wahlsignal L7 aktiviert, um einen Ausgangswert an dem Bus OB zu schaffen.
Der letzte in Fig. 12 gezeigte Zeitintervall stellt den Übergang auf einen Nicht-Null-Wert für das Signal SHMIN dar. In dem Zeitintervall T&sub1;&sub0;&sub2;&sub0; besitzt das Signal SSW einen Wert Drei, der anzeigt, daß das Signal SHC während der ersten drei Taktperioden T&sub1;&sub0;&sub2;&sub0; bis T&sub1;&sub0;&sub2;&sub3; des anliegenden Abtastintervalls um Eins aufzuzählen ist. Dieser Wert des Signals SSW ändert auch die Reihenfolge der Akkumulierung, so daß AC1 zuerst auftritt, der Reihe nach gefolgt von AC2, AC3 und Ac0.
In dem Zeitintervall T&sub1;&sub0;&sub2;&sub4; wird das Signal SHMIN Eins und das Signal SSW wird Null. Das Signal SHC besitzt den Wert Eins und demzufolge wird das Wahlsignal L7 aktiviert, wenn das Signal RMAD Null wird. Dieses Wahlsignal konditioniert den Akkumulator 848, den Inhalt des Registers 1012 an den Ausgangsbus OB anzulegen und einen Nullwert an den Eingangsanschluß des Akkumulators anzulegen, um den nächsten Koeffizienten-Akkumulierungszyklus für das Register zu beginnen. In dem Zeitintervall T&sub1;&sub0;&sub2;&sub4; - T&sub1;&sub0;&sub2;&sub7; sind die Koeffizientenwerte hnorm(256), hnorm(320), hnorm(384) und hnorm(448) an den Multiplexer 826 angelegt. Diese Koeffizientenwerte werden an den Multiplexer 836 während des Zeitintervalls T&sub0; - T&sub3; angelegt.
Der Betrieb des Dezimationsfilters hält in der vorstehend umrissenen Weise an. Wenn bei T&sub8;&sub1;&sub9;&sub2; der Zählerwert von 8192 auf 0 überfließt, beginnt das Zeitgabediagramm wieder bei T&sub0;.

Claims

1. Filtersystem zum Verarbeiten eines abgetasteten Dateneingangssignals mit einem Speicher (820), der Q Koeffizientenwerte hält, die einen Teil eines Einzelimpuls-Ansprechens angeben, und zum aufeinanderfolgenden Erzeugen von N diese Koeffizientenwerte an mehreren Ausgängen, wobei Q und N ganze Zahlen sind; mehreren prozessoren einschließlich einer Gatterschaltung (826) und eines Akkumulators (828, 830), der das Eingangssignal mit den N Koeffizientenwerten kombiniert, um N gefilterte Ausgangssignale zu erzeugen; einem Controller (818), der die Korrespondenz zwischen den N Koeffizientenwerten und den mehreren Prozessoren ändert, und einer Schaltung (816), die die N gefilterten Ausgangssignale kombiniert, um ein einziges gefiltertes Ausgangssignal zu erzeugen,

dadurch gekennzeichnet, daß

der die Q Koeffizientenwerte haltende Speicher (820) beide Hälften eines symmetrischen Impuls-Ansprechens angibt, und

eine Koeffizienten-verteilungseinrichtung vorgesehen ist, die ein Ringschieberegister (824) umfaßt, das mit dem Speicher gekoppelt ist und auf ein Steuersignal (SHC) anspricht, das von dem Controller erzeugt wird, um die N Koeffizientenwerte nacheinander in Gruppen von P Koeffizientenwerten an die mehreren Prozessoren in einer Korrespondenz zu verteilen, die von dem Steuersignal bestimmt wird, wobei P eine ganze zanl kleiner N ist.

2. Filtersystem nach Anspruch 1, wobei:

das Eingangssignal ein Einzel-Bit-Digitalsignal ist;

die Q Koeffizientenwerte jeweils M-Bit-Digitalwerte sind, wobei M eine ganze zanl ist;

die digitalen Akkumulatoren der mehreren Prozessoren jeweils L-Bit-Digitalwerte verarbeiten, wobei L eine ganze zahl größer als M ist, und

die mehreren digitalen Akkumulatoren auf das Eingangssignal ansprechen, um selektiv die P Koeffizientenwerte zu akkumulieren, die von der Verteilungseinrichtung zur Verfügung gestellt werden.

3. Filtersystem nach Anspruch 2, wobei:

der Speicher K Segmente (RM0, RM20, RM21) hat, von denen jedes zum Vorsehen eines jeweils unterschiedlichen Teils eines jeden der N Koeffizientenwerte ausgebildet ist, wobei K eine ganze zahl ist, und

die Koeffizienten-Verteilungseinrichtung K Schiebeeinrichtungen (BS0, BS20, BS21) umfaßt, die jeweils einen Eingang haben, der mit einem jeweils unterschiedlichen einen der K segmente des Speichers gekoppelt ist, sowie mehrere Ausgänge haben, die mit den jeweiligen Prozessoren gekoppelt sind, um jeweils unterschiedliche Teile der N Koeffizientenwerte an die mehreren Prozessoren zur Verfügung zu stellen.

4. Filtersystem nach Anspruch 3, wobei jedes der K Segmente des Speichers Werte zur Verfügung stellt, die jeweils einen zugeordneten Bit-Stellenwert von N der Q Koeffizientenwerte angeben.

5. Filtersystem nach Anspruch 2, wobei jeder der mehreren Akkumulatoren ein Zeit-Multiplex-Akkumulator (1010, 1012, 1014, 1016, 1018, 1020, 1022, 1024, 1026) ist.

6. Filtersystem zum Verarbeiten eines digitalen Einzel-Bit abgetasteten Dateneingangsignals zum Erzeugen eines Multi-Bit digitalen abgetasteten Datenausgangssignals, mit einem Speicher (820), der Q Koeffizientenwerte hält, und einer Akkumulatorschaltung (828, 830), die mit dem Speicher verbunden ist und auf das abgetastete Dateneingangssignal anspricht, das erste oder zweite Werte zum selektiven Zusammenfassen der Koeffizientenwerte hat, um Multi-Bit- Abtastwerte zu erzeugen, die das Ausgangssignal angeben,

dadurch gekennzeichnet, daß

jeder der Q Koeffizientenwerte, der von dem Speicher gehalten wird, durch Addition eines von Null verschiedenen positiven Abweichwertes normalisiert wird;

eine Quelle (812) eines kompensierenden Koeffizienten vorgesehen ist, der einen Null-Koeffizientenwert angibt, der in der Weise der von dem Speicher gehaltenen Koeffizientenwefte normalisiert ist, und

mit dem Speicher eine Einrichtung (826) gekoppelt ist, die auf das abgetastete Dateneingangssignal anspricht, das erste oder zweite Werte hat, um selektiv jeweils den Kompensationskoeffizientenwert oder einen der Koeffizientenwerte, die von dem Speicher gehalten sind, an die Akkumulatorschaltung zu geben.

7. Filtersystem nach Anspruch 6, wobei:

die Akkumulatorschaltung L-Bit digitale Akkumulatoren umfaßt, wobei L eine ganze Zahl ist, und

der Kompensationskoeffizientenwert derart gewählt ist, daß die Q-malige Akkumulation des Kompensationskoeffizientenwertes ein I-Bitwert ist, der Nullen in den L wenigerwertigen Bitstellen hat, wobei I eine ganze Zahl größer als L ist.