DE69928875T2 - Delta-Sigma Modulator mit verbesserter Spitzenwertgenauigkeit - Google Patents

Delta-Sigma Modulator mit verbesserter Spitzenwertgenauigkeit Download PDF

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Description

  • Die vorliegende Erfindung betrifft Oversampling A/D-Wandler. Die vorliegende Erfindung betrifft insbesondere Verfahren und Vorrichtungen zum Verbessern der Fullscale- oder Maximalwert-Genauigkeit eines Delta-Sigma-Modulators in einem Oversampling A/D-Wandler.
  • Für die Umwandlung eines zeitlich kontinuierlichen Analogsignals in eine zeitlich diskrete Digitaldarstellung sind typischerweise eine Anti-Alias-Filterung, eine Abtastung und eine Digitalisierung erforderlich. Durch ein Anti-Alias-Filter wird gewährleistet, dass ein analoges Eingangssignal vor der Abtastung geeignet bandbegrenzt wird. Ein Abtaster tastet das gefilterte Eingangssignal in diskreten Zeitintervallen T ab (typischerweise beträgt T = 1/Fs, wobei Fs die Abtastfrequenz bezeichnet). Die Abtastfrequenz Fs wird typischerweise so ausgewählt, dass sie der doppelten Bandbreite des gefilterten analogen Eingangssignals entspricht. Schließlich wandelt ein Quantisierer oder A/D-Wandler die Abtastwerte in einen diskreten Satz von Werten um. Herkömmliche A/D-Wandler führen typischerweise eine Abtastung und eine Digitalisierung aus, wohingegen separate diskrete Komponenten oder integrierte Schaltungen eine Anti-Aliasing-Operation ausführen.
  • Oversampling A/D-Wandler tasten dagegen ein analoges Eingangssignal mit einer Rate DFs ab, die größer ist als die doppelte Bandbreite des analogen Eingangssignals. Ein Oversampling Wandler weist typischerweise ein Anti-Alias-Filter, eine Abtasteinrichtung und einen Modulator (A/D-Wandler) auf, die bei der erhöhten Rate DFs betrieben werden, und ein digitales Filter. Durch das digitale Filter, das typischerweise als Dezimator bezeichnet wird, wird eine Tiefpassfilterung zum Unterdrücken von Signalen mit Frequenzen oberhalb von Fs/2 und eine Abtastratenreduzierung zum Vermindern der Abtastrate auf die gewünschte Rate Fs bereitgestellt.
  • Als Ergebnis der höheren Eingangssignalabtastrate gelten für Oversampling Wandler weniger strenge Anti-Alias-Filteranforderungen als für herkömmliche Wandler. Außerdem wird durch Oversampling Wandler eine niedrigere Digitalisierungsrauschleistung und damit ein verbessertes Signal-Rausch-Verhältnis im Vergleich zu herkömmlichen Wandlern erhalten.
  • A/D-Wandler werden typischerweise über einen Bereich betrieben, der durch ein maximales und ein minimales Eingangssignal spezifiziert ist. Das maximale Eingangssignal wird typischerweise als Fullscale-Eingangssignal bezeichnet. Unter idealen Bedingungen wird, wenn dem Wandler ein Fullscale-Eingangssignal zugeführt wird, durch den Wandler ein Fullscale-Ausgangssignal bereitgestellt. In der Realität unterscheidet sich das tatsächliche Ausgangssignal des Wandlers jedoch vom idealen Ergebnis, wobei die Differenz zwischen dem tatsächlichen Ausgangssignal und dem idealen Ausgangssignal als Fullscale-Fehler bezeichnet wird. Ein über den Maximal- oder Fullscale-Bereich genauer Wandler hat einen Fullscale-Fehler von null.
  • Ein über den Maximal- oder Fullscale-Bereich genauer Oversampling Wandler ist in Aufgabengebieten, wie beispielsweise zur Datenerfassung, für Test- und Meßinstrumentierungen, zur industriellen Steuerung, usw. von besonderer praktischer Bedeutung, weil durch den Wandler ein DC-genaues Wandlerergebnis, außerordentliche Störsignalunterdrückungs eigenschaften und einfache Anti-Alias-Anforderungen bereitgestellt werden.
  • Nachstehend wird unter Bezug auf 1 eine herkömmliche Implementierung eines Delta-Sigma-Oversampling-Wandlers beschrieben. Der Wandler 10 weist eine Subtraktionsschaltung 12, Integratoren 14, 16 und 18, einen Ausgangsaddierer 20, einen Vergleicher 22, einen Taktgenerator 24 und ein digitales Filter 26 auf.
  • Basierend auf dem Zustand eines Taktsignals CLKA und eines Digitalsignals A subtrahiert die Subtraktionsschaltung 12 ein analoges Referenzsignal VREF von einem analogen Eingangssignal VINPUT. Der Integrator 14 integriert ein erhaltenes Fehlersignal E während jedes Zyklus eines Taktsignals CLKB und erzeugt ein Ausgangssignal IE1. Der Integrator 16 integriert das Signal IE1 während jedes Zyklus eines Taktsignals CLKC und erzeugt ein Ausgangssignal IE2. Der Integrator 18 integriert das Signal IE2 während jedes Zyklus eines Taktsignals CLKD und erzeugt ein Ausgangssignal IE3. Der Ausgangsaddierer 20 erzeugt die algebraische Summe der Ausgangssignale IE1, IE2 und IE3, um ein in dritter Ordnung integriertes und rückkopplungskompensiertes Fehlersignal IE zu erzeugen.
  • Der Vergleicher 22 vergleicht für jeden Zyklus eines Taktsignals CLKE das Fehlersignal IE mit einem internen Referenzsignal (nicht dargestellt) und erzeugt ein digitales Ausgangssignal Y. Das digitale Ausgangssignal Y hat nur zwei mögliche Zustände und kann daher in einer Binärform durch ein einziges Bit dargestellt werden.
  • Der Taktgenerator 24 erzeugt die Taktsignale CLKA, CLKB, CLKC, CLKD und CLKE von einem externen Steuersignal CLK mit geeigneten relativen Phasenbeziehungen für die spezifischen Implementierungen der Modulatorblöcke.
  • Der digitale Strom Y enthält eine Digitaldarstellung des Verhältnisses R zwischen dem Eingangssignal VINPUT und dem Referenzsignal VREF. Das Ausgangssignal Y kann durch eine Digitalverarbeitung im Dezimierungsfilter 26 extrahiert und weiter umgewandelt werden. Das Ausgangssignal D des digitalen Filters 26 stellt das Umwandlungsergebnis dar.
  • Das Fullscale-Ausgangssignal des Wandlers 10 gleicht dem Ausgangssignal DFSI des Wandlers, wenn dem Wandler ein Fullscale-Signal VFSI als Eingangssignal VINPUT zugeführt wird. Unter idealen Bedingungen ist das Verhältnis k zwischen dem Fullscale-Eingangssignal VFSI und VREF definiert durch:
  • Figure 00040001
  • Im Allgemeinen ist k eine von null verschiedene Proportionalitätskonstante, deren Wert vom Arbeitsbereich des Wandlers abhängt.
  • Infolge von Toleranzen von Komponenten oder Bauteilen und Änderungen von Arbeits- oder Betriebszuständen ist das tatsächliche Ausgangssignal des Wandlers jedoch dem Signal DFSI nicht gleich, wenn dem Eingang des Wandlers das Signal VFSI zugeführt wird. Stattdessen gleicht das tatsächliche Ausgangssignal des Wandlers dem Signal DFSI, wenn dem Eingang des Wandlers ein Eingangssignal VFSA zugeführt wird. Das Verhältnis RFS zwischen VFSA und dem Referenzsignal VREF ist gegeben durch:
  • Figure 00040002
  • Der relative Fullscale-Fehler EFS ist definiert durch:
  • Figure 00040003
  • Unter idealen Bedingungen ist RFS = k und EFS = 0.
  • In herkömmlichen Oversampling A/D-Wandlern ist eine digitale Kalibrierung zum Kompensieren des Fullscale-Fehlers verwendet worden. Beispielsweise wird in einem Oversampling A/D-Wandler des Typs AD7714, hergestellt von Analog Devices Inc., Norwood, Massachusetts ein derartiges Verfahren implementiert. Insbesondere führt der Wandler AD7714 einen dedizierten Fullscale-Selbstkalibrierungsumwandlungsprozess aus, während dem dem Wandlereingang ein intern erzeugtes Signal VFSI zugeführt wird. Im Idealfall ist das Wandlerausgangssignal das Signal DFSI. Das tatsächliche Ausgangssignal DFSA wird mit dem gewünschten Ausgangssignal DFSI verglichen, und ein digitaler Computer bestimmt den Fehler EFS und einen geeigneten Korrekturfaktor Kc. Anschließend wendet der digitale Computer den Korrekturfaktor Kc auf alle Wandlerergebnisse D an.
  • Für die im Wandler AD7714 verwendeten Operationen sind komplexe Schaltungen erforderlich, durch die die Größe, der Energieverbrauch und das intern erzeugte Rauschen des Wandlers zunehmen. Außerdem wird bei einer Änderung der Umgebungsbedingungen der vorher berechnete Korrekturkoeffizient Kc ungültig, so dass ein neuer Fullscale-Kalibrierungszyklus erforderlich wird. Weil durch digitale Kalibrierungszyklen der Datendurchsatz des Wandlers abnimmt, führen häufige digitale Kalibrierungen zu einer verminderten Umwandlungsrate.
  • Die Fullscale-Genauigkeit des Wandlers 10 hängt primär von der Genauigkeit der Eingangs-Subtraktionsschaltung 12 ab. In typischen Schaltungsimplementierungen sind die Subtraktionsschaltung 12 und der Integrator 14 in einer einzigen Switched-Capacitor- oder Schaltkondensator-Schaltung kombiniert, so dass die Genauigkeit der Subtraktionsfunktion von dem Verhältnis der Kapazitätswerte der beiden Eingangssignalabtastkondensatoren abhängt. Es ist versucht worden, dieses kritische Verhältnis in herkömmlichen Schaltungen unter Verwendung bekannter IC-Designtechniken zu steuern. Obwohl durch diese IC-Designtechniken die mit einer digitalen Kalibrierung verbundenen Nachteile eliminiert werden, ist durch diese Schaltungsdesigntechniken nicht die erwünschte Genauigkeit erzielt worden. In der US-A-5134401 ist ein dem Wandlertyp AD7714 ähnlicher Wandler dargestellt.
  • Daher wäre es wünschenswert, einen Delta-Sigma-A/D-Wandler mit einem verminderten Fullscale-Fehler bereitzustellen, für den keine digitale Kalibrierung erforderlich ist.
  • Es wäre außerdem wünschenswert, einen Delta-Sigma-A/D-Wandler mit einem verminderten Fullscale-Fehler bereitzustellen, der nicht von kritischen Kapazitätsverhältnissen abhängt.
  • In der US-A-5729232 ist eine kombinierte Integrator- und A/D-Wandlerschaltung mit gemeinsamem Kondensator mit einem datenabhängigen Abgleich (Data Dependency Cancellation) beschrieben, in der eine einzige, gemeinsame Kondensatorkonfiguration verwendet wird.
  • Daher ist es eine Aufgabe der vorliegenden Erfindung, einen Delta-Sigma-A/D-Wandler mit einem verminderten Fullscale-Fehler bereitzustellen, für den keine digitale Kalibrierung erforderlich ist.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, einen Delta-Sigma-A/D-Wandler mit einem verminderten Fullscale-Fehler bereitzustellen, der nicht von kritischen Kapazitätsverhältnissen abhängt.
  • Gemäß diesen und anderen Aufgaben der vorliegenden Erfindung wird eine Subtrahierer-/Integratorschaltung mit Eingangssignalabtastkondensatoren CIN und CREF bereitgestellt, deren Kapazitätsverhältnis als rationale Zahl N/M darstellbar ist, wobei N und M teilerfremde ganze Zahlen sind. Durch die Schaltung wird dieses Verhältnis unter Verwendung von N + M verschiedenen Einheitskondensatoren CU2, CU2, ... CU(M+N) unter der Steuerung einer Zustandsmaschine bereitgestellt. Die Zustandsmaschine veranlasst, dass jeder der verschiedenen Einheitskondensatoren CU1, CU2, ... CU(M+N) ein Eingangssignal eine erste vorgegebene Anzahl von Malen abtastet, um einen äquivalenten Eingangskondensator CIN zu konstruieren, und veranlasst, dass jeder der verschiedenen Einheitskondensatoren CU1, CU2, ... CU(M+N) ein oder mehrere Referenzsignale eine zweite vorgegebene Anzahl von Malen abtastet, um einen äquivalenten Referenzkondensator CREF zu konstruieren. Das Verhältnis zwischen der ersten vorgegebenen Anzahl und der zweiten vorgegebenen Anzahl gleicht dem gewünschten Verhältnis N/M. Dadurch ist das Verhältnis zwischen den Kapazitätswerten der äquivalenten Kondensatoren CIN und CREF nur von den Zuständen der Zustandsmaschine abhängig, die praktisch mit unbegrenzter Genauigkeit steuerbar sind.
  • Die vorstehenden Aufgaben und Merkmale der vorliegenden Erfindung werden nachstehend anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen verdeutlicht, in denen gleiche Bezugszeichen gleiche strukturelle Elemente bezeichnen, es zeigen:
  • 1 ein schematisches Blockdiagramm eines herkömmlichen Delta-Sigma-A/D-Datenwandlers;
  • 2A ein schematisches Blockdiagramm eines herkömmlichen Subtrahierer-/Integratorblocks, und 2B ein Zeitdiagramm für die Schaltung von 2A;
  • 3A ein erläuterndes Diagramm eines herkömmlichen IC-Kondensators, und 3B ein Diagramm von zwei Kondensatoren, die aus dem in 3A dargestellten IC-Kondensator gebildet werden;
  • 4 ein schematisches Diagramm einer erläuternden Ausführungsform eines erfindungsgemäßen Subtrahierer-/Integratorblocks und einer Zustandsmaschine;
  • 5 ein Zeitdiagramm für die Schaltung von 4;
  • 6 ein schematisches Diagramm einer zur Erläuterung dienenden alternativen Ausführungsform eines erfindungsgemäßen Subtrahierer-/Integratorblocks und einer Zustandsmaschine; und
  • 7 ein Zeitdiagramm für die Schaltung von 6. Zum besseren Verständnis der vorliegenden Erfindung werden zunächst eine herkömmliche Subtrahierer-/Integratorschaltung und die Schaltungskomponenten beschrieben, die einen Fullscale-Fehler beeinflussen. Daraufhin werden eine Modifizierung der herkömmlichen Subtrahierer-/Integratorschaltungen und alternative Ausführungsformen beschrieben.
  • A. Herkömmliche Subtrahierer-/Integratorschaltung
  • Nachstehend wird unter Bezug auf 2 eine herkömmliche Schaltung beschrieben, die die Funktion eines Subtrahierers 12 und eines Integrators 14 von 1 kombiniert. Die Schaltung 30 weist einen Verstärker 32 mit einem invertierenden Eingang VIN, einem nichtinvertierenden Eingang VIP und einem Ausgang VOUT auf. Ein Integrationskondensator CF ist zwischen VIN und VOUT geschaltet. Ein Kondensator CREF wird über Schalter S1 und S2 zwischen einem Referenzknoten –VREF und VIN verbunden und über Schalter S3 und S4 mit einem Bias- oder Vorspannungsknoten VBIAS verbunden. Ein Kondensator CIN wird durch Schalter S7 und S8 zwischen einem Eingangssignalknoten VINPUT und VIN verbunden und durch Schalter S5 und S6 mit VBIAS verbunden. Der Schalter S1 wird durch ein Taktsignal ϕ1 gesteuert. Die Schalter S4, S6 und S7 werden durch ein Taktsignal ϕ2 gesteuert, und die Schalter S2, S3, S5 und S8 werden durch ein Taktsignal ϕ3 gesteuert. Eine Zustandsmaschine 34 empfängt Signale CLKA und Y als Eingangssignale (vgl. 1) und erzeugt die Taktsignale ϕ1, ϕ2 und ϕ3. 2B zeigt die zeitlichen Beziehungen zwischen CLKA, Y, ϕ1, ϕ2 und ϕ3. Das Signal Y kann sich nur bei der Anstiegsflanke des Signals CLKA ändern.
  • Die Schaltung 30 empfängt das Eingangssignal VINPUT und das Signal –VREF und erzeugt ein Zwischensignal IE1 (1) am Ausgang VOUT. Das intern erzeugte Vorspannungssignal VBIAS (das dem Erdpotential der Schaltung entsprechen kann) wird als Referenzsignal zum Auf- und Entladen der Ladungsübertragungskondensatoren CIN und CREF und des Integrationskondensators CF verwendet. Wenn Y und CLKA beide den Zustand "HOCH" aufweisen, tastet der Kondensator CREF das Signal –VREF ab, und der Kondensator CIN tastet das Signal VINPUT ab. Wenn Y den Zustand "NIEDRIG" und CLKA den Zustand "HOCH" aufweist, bleibt der Kondensator CREF entladen (d.h. er tastet tatsächlich 0 Volt ab), und der Kondensator CIN tastet das Signal VINPUT ab. In beiden Fällen werden, wenn CLKA sich vom Zustand "HOCH" auf den Zustand "NIEDRIG" ändert, die in den Kondensatoren CREF und CIN gespeicherten Ladungen zum Integrationskondensator CF übertragen.
  • Für die Schaltung 30 ist die Fullscale-Genauigkeit primär von der Genauigkeit des Verhältnisses zwischen CREF und CIN abhängig. Insbesondere wird, wenn die Taktsignale ϕ1 und ϕ2 beide den Zustand "HOCH" aufweisen, im Kondensator CREF eine dem Referenzsignal –VREF proportionale elektrische Ladung QREF(QREF = –CREF·VREF) gespeichert, und im Kondensator CIN wird dem Eingangssignal VINPUT Proportionale elektrische Ladung QIN (QIN = CIN·VINPUT) gespeichert. Beim nächsten Impuls von ϕ3 (d.h., wenn ϕ2 auf den Zustand "NIEDRIG" und ϕ3 auf den Zustand "HOCH" schaltet), werden die elektrischen Ladungen QIN und QREF zum Integrationskondensator CF übertragen. Der Verstärker 32 erleichtert die Ladungsübertragung. Der Verstärker 32 kann auf verschiedene bekannte Weisen implementiert werden.
  • Ein vollständiger Zyklus der Zustandsmaschine 34 ist als ein vollständiger Zyklus von CLKA definiert, der einen vollständigen Zyklus der Taktsignals ϕ2 und ϕ3 einschließt. Am Ende eines vollständigen Zyklus des Signals CLKA, ist, wenn Y den Zustand "HOCH" aufweist, die zum Integrationskondensator CF übertragene Gesamtladung QTOT(HOCH) der Summe aus den während des Zyklus in den Kondensatoren CREF und CIN gespeicherten Ladungen gleich: QTOT(HOCH) = CIN·VINPUT – CREF·VREF (4)
  • Am Ende eines vollständigen Zyklus des Signals CLKA ist, wenn Y den Zustand "NIEDRIG" aufweist, die zum Integrationskondensator CF übertragene Gesamtladung QTOT(NIEDRIG) der Summe aus den während des Zyklus in CREF (dessen Ladung gleich null ist) und CIN gespeicherten Ladungen gleich: QTOT(NIEDRIG) = CIN·VINPUT (5)
  • Das Verhältnis QTOT(NIEDRIG)/QTOT(HOCH) ist vom Verhältnis von CIN zu CREF und von dem relativen Spannungsverhältnis von VINPUT zum Referenzsignal VREF abhängig. Daher ist die Fullscale-Genauigkeit des Modulators vom Verhältnis von CIN zu CREF abhängig.
  • In der IC-Technologie ist der Kapazitätswert der Fläche der oberen und der unteren Kondensatorplatte proportional und der Dicke des Dielektrikums zwischen den beiden Platten umgekehrt proportional. Unter der Voraussetzung, dass die Dicke des Dielektrikums für Kondensatoren in einer integrierten Schaltung gleich ist, ist das Verhältnis der Kapazitätswerte der beiden Kondensatoren ausschließlich von ihren Flächenverhältnissen abhängig. Daher wird in herkömmlichen IC-Techniken typischerweise versucht, die Genauigkeit des Verhältnisses der Kapazitätswerte der Kondensatoren CIN zu CREF durch Kontrollieren der Genauigkeit des Verhältnisses der Flächen dieser beiden Kondensatoren zu verbessern.
  • Um die Genauigkeit des Flächenverhältnisses zu verbessern, werden IC-Kondensatoren typischerweise unter Verwendung identischer "Einheits"-Kondensatoren konstruiert, die miteinander verbunden sind, um spezifische Kapazitätswerte bereitzustellen. 3 zeigt ein Beispiel einer typischen herkömmlichen Technik zum Konstruieren von Kondensatoren CIN und CREF mit einem Kapazitätsverhältnis von 1:2. 3A zeigt einen Einheitskondensator 40 mit einer oberen Platte 42, einer unteren Platte 44, einem durch einen Kontakt 50 mit der unteren Platte 44 verbundenen Leiter 46 und einem durch einen Kontakt 52 mit der oberen Platte 42 verbundenen Leiter 48.
  • 3B zeigt aus Einheitskondensatoren 40 gebildete Kondensatoren CIN und CREF. Insbesondere wird CREF aus zwei Einheitskondensatoren gebildet und weist obere Platten 66, die durch einen Leiter verbunden sind, und eine untere Platte 62 auf. CIN ist aus einem einzigen Einheitskondensator konstruiert und besteht aus einer oberen Platte 68 und einer unteren Platte 64. Obwohl durch derartige herkömmliche Konstruktions- oder Designtechniken die Verhältnisgenauigkeiten verbessert werden, wird durch diese Techniken kein sehr kleiner Fullscale-Fehler in Oversampling Delta-Sigma-A/D-Wandlern ermöglicht.
  • B. Erfindungsgemäße Subtrahierer-/Integratorschaltung
  • Gemäß den erfindungsgemäßen Prinzipien wird eine Subtrahierer-/Integratorschaltung für Oversampling Delta-Sigma-A/D-Wandler bereitgestellt, durch die Eingangs-Abtastkondensatoren CIN und CREF mit einem Kapazitätsverhältnis bereitgestellt werden, das als eine rationale Zahl N/M darstellbar ist, wobei N und M teilerfremde ganze Zahlen sind. Durch die Schaltung wird dieses Verhältnis unter Verwendung von N + M verschiedenen Einheitskondensatoren CU1, CU2, ... CU(M+N) unter der Steuerung einer Zustandsmaschine bereitgestellt.
  • Insbesondere steuert die Zustandsmaschine, wie jeder der verschiedenen Einheitskondensatoren CU1, CU2, ... CU(M+N) zum Abtasten der Signale VINPUT und –VREF verwendet wird. Während eines vollständigen Zyklus der Zustandsmaschine (d.h. eines Zyklus des Signals CLKA in 1) tastet jeder Einheitskondensator CU1, CU2, ... CU(M+N) das Signal VINPUT eine erste vorgegebene Anzahl von Malen ab, um einen äquivalenten Eingangskondensator CIN zu konstruieren. Ähnlicherweise tastet jeder Einheitskondensator CU1, CU2, ... CU(M+N) in Abhängigkeit davon, ob Y den Zustand "NIEDRIG" oder "HOCH" aufweist, das Signal –VREF (oder +VREF) eine zweite vorgegebene Anzahl von Malen ab, um einen äquivalenten Eingangskondensator CREF zu konstruieren.
  • Die erste vorgegebene Anzahl ist gleich C(M + N – 1, N – 1), wobei C(i, j) ein bekannter Binomialkoeffizient ist:
  • Figure 00120001
  • Die zweite vorgegebene Anzahl ist gleich C(M + N – 1), M – 1).
  • Ein Zustandsmaschinenzyklus entspricht einem Zyklus des Signals CLKA (1). Die Zustandsmaschine arbeitet jedoch mit der C(M + B, N)-fachen Frequenz von CLKA. Das Ergebnis des Zustandsmaschinenzyklus entspricht einem äquivalenten Eingangskondensator mit der Kapazität CIN = N·C(M + N), N)·CUNIT und einem äquivalenten Referenzkondensator mit der Kapazität CREF = M·C(M + N), N)·CUNIT wobei CUNIT der Kapazitätswert des Einheitskondensators ist. Jeder Einheitskondensator CU1, CU2, ... CU(M+N) wird zum Konstruieren des äquivalenten Kondensators CIN exakt C(M + N – 1, N – 1)-mal verwendet, und zum Konstruieren des äquivalenten Kondensators CREF exakt C(M + N – 1, M – 1)-mal. Daher wird das Verhältnis zwischen den äquivalenten Kondensatoren CIN und CREF unabhängig vom tatsächlichen Wert der M + N verschiedenen Einheitskondensatoren CU1, CU2, ... CU(M+N) exakt N/M.
  • Nachstehend wird unter Bezug auf 4 eine exemplarische Ausführungsform einer erfindungsgemäßen Subtrahierer-/Integratorschaltung beschrieben, wobei N = 1 und M = 2 beträgt. Eine Subtrahierer-/Integratorschaltung 70 weist einen Verstärker 72 mit einem invertierenden Eingang VIN, einem nichtinvertierenden Eingang VIP und einem Ausgang VOUT auf. Ein Integrationskondensator CF ist zwischen VIN und VOUT geschaltet. Die Kondensatoren CREF und CIN von 2A sind in drei Einheitskondensatoren CU1, CU2 und CU3 geteilt. Der Kondensator CU1 wird durch Schalter S11–S13 zwischen dem Referenzknoten –VREF und VINPUT verbunden und durch Schalter S20 und S21 mit einem Vorspannungsknoten VBIAS verbunden. Der Kondensator CU2 wird durch Schalter S14–S16 zwischen dem Referenzknoten –VREF und VINPUT und VIN verbunden und durch Schalter S22 und S23 mit dem Vorspannungsknoten VBIAS verbunden. Der Kondensator CU3 wird durch Schalter S17–S19 zwischen dem Referenzknoten –VREF und VINPUT und VIN verbunden und durch Schalter S24 und S25 mit dem Vorspannungsknoten VBIAS verbunden.
  • Die Schalter S11, S13, S14, S15, S16, S17 und S19 werden durch Taktsignale ϕ3a, ϕ3d, ϕ3b, ϕ3e, ϕ3c bzw. ϕ3f gesteuert. Die Schalter S12, S15, S18, S20, S22 und S24 werden durch ein Taktsignal ϕ4a gesteuert, und die Schalter S21, S23 und S25 werden durch ein Taktsignal ϕ5a gesteuert. Eine Zustandsmaschine 74 empfängt als Eingangssignale Signale CLKA' und Y und erzeugt die Taktsignale ϕ3a, ϕ3b, ϕ3c, ϕ3d, ϕ3e, ϕ3f, ϕ4a und ϕ5a gemäß bekannten Techniken. 5 zeigt die zeitlichen Beziehungen zwischen CLKA, Y, CLKA', ϕ3a, ϕ3b, ϕ3c, ϕ3d, ϕ3e, ϕ3f, ϕ4a und ϕ5a. Das Signal Y kann sich nur bei der Anstiegsflanke des Signals CLKA ändern.
  • Die Schaltung 70 empfängt die Signale VINPUT und –VREF und erzeugt ein Zwischensignal IE1 (1) am Ausgang VOUT. Das Vorspannungssignal VBIAS wird als Referenzsignal zum Auf- und Entladen der Ladungsübertragungskondensatoren CU1, CU2 und CU3 und des Integrationskondensators CF verwendet. Die Implementierung des Verstärkers 72, der die Ladungsübertragung von den Abtastkondensatoren CU1, CU2 und CU3 zum Integrationskondensator CF erleichtert, ist bekannt.
  • Die Frequenz des Taktsignals CLKA' entspricht der dreifachen (d.h. C(M + N, N)) Frequenz von CLKA. Daher treten während eines einzigen Zyklus von CLKA drei Zyklen von CLKA' auf. Wenn Y während eines Zyklus von CLKA den Zustand "HOCH" aufweist, arbeitet die Subtrahierer-/Integratorschaltung 70 folgendermaßen. Während des ersten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3a, ϕ3b, ϕ3f und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q1 gespeichert (Q1 = –CU1·VREF), im Kondensator CU2 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = –CU2·VREF) und im Kondensator CU3 eine dem Eingangssignal VINPUR proportionale elektrische Ladung Q3 gespeichert (Q3 = CU3·VINPUT). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Während des zweiten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3b, ϕ3c, ϕ3d und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q1 gespeichert (Q1 = CU1·VINPUT), im Kondensator CU2 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = –CU2·VREF) und im Kondensator CU3 eine dem Referenzsignal –VREF proportionale e lektrische Ladung Q3 gespeichert (Q3 = –CU3·VREF). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Während des dritten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3a, ϕ3c, ϕ3e und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q1 gespeichert (Q1 = –CU1·VREF), im Kondensator CU2 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q2 gespeichert (Q2 = CU2·VINPUT) und im Kondensator CU3 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q3 gespeichert (Q3 = –CU3·VREF). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Daher ist, wenn Y während eines vollständigen Zyklus von CLKA den Zustand "HOCH" aufweist, die zum Integrationskondensator CF übertragene Gesamtladung QTOT(HOCH) der Summe aus den in CU1, CU2 und CU3 während des Zyklus gespeicherten Ladungen gleich: QTOT(HOCH) = (CU1 + CU2 + CU3)·VINPUT – 2(CU1 + CU2 + CU3)·VREF (7)
  • Wenn CU1 + CU2 + CU3 = CX ist, kann Gleichung (7) umgeschrieben werden in: QTOT(HOCH) = CX·VINPUT – 2·CX·VREF (8)
  • Gleichung (8) ist mit Gleichung (4) identisch, wobei CX = CIN und CREF = 2·CIN ist.
  • Wenn Y während eines Zyklus von CLKA den Zustand "NIEDRIG" aufweist, arbeitet die Subtrahierer-/Integratorschaltung 70 folgendermaßen. Während des ersten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3f und ϕ5a beide den Zustand "HOCH" aufweisen, im Kondensator CU3 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q3 gespeichert (Q3 = CU3·VINPUT). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), wird die elektrische Ladung Q3 zum Integrationskondensator CF übertragen.
  • Während des zweiten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3d und ϕ5a beide den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q1 gespeichert (Q1 = CU1·VINPUT). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), wird die elektrische Ladung Q1 zum Integrationskondensator CF übertragen.
  • Während des dritten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3e und ϕ5a beide den Zustand "HOCH" aufweisen, im Kondensator CU2 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q2 gespeichert (Q2 = CU2·VINPUT). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), wird die elektrische Ladung Q2 zum Integrationskondensator CF übertragen.
  • Daher ist, wenn Y während eines vollständigen Zyklus von CLKA den Zustand "NIEDRIG" aufweist, die zum Integrationskondensator CF übertragene Gesamtladung QTOT(NIEDRIG) der Summe aus den in CU1, CU2 und CU3 während des Zyklus gespeicherten Ladungen gleich: QTOT(NIEDRIG) = (CU1 + CU2 + CU3)·VINPUT (9)
  • Wenn CU1 + CU2 + CU3 = CX ist, kann Gleichung (9) umgeschrieben werden in: QTOT(NIEDRIG) = CX·VINPUT (10)
  • Gleichung (10) ist mit Gleichung (5) identisch, wobei CX = CIN ist.
  • Daher ist am Ende eines vollständigen Zyklus von CLKA jeder Einheitskondensator CU1, CU2 und CU3 einmal verwendet worden (d.h. eine erste vorgegebene Anzahl C(M + N – 1, N – 1) von Malen), um den äquivalenten Eingangskondensator CIN zu konstruieren, und zweimal (wenn Y den Zustand "HOCH" aufweist) (d.h. eine zweite vorgegebene Anzahl C(M + N – 1, M – 1) von Malen), um den äquivalenten Referenzkondensator CREF zu konstruieren. Daher beträgt das Verhältnis 1:2 zwischen den Kapazitätswerten der äquivalenten Kondensatoren CIN und CREF unabhängig von den tatsächlichen Kapazitätswerten der Einheitskondensatoren CU1, CU2 und CU3.
  • Nachstehend wird unter Bezug auf 6 eine alternative Ausführungsform einer erfindungsgemäßen Subtrahierer-/Integratorschaltung beschrieben, wobei N = 1 und M = 2 ist und das Eingangssignal VINPUT sowohl eine positive als auch eine negative Polarität aufweisen kann. Die Subtrahiererschaltung 80 weist einen Verstärker 82 mit einem invertierenden Eingang VIN, einem nichtinvertierenden Eingang VIP und einem Ausgang VOUT auf. Ein Integrationskondensator CF ist zwischen VIN und VOUT geschaltet. Die Kondensatoren CREF und CIN von 2A sind in drei Einheitskondensatoren CU1, CU2 und CU3 geteilt. Der Kondensator CU1 wird durch Schalter S31–S34 zwischen Referenzknoten +VREF, –VREF und VINPUT und VIN verbunden und durch Schalter S43 und S44 mit einem Vorspannungsknoten VBIAS verbunden. Der Kondensator CU2 wird durch Schalter S35–S38 zwischen den Referenzknoten +VREF, –VREF und VINPUT und VIN verbunden und durch Schalter S45 und S46 mit dem Vorspannungsknoten VBIAS verbunden. Der Kondensator CU3 wird durch Schalter S39–S42 zwischen den Referenzknoten +VREF, –VREF und VINPUT und VIN verbunden und durch Schalter S47 und S48 mit dem Vorspannungsknoten VBIAS verbunden.
  • Die Schalter S31, S32, S33, S35, S36, S37, S39, S40 und S41 werden durch Taktsignale ϕ3ah, ϕ3al, ϕ3d, ϕ3bh, ϕ3bl, ϕ3e, ϕ3ch, ϕ3cl bzw. ϕ3f gesteuert. Die Schalter S34, S38, S42, S43, S45 und S47 werden durch ein Taktsignal ϕ4a gesteuert, und die Schalter S44, S46 und S48 werden durch ein Taktsignal ϕ5a gesteuert. Eine Zustandsmaschine 84 empfängt als Eingangssignale Signale CLKA' und Y und erzeugt die Taktsignale ϕ3ah, ϕ3al, ϕ3bh, ϕ3bl, ϕ3ch, ϕ3cl, ϕ3d, ϕ3e, ϕ3f, ϕ4a Und ϕ5a gemäß bekannten Techniken. 7 zeigt die zeitlichen Beziehungen zwischen CLKA', ϕ3ah, ϕ3al, ϕ3bh, ϕ3bl, ϕ3f, ϕ4a ϕ3ch, ϕ3cl, ϕ3d, ϕ3e, und ϕ5a. Die Taktsignale CLKA', ϕ3d, ϕ3e, ϕ3f, ϕ4a und ϕ5a sind die gleichen wie in 5, und das Signal Y kann sich nur bei der Anstiegsflanke des Signals CLKA ändern.
  • Die Schaltung 80 empfängt die Signale VINPUT und +VREF und –VREF und erzeugt ein Zwischensignal IE1 (1) am Ausgang VOUT. Das Vorspannungssignal VBIAS wird als Referenzsignal zum Auf- und Entladen der Ladungsübertragungskondensatoren CU1, CU2 und CU3 und des Integrationskondensators CF verwendet. Die Implementierung des Verstärkers 82, der die Ladungsübertragung von den Abtastkondensatoren CU1, CU2 und CU3 zum Integrationskondensator CF erleichtert, ist bekannt.
  • Wenn Y während eines Zyklus von CLKA den Zustand "HOCH" aufweist, arbeitet die Subtrahierer-/Integratorschaltung 80 folgendermaßen. Während des ersten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3ah, ϕ3bh, ϕ3f und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q1 gespeichert (Q1 = –CU1·VREF), im Kondensator CU2 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = –CU2·VREF) und im Kondensator CU3 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q3 gespeichert (Q3 = CU3·VINPUT). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" über geht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Während des zweiten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3bh, ϕ3ch, ϕ3d und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q1 gespeichert (Q1 = CU1·VINPUT), im Kondensator CU2 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = –CU2·VREF) und im Kondensator CU3 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q3 gespeichert (Q3 = –CU3·VREF). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Während des dritten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3ah, ϕ3ch, ϕ3e und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = –CU1·VREF), im Kondensator CU2 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q2 gespeichert (Q2 = CU2·VINPUT) und im Kondensator CU3 eine dem Referenzsignal –VREF proportionale elektrische Ladung Q3 gespeichert (Q3 = –CU3·VREF). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Daher ist, wenn Y während eines vollständigen Zyklus von CLKA den Zustand "HOCH" aufweist, die zum Integrationskondensator CF übertragene Gesamtladung QTOT(HOCH) der Summe aus den in CU1, CU2 und CU3 während des Zyklus gespeicherten Ladungen gleich: QTOT(HOCH) = (CU1 + CU2 + CU3)·VINPUT – 2(CU1 + CU2 + CU3)·VREF (11)
  • Wenn Y während eines Zyklus von CLKA den Zustand "NIEDRIG" aufweist, arbeitet die Subtrahierer-/Integratorschaltung 80 folgendermaßen. Während des ersten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3al, ϕ3bl, ϕ3f und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Referenzsignal +VREF proportionale elektrische Ladung Q1 gespeichert (Q1 = +CU1·VREF), im Kondensator CU2 eine dem Referenzsignal +VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = +CU2·VREF) und im Kondensator CU3 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q3 gespeichert (Q3 = CU3·VINPUT). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Während des zweiten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3bl, ϕ3cl, ϕ3d und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q1 gespeichert (Q1 = CU1·VINPUT), im Kondensator CU2 eine dem Referenzsignal +VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = +CU2·VREF) und im Kondensator CU3 eine dem Referenzsignal +VREF proportionale elektrische Ladung Q3 gespeichert (Q3 = +CU3·VREF). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Während des dritten Zyklus von CLKA' wird, wenn die Taktsignale ϕ3al, ϕ3cl, ϕ3e und ϕ5a alle den Zustand "HOCH" aufweisen, im Kondensator CU1 eine dem Referenzsignal +VREF proportionale elektrische Ladung Q2 gespeichert (Q2 = +CU1·VREF), im Kondensator CU2 eine dem Eingangssignal VINPUT proportionale elektrische Ladung Q2 gespeichert (Q2 = CU2·VINPUT) und im Kondensator CU3 eine dem Referenzsignal +VREF proportionale elektrische Ladung Q3 gespeichert (Q3 = +CU3·VREF). Beim nächsten Impuls von ϕ4a (d.h., wenn ϕ5a auf den Zustand "NIEDRIG" und ϕ4a auf den Zustand "HOCH" übergeht), werden die elektrischen Ladungen Q1, Q2 und Q3 zum Integrationskondensator CF übertragen.
  • Daher ist, wenn Y während eines vollständigen Zyklus von CLKA den Zustand "NIEDRIG" aufweist, die zum Integrationskondensator CF übertragene Gesamtladung QTOT(NIEDRIG) der Summe aus den in CU1, CU2 und CU3 während des Zyklus gespeicherten Ladungen gleich: QTOT(NIEDRIG) = (CU1 + CU2 + CU3)·VINPUT +2(CU1 + CU2 + CU3)·VREF (12)
  • Wenn CU1 + CU2 + CU3 = CX ist, können die Gleichungen (11) und (12) umgeschrieben werden in: QTOT(HOCH) = CX·VINPUT – 2·CX·VREF (13) QTOT(NIEDRIG) = CX·VINPUT + 2·CX·VREF (14)
  • Daher ist am Ende eines vollständigen Zyklus von CLKA, wenn Y den Zustand "HOCH" oder "NIEDRIG" aufweist, jeder Einheitskondensator CU1, CU2 und CU3 einmal verwendet worden (d.h. eine erste vorgegebene Anzahl C(M + N – 1, N – 1) von Malen), um den äquivalenten Eingangskondensator CIN zu konstruieren, und zweimal (d.h. eine zweite vorgegebene Anzahl C(M + N – 1, M – 1) von Malen), um den äquivalenten Referenzkondensator CREF zu konstruieren. Daher beträgt das Verhältnis 1:2 zwischen den Kapazitäten der äquivalenten Kondensatoren CIN und CREF unabhängig vom tatsächlichen Kapazitätswert der Einheitskondensatoren CU1, CU2 und CU3.
  • Für Fachleute ist ersichtlich, dass die erfindungsgemäße Schaltung unter Verwendung von Schaltungskonfigurationen implementierbar ist, die von den vorstehend dargestellten und diskutierten verschieden sind. Beispielsweise können die Schaltungen der 4 und 6 als volldifferentielle Schaltungen implementiert werden. Alle derartigen Modifika tionen liegen innerhalb des durch die beigefügten Patentansprüche definierten Schutzumfangs der vorliegenden Erfindung.

Claims (16)

  1. Subtrahier-/Integrierschaltung die an einem Ausgangsknoten ein Ausgangssignal erzeugt, das proportional zur Summe (a) eines mit einem vorbestimmten Skalierungsfaktor N/M multiplizierten Eingangssignals und (b) eines Referenzsignals ist, wobei N und M relative Primzahlen sind, wobei die Subtrahier-/Integrierschaltung aufweist: einen Eingangssignalknoten, an den das Eingangssignal angelegt wird; einen Referenzsignalknoten, an den das Referenzsignal angelegt wird; einen Bias-(oder Ruhe-)Signalknoten, an den ein Biassignal angelegt wird; eine mit dem Bias-Signalknoten verbundene Ausgangsschaltung, wobei die Ausgangsschaltung einen mit dem Ausgangsknoten verbundenen Ausgang hat und gekennzeichnet ist durch: N + M Schalt-Kondensator-Schaltungen, die mit dem Eingangssignalknoten, dem Referenzsignalknoten, dem Bias-Signalknoten und der Ausgangsschaltung verbunden sind; und eine Steuerschaltungsanordnung (74), die mit den N + M Schalt-Kondensator-Schaltungen (CU1,2,3) verbunden ist, wobei die Steuerschaltungsanordnung bewirkt, daß jede der N + M Schalt-Kondensator-Schaltungen das Eingangssignal eine erste vorbestimmte Anzahl von Malen abtastet und das Referenzsignal eine zweite vorbestimmte Anzahl von Malen abtastet, wobei das Verhältnis der ersten vorbestimmten Anzahl zu der zweiten vorbestimmten Anzahl gleich dem Skalierungsfaktor N/M ist.
  2. Schaltung nach Anspruch 1, die aufweist: einen ersten Referenzsignalknoten, an den ein erstes Referenzsignal angelegt wird, und einen zweiten Referenzsignalknoten, an den ein zweites Referenzsignal angelegt wird; wobei die N + M Schalt-Kondensator-Schaltungen mit dem Eingangssignalknoten, dem ersten Referenzsignalknoten, dem zweiten Referenzsignalknoten, dem Bias-Signalknoten und der Ausgangsschaltung verbunden sind; und die Steuerschaltungsanordnung bewirkt, daß jede der N + M Schalt-Kondensator-Schaltungen das Eingangssignal eine erste vorbestimmte Anzahl von Malen abtastet und entweder das erste Referenzsignal oder das zweite Referenzsignal eine zweite vorbestimmte Anzahl von Malen abtastet, wobei das Verhältnis der ersten vorbestimmten Anzahl zu der zweiten vorbestimmten Anzahl gleich dem Skalierungsfaktor N/M ist.
  3. Schaltung nach Anspruch 1 oder 2, wobei die N + M Schalt-Kondensator-Schaltungen jeweils einen Kondensator aufweisen.
  4. Schaltung nach Anspruch 3, wobei jeder Kondensator eine obere Platte und eine untere Platte aufweist.
  5. Schaltung nach Anspruch 1, 2, 3 oder 4, wobei: die Ausgangsschaltung einen Verstärker mit einem invertierenden Eingangsknoten, der mit den N + M Schalt-Kondensator-Schaltungen verbunden ist, und einem nichtinvertierenden Eingangsknoten, der mit dem Bias-Signalknoten verbun den ist, und einem mit dem Ausgangsknoten verbundenen Ausgangssignalknoten aufweist; und die Subtrahier-/Integrierschaltung ferner einen Rückkopplungskondensator aufweist, der zwischen den invertierenden Eingangsknoten und den Ausgangsknoten geschaltet ist.
  6. Schaltung nach Anspruch 5, wobei die N + M Schalt-Kondensator-Schaltungen jeweils ferner erste und zweite Eingänge und erste und zweite Ausgänge aufweisen, wobei der erste Eingang mit dem Referenzsignalknoten verbunden ist, der zweite Eingang mit dem Eingangssignalknoten verbunden ist, der erste Ausgang mit dem invertierenden Eingangsknoten verbunden ist und der zweite Ausgang mit dem nichtinvertierenden Eingangsknoten verbunden ist.
  7. Schaltung nach Anspruch 6, wobei die N + M Schalt-Kondensator-Schaltungen jeweils ferner aufweisen: einen zwischen den Referenzsignalknoten und die obere Platte des Kondensators geschalteten ersten Schalter; einen zwischen die untere Platte des Kondensators und den invertierenden Eingangsknoten geschalteten zweiten Schalter; einen zwischen den Eingangssignalknoten und die obere Platte des Kondensators geschalteten dritten Schalter; einen zwischen die obere Platte des Kondensators und den nichtinvertierenden Eingangsknoten geschalteten vierten Schalter; und einen zwischen die untere Platte des Kondensators und den nichtinvertierenden Eingang geschalteten fünften Schalter.
  8. Schaltung nach Anspruch 4, 5, 6 oder 7, wobei: die Steuerschaltungsanordnung an mehreren Ausgängen mehrere Steuersignale bereitstellt; die N + M Schalt-Kondensator-Schaltungen jeweils ferner erste, zweite, dritte und vierte Steuereingänge aufweisen, die mit den mehreren Steuersignalen verbunden sind; und die mehreren Steuersignale bewirken, daß jede der N + M Schalt-Kondensator-Schaltungen das Eingangssignal die erste vorbestimmte Anzahl von Malen abtastet und das Referenzsignal die zweite vorbestimmte Anzahl von Malen abtastet.
  9. Schaltung nach Anspruch 8, wenn dieser von den Ansprüchen 4, 5 oder 6 abhängt, wobei die N + M Schalt-Kondensator-Schaltungen jeweils ferner aufweisen: einen zwischen den Referenzsignalknoten und die obere Platte des Kondensators geschalteten ersten Schalter, wobei der erste Schalter einen Schaltersteuereingang aufweist, der mit dem ersten Steuereingang verbunden ist; einen zwischen die untere Platte des Kondensators und den invertierenden Eingangsknoten geschalteten zweiten Schalter, wobei der zweite Schalter einen Schaltersteuereingang aufweist, der mit dem zweiten Steuereingang verbunden ist; einen zwischen die obere Platte des Kondensators und den Eingangssignalknoten geschalteten dritten Schalter, wobei der dritte Schalter einen Schaltersteuereingang aufweist, der mit dem dritten Steuereingang verbunden ist; einen zwischen die obere Platte des Kondensators und den nichtinvertierenden Eingangsknoten geschalteten vierten Schalter, wobei der vierte Schalter einen Schaltersteuerein gang aufweist, der mit dem zweiten Steuereingang verbunden ist; und einen zwischen die untere Platte des Kondensators und den nichtinvertierenden Eingang geschalteten fünften Schalter, wobei der fünfte Schalter einen Schaltersteuereingang aufweist, der mit dem vierten Steuereingang verbunden ist.
  10. Schaltung nach Anspruch 5, wobei die N + M Schalt-Kondensator-Schaltungen jeweils ferner erste, zweite und dritte Eingänge und erste und zweite Ausgänge aufweisen, wobei der erste Eingang mit dem ersten Referenzsignalknoten verbunden ist, der zweite Eingang mit dem zweiten Referenzsignalknoten verbunden ist und der dritte Eingang mit dem Eingangssignalknoten verbunden ist, der erste Ausgang mit dem invertierenden Eingangsknoten verbunden ist und der zweite Ausgang mit dem nichtinvertierenden Eingangsknoten verbunden ist.
  11. Schaltung nach Anspruch 10, wobei die N + M Schalt-Kondensator-Schaltungen jeweils ferner aufweisen: einen zwischen den ersten Referenzsignalknoten und die obere Platte des Kondensators geschalteten ersten Schalter; einen zwischen die untere Platte des Kondensators und den invertierenden Eingangsknoten geschalteten zweiten Schalter; einen zwischen den zweiten Referenzsignalknoten und die obere Platte des Kondensators geschalteten dritten Schalter; einen zwischen die obere Platte des Kondensators und den nichtinvertierenden Eingangsknoten geschalteten vierten Schalter; einen zwischen die untere Platte des Kondensators und den nichtinvertierenden Eingang geschalteten fünften Schalter; und einen zwischen den Eingangssignalknoten und die obere Platte des Kondensators geschalteten sechsten Schalter.
  12. Schaltung nach Anspruch 4, 5, 10 oder 11, wobei: die Steuerschaltungsanordnung an mehreren Ausgängen mehrere Steuersignale bereitstellt; die N + M Schalt-Kondensator-Schaltungen jeweils ferner erste, zweite, dritte, vierte und fünfte Steuereingänge aufweisen, die mit den mehreren Steuersignalen verbunden sind; und die mehreren Steuersignale bewirken, daß jede der N + M Schalt-Kondensator-Schaltungen das Eingangssignal eine erste vorbestimmte Anzahl von Malen abtastet und entweder das erste Referenzsignal oder das zweite Referenzsignal die zweite vorbestimmte Anzahl von Malen abtastet.
  13. Schaltung nach Anspruch 12, wobei die N + M Schalt-Kondensator-Schaltungen jeweils ferner aufweisen: einen zwischen den ersten Referenzsignalknoten und die obere Platte des Kondensators geschalteten ersten Schalter, wobei der erste Schalter einen Schaltersteuereingang aufweist, der mit dem ersten Steuereingang verbunden ist; einen zwischen die untere Platte des Kondensators und den invertierenden Eingangsknoten geschalteten zweiten Schalter, wobei der zweite Schalter einen Schaltersteuereingang aufweist, der mit dem zweiten Steuereingang verbunden ist; einen zwischen den zweiten Referenzsignalknoten und die obere Platte des Kondensators geschalteten dritten Schalter, wobei der dritte Schalter einen Schaltersteuerein gang aufweist, der mit dem dritten Steuereingang verbunden ist; einen zwischen die obere Platte des Kondensators und den nichtinvertierenden Eingangsknoten geschalteten vierten Schalter, wobei der vierte Schalter einen Schaltersteuereingang aufweist, der mit dem zweiten Steuereingang verbunden ist; einen zwischen die untere Platte des Kondensators und den nichtinvertierenden Eingang geschalteten fünften Schalter, wobei der fünfte Schalter einen Schaltersteuereingang aufweist, der mit dem vierten Steuereingang verbunden ist; und einen zwischen den Eingangssignalknoten und die obere Platte des Kondensators geschalteten sechsten Schalter, wobei der sechste Schalter einen Schaltersteuereingang aufweist, der mit dem fünften Steuereingang verbunden ist.
  14. Schaltung nach Anspruch 9, 10, 11, 12 oder 13, wobei: N = 1 und M = 2, und die N + M = 3 Schalt-Kondensator-Schaltungen erste, zweite und dritte Schalt-Kondensator-Schaltungen aufweisen; und der zweite Steuereingang jeder der ersten, zweiten und dritten Schalt-Kondensator-Schaltungen miteinander verbunden sind, wobei die vierten Steuereingänge jeder der ersten, zweiten und dritten Schalt-Kondensator-Schaltungen miteinander verbunden sind.
  15. Verfahren zum Erzeugen eines Ausgangssignals, das proportional zur Summe (a) eines mit einem vorbestimmten Skalierungsfaktor N/M multiplizierten Eingangssignals und (b) eines Referenzsignals ist, wobei das Verfahren dadurch gekennzeichnet ist, daß es aufweist: Speichern einer ersten Ladung, die proportional zu dem Eingangssignal ist, auf jedem der N + M Kondensatoren (CU1,2,3) eine erste vorbestimmte Anzahl von Malen; Speichern einer zweiten Ladung, die proportional zu dem Referenzsignal ist, auf jedem der N + M Kondensatoren eine zweite vorbestimmte Anzahl von Malen, wobei das Verhältnis der ersten vorbestimmten Anzahl zu der zweiten vorbestimmten Anzahl gleich dem Skalierungsfaktor N/M ist; und Übertragen der ersten Ladung und der zweiten Ladung an einen Integrierkondensator, wobei die Spannung an dem Integrierkondensator das Ausgangssignal aufweist.
  16. Verfahren nach Anspruch 15, das aufweist: Speichern einer zweiten Ladung, die entweder proportional zu dem ersten oder dem zweiten Referenzsignal ist, auf jedem der N + M Kondensatoren eine zweite vorbestimmte Anzahl von Malen, wobei das Verhältnis der ersten vorbestimmten Anzahl zu der zweiten vorbestimmten Anzahl gleich dem Skalierungsfaktor N/M ist.
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