DE68911418T2

DE68911418T2 - Hochintegrierte EPROM-Speicheranordnung mit einem grossen Kopplungsfaktor.

Info

Publication number: DE68911418T2
Application number: DE68911418T
Authority: DE
Inventors: Albert Bergemont
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1988-08-11
Filing date: 1989-07-31
Publication date: 1994-07-14
Anticipated expiration: 2009-08-01
Also published as: DE68911418D1; JPH02177478A; US5012446A; FR2635409B1; JP2864547B2; FR2635409A1; KR900003892A; EP0354858B1; EP0354858A1

Description

Diese Erfindung betrifft Halbleiterspeicher, insbesondere elektrisch programmierbare, nicht-flüchtige Speicher, üblicherweise EPROM-Speicher genannt, sowie insbesondere die Herstellung von Speichern mit schwebendem Gitter.
Um Speicher mit großer Speicherkapazität zu erhalten, beispielsweise Speicher, die bis zu 16 Megabits speichern können, muß die Größe jeder einzelnen Zelle des Speichers so weit wie möglich verringert werden.
Hierbei sind jedoch Grenzen durch physikalische Aspekte und insbesondere durch die Größe der Einheiten, die bei den Photolithographie-Verfahrensschritten möglich sind, gesetzt; desgleichen sind Grenzen durch elektrische Störungsparameter gesetzt, die auf den Hersteliungsprozeß zurückzuführen sind und die Funktion des Speichers beeinträchtigen.
Abgesehen von einigen Ausnahmen, die noch keinen Erfolg in der Industrie vorzuweisen haben, entsprechen alle Versuche, die unternommen wurden, um Großraumspeicher auszuführen, wie sie zum Beispiel in US-A-4 258 466 beschrieben sind, einer Technologie mit folgenden grundsätzlichen Merkmalen:
- der einzelne Speicherpunkt besteht aus einem Transistor mit einem schwebenden Gitter, das durch eine erste polykristalline Siliziumschicht gebildet wird, und mit einem Steuergitter, das durch eine zweite polykristalline Siliziumschicht gebildet wird;
- die Sourcen der Transistoren sind mit einer Busleitung mit niedrigem Potential Vss verbunden;
- die Wortlinie zur Bezeichnung einer Zellenzeile wird von der zweiten polykristallinen Siliziumschicht gebildet;
- die Bitlinie zum Lesen des Zustands einer Zelle wird von einer Metallinie (Aluminium) gebildet, die die Wortlinien überkreuzen und mit den Drains des Transistors jeweils in Kontakt sind;
- zur Verringerung der Größe des Speicherpunkts ist vorgesehen, daß für zwei benachbarte Drains zweier Transistoren in ein und derselben Spalte nur ein einziger Kontaktpunkt vorhanden ist, wobei dieser Kontakt die Verbindung zur Bitlinie gewährleistet; desgleichen ist zwischen den Sourcen von zwei benachbarten Transistoren und der Busleitung mit niedrigem Potential Vss nur ein einziger Kontakt vorgesehen;
- die Transistoren sind voneinander durch dickes Siliziumoxid getrennt (vergleichsweise zu dem Gitteroxid der Transistoren), und die Bitlinien und Wortlinien verlaufen über diesem dicken Siliziumoxid;
- und schließlich erfolgt das Schreiben einer Information in eine Zelle des Speichers folgendermaßen: an den Sourcen aller Transistoren des Speichers liegt ein niedriges Potential Vss (zum Beispiel null Volt); die Wortlinie, die mit dem Steuergitter der zu programmierenden Zelle verbunden ist, wird auf ein Programmierpotential Vpp (zum Beispiel 15 Volt) gebracht, während sich alle anderen Wortlinien auf dem niedrigen Potential Vss befinden; die dem zu programmierenden Punkt entsprechende Bitlinie wird auf ein hohes Potential Vcc (zum Beispiel 10 Volt) gebracht, während die Bitlinien der Punkte, die nicht programmiert werden müssen, auf dem niedrigen Potential Vss gehalten werden.
Bei dieser Speicherarchitektur und der damit verbundenen Programmierweise ist es unerläßlich, daß der Drain eines Transistors gegen den Drain der benachbarten Transistoren der gleichen Wortlinie durch dickes Oxid elektrisch isoliert sind, andernfalls könnte ein bestimmter Speicherpunkt nicht programmiert werden, ohne gleichzeitig die anderen zu programmieren oder zu entprogrammieren.
Das dicke Oxid, das zwei benachbarte Punkte voneinander isoliert, beansprucht jedoch viel Raum, vor allem, wenn es mit der Technik der sogenannten örtlich begrenzten Oxidation hergestellt wird.
Es wurde versucht, die örtlich begrenzte Oxidation durch eine Isolation durch mit Oxid gefüllte Rinnen zu ersetzen, um den Gesamtraumbedarf der Zelle zu verringern, doch ist diese Technologie in der Industrie noch nicht einsatzfähig.
Es wurden auch Strukturen vorgeschlagen (französische Patentanmeldung 86/12940), bei denen die Zonen aus dickem Oxid und die Mehrfachkontakte zu den Drains oder Sourcen beseitigt sind. Mit diesen Strukturen kann tatsächlich das Speichernetz verkleinert werden, jedoch unter Inkaufnahme eines komplexeren Adressierungssystems und damit einer Vergrößerung der von diesem eingenommenen Fläche.
Um den Raumbedarf der Zellen zu verringern und damit die Speicherkapazität des Speichers zu erhöhen, schlägt die vorliegende Erfindung eine neue Speicherarchitektur vor, bei der eine solche Zone aus dickem Oxid lediglich nach jedem zweiten, mit einer und derselben Wortlinie verbundenen Transistor vorgesehen werden muß. Außerdem können mit der vorgeschlagenen neuen Architektur Kontakte an den Bitlinien zwischen den Zellen vermieden werden.
Erfindungsgemäß besteht der Speicher aus einem Netz von Wortlinien, die sich in einer ersten Richtung, der sogenannten Zeilenrichtung, erstrecken und die Steuergitter von Transistoren mit schwebendem Gitter verbinden, sowie aus Bitlinien, die sich in einer zweiten Richtung, der genannten Spaltenrichtung, erstrecken und die Drains der Transistoren mit schwebendem Gitter verbinden. Es ist jeweils eine leitende Zone, deren Dimensionen in einer horizontalen Ebene größer sind als diejenigen des schwebenden Gitters der Transistoren, mit dem schwebenden Gitter jedes Speichertransistors verbunden und dabei gegenüber der entsprechenden Wortlinie angeordnet, von der sie durch eine Isolationsschicht getrennt ist.
Gemäß einem weiteren Aspekt dieser Erfindung ist ein Verfahren zur Herstellung eines MOS-Speichers mit Transistoren mit schwebendem Gitter vorgesehen, die in Zeilen und Spalten auf einem Substrat eines ersten Leitungstyps angeordnet sind, wobei das Verfahren aus den folgenden Schritten besteht:
- Ausbilden von Zonen aus dickem Oxid in Spalten,
- Aufbringen und Ätzen einer ersten polykristallinen Siliziumschicht zur Bildung von einerseits zwei ersten benachbarten Streifen in Spalten zwischen jedem Paar von Spalten aus dickem Oxid und andererseits zwei zweiten Streifen, die beide den Bereich innerhalb dieses Paares und einen Bereich der entsprechenden dicken Oxidzone überdecken,
- Implantieren eines zweiten Leitungstyps, wobei die erste polykristalline Siliziumschicht als Maske verwendet wird,
- Ausbilden einer Isolationsschicht zwischen den verschiedenen Zonen der ersten polykristallinen Siliziumschicht,
- Aufbringen einer zweiten polykristallinen Siliziumschicht und Isolieren der Oberfläche,
- Ätzen der zweiten polykristallinen Siliziumschicht dergestalt, daß sie in Spalten die ersten und zweiten benachbarten Streifen der ersten polykristallinen Siliziumschicht bedeckt,
- Isolieren der Seiten der freiliegenden Bereiche der zweiten polykristallinen Siliziumschicht,
- Aufbringen einer dritten polykristallinen Siliziumschicht,
- Ätzen der drei polykristallinen Siliziumschichten in Zeilen und mit einer Maske,
- Ausbilden einer Isolationsschicht und
- Herstellen von Kontakten mit den verbleibenden Streifen der dritten polykristallinen Siliziumschicht (Wortlinien), den Drain-Spalten (Bitlinien) und den Source-Spalten (Linien mit konstantem Potential).
Diese sowie weitere Gegenstände, Merkmale und Vorteile der vorliegenden Erfindung werden in der folgenden Beschreibung einer besonderen Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen detaillierter dargelegt, wobei
- Fig. 1A und Fig. 1B eine Elementarzelle eines klassischen Speichers darstellen, und zwar Fig. 1 als elektrisches Schaltbild und Fig. 1B als schematische Schnittansicht der Elementarzelle,
- Fig. 2 eine Draufsicht von sechs auf einer Siliziumscheibe implantierten, benachbarten Speicherpunkten nach dem Stand der Technik zeigt,
- Fig. 3 eine Ansicht im Schnitt längs der Achse YY' von Fig. 2 zeigt,
- Fig. 4 eine Ansicht im Schnitt längs der Achse ZZ' von Fig. 2 zeigt,
- Fig. 5A und Fig. 5B eine Draufsicht von vier auf einer Siliziumscheibe implantierten, benachbarten Speicherpunkten nach dem Stand der Technik in zwei verschiedenen Herstellungsphasen zeigen,
- Fig. 6A bis Fig. 6G die erfindungsgemäßen verschiedenen Herstellungsphasen zeigen,
- Fig. 7 eine Ansicht im Schnitt längs der Achse ZZ' von Fig. 5B zeigt,
- Fig. 8A und Fig. 8B ein Schema der Kapazitäten innerhalb eines Transistors gemäß zwei verschiedenen Ausführungsformen zeigen, und
- Fig. 9 eine Ausführungsvariante der Erfindung darstellt.
Allgemein ist zu bemerken, daß wie es bei der Darstellung von integrierten Schaltungen durchgesetzt ist, die verschiedenen Figuren weder untereinander noch innerhalb einer Figur maßstabgerecht ausgeführt sind, und daß insbesondere die Dicken der Schichten willkürlich gezeichnet sind, um das Verständnis der Figuren zu erleichtern.
Fig. 1A zeigt einen Transistor T eines Speicherpunkts mit schwebendem Gitter. Dieser Transistor besitzt ein schwebendes Gitter 1 und ein Steuergitter 2 sowie zwei Halbleiterbereiche eines ersten Leitungstyps (Source 3 und Drain 4), die durch einen von dem schwebenden Gitter 1 und dem Steuergitter 2 überdeckten Kanalbereich eines entgegengesetzten Leitungstyps voneinander getrennt sind.
Das Steuergitter 2 ist mit einer Wortlinie LM verbunden. Der Drain 4 ist mit einer Bitlinie LB verbunden.
Zum Programmieren oder Schreiben in einen solchen Speicherpunkt wird sein schwebendes Gitter 1 durch Injektion heißer Ladungsträger geladen, wobei an das Steuergitter 2, während der Transistor zwischen seinen geerdeten Source-Bereichen 3 und Drain-Bereichen 4 Strom führt, ein genügend hohes Potential angelegt wird, daß die Ladungsträger (Elektronen) von dem schwebenden Gitter angezogen und eingefangen werden. Dieses Schreiben bewirkt eine Erhöhung der Leitungsschwelle des Transistors, der, sobald er programmiert ist, den Strom nur leitet, wenn die Werte des an das Steuergitter angelegten Potentials höher sind als bei nicht programmiertem Zustand.
Beim Lesen der in einem Speicherpunkt vorhandenen Information wird an das Steuergitter des Transistors dieses Speicherpunkts eine Spannung angelegt, die sowohl höher ist als die Schwellenspannung zum Auslösen der Leitung in nicht programmiertem Zustand, als auch niedriger als die Schwellenspannung zum Auslösen der Leitung in programmiertem Zustand. Leitet der Transistor den Strom, wenn ein geeigneter Potentialunterschied zwischen Source und Drain angelegt wird, dann befindet sich der Speicherpunkt in nicht programmiertem Zustand. Leitet der Transistor den Strom nicht, dann befindet sich der Speicherpunkt in programmiertem Zustand.
Das beim Programmieren des Speicherpunkts an das Steuergitter angelegte Potential oder Programmierpotential Vpp beträgt beispielsweise 15 Volt. Das Drain-Potential Vcc beträgt dann beispielsweise 10 Volt, und das Source-Potential Vss ist dann beispielsweise 0 Volt bzw. die Masse.
Das beim Lesen des Speicherpunkts an das Steuergitter angelegte Potential beträgt beispielsweise 5 Volt. Dann beträgt das Drain-Potential Vcc beispielsweise 1,5 Volt, und das Source-Potential Vss ist beispielsweise 0 Volt bzw. die Masse.
In Fig. 1B, die eine Schnittansicht eines auf einer Siliziumscheibe implantierten Speicherpunkts zeigt, ist wieder das schwebende Gitter 1 und das Steuergitter 2 des Transistors zu sehen. Es ist ebenfalls die Source 3 und der Drain 4 zu sehen, die zwei Halbleiterbereiche eines ersten Leitungstyps bilden, zum Beispiel N&spplus;, die durch einen Kanalbereich 7 eines entgegengesetzten Leitungstyps, zum Beispiel P&supmin;, voneinander getrennt sind.
Das schwebende Gitter 1 des Transistors wird durch eine erste polykristalline Siliziumschicht (Poly 1) gebildet. Sie wird durch eine Siliziumdioxidschicht 5, auch Gitteroxidschicht genannt, von dem Substrat getrennt.
Über dem schwebenden Gitter 1 befindet sich eine Siliziumdioxidschicht 6. Diese Schicht ist zwischen dem schwebenden Gitter 1 und dem Steuergitter 2 angeordnet, wobei das letztere von einer zweiten polykristallinen Siliziumschicht (Poly 2) gebildet wird. Die Siliziumdioxidschicht 6 hat daher auch die Bezeichnung Zwischen-Oxidschicht.
Im Speicher ist das Steuergitter 2 des Transistors mit einer Wortlinie LM verbunden. Die Source 3 ist mit der Masse verbunden, und der Drain 4 mit einer Bitlinie LB.
Fig. 2 zeigt in Draufsicht eine herkömmliche Implantationsweise von sechs benachbarten Speicherpunkten auf einer Siliziumscheibe.
Mit Tij werden die verschiedenen Transistoren mit schwebendem Gitter bezeichnet, die das Speicherpunktenetz bilden, wobei i ein Zeilenindex und j ein Spaltenindex ist.
Also sind die Transistoren T11 bis T13 die in der ersten Zeile und die Transistoren T21 bis T23 sind die in der zweiten Zeile.
Entsprechend sind die Transistoren T11 und T21 die in der ersten Spalte, die Transistoren T12 und T22 sind die in der zweiten Spalte und die Transistoren T13 und T23 sind die in der dritten Spalte.
Die Steuergitter der Transistoren in derselben Zeile sind alle mit der gleichen Wortlinie verbunden, d. h. mit LM1 bzw. LM2 bei den Zeilen 1 bzw. 2.
Die Drains der Transistoren in derselben Spalte sind alle mit der gleichen Bitlinie verbunden, d h. mit LB1, LB2 bzw. LB3 bei den Spalten 1, 2 bzw. 3.
Die Wortlinien sind Leiter (in der Praxis aus polykristallinem Silizium), die sich in horizontaler Richtung erstrecken (Zeilenrichtung). Die Bitlinien sind Leiter, die sich in senkrechter Richtung erstrecken (Spaltenrichtung).
Die Bitlinien verlaufen über den Transistoren Tij, die die Speicherpunkte bilden.
Sie sind durch Kontakte 11 mit den Drains 4 der Transistoren verbunden. Die schwebenden Gitter 1 der Transistoren sind zwischen den Drains 4 und den Sourcen 3 angeordnet.
Die Sourcen der Transistoren in derselben Zeile sind alle mit einer Gemeinschaftslinie L verbunden. Ein Paar von zwei Transistorzeilen, das von einem angrenzenden Paar durch eine Zeile von Kontakten 11 getrennt ist, teilt sich in eine einzige Gemeinschaftslinie L, die zwischen den beiden Zeilen angeordnet ist.
Alle Gemeinschaftslinien L sind durch einen Kontakt 12 mit einer Leitungslinie A verbunden, die sich ihrerseits auf dem Source-Potential Vss befindet, und es dadurch ermöglicht, die Spannung Vss an die Sourcen der Transistoren anzulegen.
Eine Isolationszone 13 befindet sich zwischen jeder Gemeinschaftslinie L und zwischen jeder Transistorenspalte. In der Praxis wird die Isolationszone aus (vergleichsweise zum Gitteroxid) dickem Siliziumoxid ausgebildet.
Das schwebende Gitter 1 der Transistoren ragt über die Isolationszone hinaus.
In Fig. 3, einem Schnitt längs der Achse YY' von Fig. 2, sind zwei Transistoren dargestellt, zum Beispiel die Transistoren T12 und T13.
Sie sind durch eine Isolationszone 13 getrennt. Unter dem schwebenden Gitter 1 befindet sich die Gitteroxidschicht 5. Das schwebende Gitter 1 hat in dieser Schnittrichtung größere Abmessungen als die Gitteroxidschicht 5 und ragt über die Isolationszonen hinaus. Über dem schwebenden Gitter ist die Zwischen-Oxidschicht 6 zu sehen. Die Wortlinie LM1 verläuft entlang der Transistorzeile und dient am Transistorenort als Steuergitter 2.
Die Wortlinie LM1 ist durch eine Isolationsschicht 14 überdeckt. Diese Isolationsschicht 14 wird zum Beispiel aus bor- oder phosphordotiertem Siliziumoxid (BPSG) gebildet, wodurch ein gutes Fließen bei niedrigen Temperaturen (ca. 850 bis 950 ºC) erzielt werden kann.
Die Bitlinien LB2 und LB3 befinden sich auf der Isolationsschicht 14 und über den Transistoren T12 bzw. T13.
In Fig. 4, die eine Ansicht im Schnitt längs der Achse ZZ' von Fig. 2 zeigt, sind die beiden Transistoren T12 und T22 zu sehen.
Wie bereits in Fig. 1B gezeigt, umfaßt jeder Transistor einen Source-Bereich 3 und einen Drain-Bereich 4, die durch einen Kanalbereich 7 getrennt sind, sowie übereinander angeordnete Schichten, die das Gitteroxid 5, das schwebende Gitter 1, die Zwischen-Oxidschicht 6 und das Steuergitter 2 bilden.
Die Steuergitter der Transistoren werden von der Isolationsschicht 14 überdeckt. Die Bitlinie LB2 ist durch den Kontakt 11 mit den Drains der beiden Transistoren verbunden.
Die klassische Architektur, wie sie soeben beschrieben wurde, weist jedoch Elemente auf, die die Verringerung der Dimensionen begrenzen. Zum einen befindet sich alle zwei Transistorzeilen eine Reihe von Kontakten zwischen Bitlinien und Drain-Bereichen. Zum anderen ist in Fig. 2 zu sehen, daß sich eine aus dickem Siliziumoxid bestehende Isolationszone 13 zwischen jedem Paar von Gemeinschaftslinien L und zwischen jedem Paar von Transistorenspalten befindet.
In Fig. 4 ist weiterhin eine Leitpassage der Bitlinie LB2 zu sehen, wo sie mit den Drain-Bereichen der Transistoren T12 und T22 verbunden ist. Alle Bitlinien, die zum Beispiel aus Aluminium ausgeführt sind, müssen alle zwei Transistorenzeilen mit einer Leitpassage versehen werden, wodurch eine bedeutende Bruchgefahr für die Aluminiumlinien besteht.
Die vorliegende Erfindung schlägt eine Architektur vor, bei der diese Nachteile vermieden werden und die den Vorteil hat, daß sie einen hohen Kopplungsfaktor aufweist.
Diese Architektur ist in den Figuren 5A und 5B in Draufsicht dargestellt. Fig. 5A zeigt die Struktur in einem Zwischenstadium der Herstellung nach dem Aufbringen von zwei polykristallinen Siliziumschichten. Fig. 5B zeigt die Struktur nach dem Aufbringen einer dritten polykristallinen Siliziumschicht und dem Ätzen der verschiedenen polykristallinen Siliziumschichten. Die Transistoren sind auch hier in einem Netz aus Zeilen und Spalten angeordnet, wobei die Transistoren in der ersten Zeile auch hier mit T11 und T12 und die in der zweiten Zeile mit T21 und T22 bezeichnet werden, und wobei der Transistor Tij allgemeiner den Transistor bezeichnet, der sich an der Kreuzung der Zeile i mit der Spalte j befindet.
Die Steuergitter der Transistoren in der Zeile i sind auch hier alle mit einem Leiter in allgemein horizontaler Richtung verbunden, die mit Wortlinie LMi bezeichnet wird. Die Wortlinien sind auch hier Leiter (in der Praxis aus polykristallinem Silizium), die sich in einer horizontalen Richtung (Zeilenrichtung) erstrecken.
Die Bitlinien LBj bestehen aus Bereichen des Substrats eines ersten Leitungstyps, zum Beispiel n&spplus;. Jede Bitlinie dient an jedem Transistorenort direkt als Drain 21. Es muß also nicht mehr auf jeder Bitlinie alle zwei Transistorzeilen ein Kontakt vorgesehen werden (Kontakte, die in Fig. 2 mit 11 bezeichnet sind).
Es sind leitende Linien mit konstantem Potential in allgemein senkrechter Richtung jeweils zwischen einem Paar von zwei Bitlinien angeordnet, die mit Bi bezeichnet werden. Diese Linien mit konstantem Potential B werden wie die Bitlinien LBj von den Bereichen des ersten Leitungstyps gebildet und dienen an den Transistorenorten als Sourcen 22.
Zu beiden Seiten der beiden in Fig. 5A und Fig. 5B dargestellten Bitlinien LB1 und LB2, die auf beiden Seiten der gleichen Linie mit konstantem Potential B angeordnet sind, befinden sich Isolationszonen 24, die im Prinzip aus dickem Siliziumoxid ausgeführt sind.
Die schwebenden Gitter 23 der Transistoren werden von einer ersten polykristallinen Siliziumschicht (Poly 1) gebildet und befinden sich zu beiden Seiten von jeder Linie mit konstantem Potential B.
Zonen E, die von der ersten polykristallinen Siliziumschicht gebildet werden, überdecken die an die Transistorenspalten angrenzenden Ränder der Isolationszonen 24 und überragen diese um eine Länge 1. Die schwebenden Gitter 23 sind in dem in Fig. 5A dargestellten Herstellungsstadium ebenfalls Teil von Poly-1-Streifen, die mit P1 bezeichnet sind und sich in Richtung der Spalten erstrecken. In dem in Fig. 5B dargestellten Herstellungsstadium wurden die Poly-1-Streifen bereits eingeätzt und die schwebenden Gitter 23 sind endgültig durch Poly-1-Rechtecke gebildet.
In Fig. 5A ist eine von der zweiten polykristallinen Siliziumschicht (Poly 2) gebildete Schicht 35' mit jedem der Poly-1-Streifen P1 verbunden, wobei sie sich in Richtung der Spalten erstreckt. Die Schichten 35' haben eine größere Breite als die Poly-1-Streifen P1. In Fig. 5B sind von Poly 2 gebildete Zonen 35 zu sehen, die den verbleibenden Teil der Schicht 35' nach deren Ätzen bilden. Jede Zone 35 ist mit einem schwebenden Gitter 23 verbunden. Die Dimensionen der Zonen 35 in Spaltenrichtung sind identisch mit denen der schwebenden Gitter 23, und die Dimensionen der Zonen 35 in Zeilenrichtung sind größer als die der schwebenden Gitter 23. In Zeilenrichtung überragen die Zonen 35 die schwebenden Gitter 23 an der Seite zu den Source-Bereichen 22 um eine Länge a, und die Zonen 35 überlagern die Zonen E und überragen diese um eine Länge b.
Die Wortlinien LM1 und LM2 werden von einer dritten polykristallinen Siliziumschicht (Poly 3) gebildet.
Da die Source und der Drain eines Transistors in einer horizontalen Richtung angeordnet sind, fließt der Strom im Kanal in horizontaler Richtung oder Richtung der Wortlinien, und daher weist der Transistor einen Kanalbereich auf, der in der gleichen Richtung ausgerichtet ist wie die Wortlinien.
Die Figuren 6A bis 6G zeigen Ansichten im Schnitt längs der Achse YY' der Figuren 5A oder 5B und entsprechen jeweils einer Phase des erfindungsgemäßen Herstellungsverfahrens der in einem Siliziumsubstrat 20 ausgeführten Struktur.
Fig. 6A zeigt die Struktur in einer Vorphase nach Ausführen der dicken Oxidzonen 24 und der Gitteroxidschichten 27 und nach dem Aufbringen und Ätzen der ersten polykristallinen Siliziumschicht, um einerseits die Poly-1-Streifen P1, in denen später die schwebenden Gitter 23 der Transistoren hergestellt werden, und andererseits die Zonen E zu bilden. Die dicken Oxidzonen 24 haben beispielsweise eine Stärke von 700 nm, und die Gitteroxidschichten 27 haben beispielsweise eine Stärke von 20 nm. In herkömmlicher Weise befinden sich Bereiche 13 des Typs P unter den dicken Oxidzonen 24. Diese Bereiche 13 werden üblicherweise Kanalsperrbereiche genannt. Es sind auch dotierte Bereiche 19 dargestellt, die sich unter den Gitteroxidschichten 27 befinden, um die Auslöseschwelle der Speichertransistoren zu bestimmen.
Um einer besseren Übersichtlichkeit der Zeichnungen willen sind die Bereiche 13 und 19 in den Figuren 6B bis 6G nicht dargestellt.
Fig. 6B zeigt die Struktur in einer Zwischenphase nach dem Ausbilden der stark dotierten Bereiche des Typs N&spplus;, die zum einen die Bitlinien LBj und zum anderen die Linien mit konstantem Potential B bilden. Diese Bereiche werden durch Implantieren von Arsen hergestellt.
Fig. 6B zeigt die Struktur auch nach dem Aufbringen einer Isolationsschicht 36 zwischen den verschiedenen Poly-1- Bereichen. In herkömmlicher Weise wird ein Planarisierungsverfahren angewendet, damit sich die Oberflächen dieser Schicht 36 und der ersten polykristallinen Siliziumschicht in gleicher Höhe befinden. Diese Schicht 36 wird aus Siliziumoxid gebildet, das zum Beispiel durch Abscheiden aus der Dampfphase von einer TEOS-Quelle (Tetraethylorthosilikat) entsteht.
Fig. 6C zeigt die Struktur in einer Zwischenphase nach dem Aufbringen der zweiten polykristallinen Siliziumschicht 35' und der Herstellung einer Isolationsschicht 28, die üblicherweise Zwischen-Oxidschicht genannt wird und bei dieser Struktur durch eine Schichtung der drei Schichten Siliziumoxid/Siliziumnitrid/Siliziumoxid, ONO-Schichtung genannt, gebildet wird.
Fig. 6D zeigt die Struktur in einer Zwischenphase nach dem Ätzen der Zwischen-Oxidschicht 28 und der zweiten polykristallinen Siliziumschicht 35' in Höhe einerseits der Isolationsschicht 36 im Bereich der Linien mit konstantem Potential B und andererseits der Isolationsschicht 36 über den dicken Oxidzonen 24.
Fig. 6D zeigt die Struktur auch nach Herstellung einer Oxidzone 37, genannt Eckenoxidzone, an jedem der Enden der durch das Ätzen definierten Schichten 35' in Zeilenrichtung.
Fig. 6E zeigt die Struktur in einer Zwischenphase nach dem Aufbringen der dritten polykristallinen Siliziumschicht (Poly 3), auf der die Wortlinien LMi gebildet werden, und nach Ätzen der Poly 3, der ONO-Zwischen-Oxidschicht 28, der Poly 2 und der Poly 1, womit die in der Poly 3 gebildeten Wortlinien LMi, die in den Schichten 35' gebildeten Zonen 35 und die in den Poly-1-Streifen P1 gebildeten schwebenden Gitter 23 erzeugt werden können.
Die nach dem Ätzen dieser verschiedenen Schichten erzielte Struktur ist auch in Fig. 7 zu sehen, die eine Ansicht im Schnitt längs der Achse ZZ' von Fig. 5B zeigt.
Aus Fig. 6E ist weiterhin ersichtlich, daß die ONO-Zwischen- Oxidschicht 28 und die Eckoxidzonen 37 die Isolation zwischen den Wortlinien und den Zonen 35 gewährleisten.
Fig. 6F zeigt die Struktur in einer Zwischenphase nach dem Aufbringen einer Isolationsschicht 29. Diese Schicht 29 wird zum Beispiel aus bor- oder phosphordotiertem Siliziumoxid (BPSG) gebildet.
Fig. 6G zeigt die Struktur in der Endphase nach Herstellung der leitenden Linien 30, die sich auf der Isolationsschicht 29 befinden und zum Beispiel aus Aluminium bestehen, wobei jede von ihnen über einer Bitlinie angeordnet ist.
Sie sind mit Bitlinien weiterer Speicherblöcke verbunden (denn die Speicherpunkte sind gewöhnlich in Blöcken zusammengefaßt, die jeweils eine bestimmte Anzahl von Zeilen und Spalten belegen), so daß das gewünschte Potential an diese Bitlinien und an die Drains der Transistoren, mit denen die Bitlinien verbunden sind, angelegt werden kann.
Die leitenden Linien 30 erstrecken sich über eine plane Fläche, so daß die Probleme, die durch die Leitpassagen verursacht werden, mit denen die Aluminiumlinien bei der herkömmlichen Konfiguration versehen sind, vermieden werden können.
Weiterhin ist der Raum zwischen den Paaren leitender Linien 30 größer als der Raum zwischen den Paaren von Aluminiumlinien, die bei der herkömmlichen Konfiguration die Bitlinien bilden.
In Fig. 7, die eine Ansicht im Schnitt längs der Achse ZZ' von Fig. 5B zeigt, sind die schwebenden Gitter 23 der Transistoren zu sehen, wobei diese schwebenden Gitter über der Gitteroxidschicht 27 angeordnet ist. Es sind auch die von der zweiten polykristallinen Siliziumschicht gebildeten Zonen 35 und die über den Zonen 35 befindlichen ONO- Zwischen-Oxidschichten 28 zu sehen. Desgleichen sind die beiden Wortlinien LM1 und LM2 zu sehen, die an den Transistorenorten als Steuergitter 25 dienen.
Fig. 8A ist eine schematische Darstellung der Kapazitäten an einem Transistorort bei einer Architektur, die keine mit dem schwebenden Gitter 23 des Transistors verbundene Zone 35 aufweist, und Fig. 8B ist eine schematische Darstellung der Kapazitäten an einem Transistorort bei einer erfindungsgemäßen Architektur.
Legt man eine Spannung VM an die Wortlinie LM2 an, so erhält man in beiden Fällen an dem schwebenden Gitter die Spannung VF, indem man den Kopplungsfaktor y berechnet, der diese beiden Spannungen in das Verhältnis
VF = y VM
setzt und durch das Verhältnis der Kapazität im Bereich der Zwischen-Oxidschicht zu der Summe aller vorhandener Kapazitäten bestimmt ist.
Bei Betrachtung von Fig. 8A erkennt man die mit COI vermerkte Kapazität im Bereich der Zwischen-Oxidschicht 28 zwischen der Wortlinie LM2 und dem schwebenden Gitter 23. Man hat auch eine Kapazität COG im Bereich der Gitteroxidschicht 27 zwischen dem schwebenden Gitter 23 und dem Substrat 20.
Der Kopplungsfaktor y wird ausgedrückt:
y = COI / (COI + COG).
Es läßt sich ein numerischer Wert für den Kopplungsfaktor berechnen, indem übliche Werte für die Dimensionen der betroffenen Elemente zugrunde gelegt werden:
- Länge des schwebenden Gitters in Zeilenrichtung: 0,8 Mikrometer
- Stärke der Zwischen-Oxidschicht: 20 nm
- Stärke der Gitteroxidschicht: 20 nm
Der numerische Wert des Kopplungsfaktors ist dann gleich dem Verhältnis der Größen 0,8/20 und 0,8/20 + 0,8/20. Der Kopplungsfaktor ist also gleich 0,5.
Bei Betrachtung von Fig. 8B, die dem Fall entspricht, in dem die Zone 35 mit dem schwebenden Gitter des Transistors verbunden ist, zeigt sich wieder eine mit C'OI vermerkte Kapazität im Bereich der Zwischen-Oxidschicht 28 zwischen der Wortlinie LM2 und der Zone 35. Man hat auch hier wieder eine mit C'OG vermerkte Kapazität im Bereich der Gitteroxidschicht 27. Des weiteren ist eine Kapazität COA vorhanden, die dem Teil der Zone 35 entspricht, der über das schwebende Gitter 23 in Zeilenrichtung um eine Länge a hinausragt, sowie eine Kapazität COD im Bereich des Teils der TEOS- Oxidschicht, der das schwebende Gitter 23 und die Zone E voneinander trennt, eine Kapazität CBO, die dem Teil der Zone E entspricht, der über die Isolationszonen 24 hinausragt, und zwar im Bereich des Teils der Gitteroxidschicht 27, der sich zwischen dem hinausragenden Teil der Zone E und dem Substrat 20 befindet, eine Kapazität CZI, die dem Teil der Zone E entspricht, der sich über der Isolationszone 24 im Bereich dieser Isolationszone 24 befindet, und eine Kapazität COB, die dem Überstand der Zone 35 über die Zone E um eine Länge 1 im Bereich des Teils der TEOS-Oxidschicht, der zwei Zonen E und die Isolationszone 24 voneinander trennt, entspricht.
Der Kopplungsfaktor wird ausgedrückt:
y = C'OI / (C'OI + COA + C'OG + COD + CBO + CZI + COB)
Es läßt sich ein numerischer Wert für den Kopplungsfaktor berechnen, indem die folgenden üblichen Werte zugrunde gelegt werden:
- Überstand der Zone 35 über das schwebende Gitter in Zeilenrichtung, bezeichnet mit a: 0,2 Mikrometer
- Länge des schwebenden Gitters in Zeilenrichtung: 0,8 Mikrometer
- Länge des Teils der TEOS-Oxidschicht, der das schwebende Gitter 23 und die Zone E voneinander trennt: 0,8 Mikrometer
- Überstand der Zone E über die Isolationszone 24 in Zeilenrichtung: 0,4 Mikrometer
- Länge der Zone E in Zeilenrichtung: 0,8 Mikrometer
- Überstand der Zone 35 über die Zone E in Zeilenrichtung, bezeichnet mit b: 0,2 Mikrometer
- Stärke der Zwischen-Oxidschicht: 20 nm
- Stärke der Gitteroxidschicht: 20 nm
- Stärke des TEOS-Oxids: 200 nm
- Stärke der Isolationszone: 700 nm
Der numerische Wert des Kopplungsfaktors ist dann gleich dem Verhältnis der Größen (0,2 + 0,8 + 0,8 + 0,8 + 0,2)/20 und (0,2 + 0,8 + 0,8 + 0,8 + 0,2)/20 + 0,2/(200 + 20) + 0,8/20 + 0,8/(200 + 20) + 0,4/20 + 0,4/700 + 0,2/(200 + 700).
Der Kopplungsfaktor ist also im wesentlichen gleich 0,70.
Auf diese Weise kann mit dieser Architektur dadurch, daß die Zone 35 mit dem schwebenden Gitter 23 des Transistors verbunden ist, ein deutlich verbesserter Kopplungsfaktor erzielt werden.
Fig. 9 zeigt eine Variante der Erfindung. In dieser Darstellung, die eine analoge Schnittansicht zu der in Fig. 6G gezeigten Ansicht zeigt, finden sich die verschiedenen Bestandteile der erfindungsgemäßen Architektur wieder, wobei die Hauptbestandteile die folgenden sind:
- ein schwebendes Gitter 23, das an jedem Transistorort durch eine erste polykristalline Siliziumschicht gebildet wird,
- zwei Bitlinien LB1 und LB2, die an den Transistororten als Drain 21 dienen,
- zwei Isolationszonen 24 aus dickem Siliziumoxid,
- eine Wortlinie LM1, die durch eine dritte polykristalline Siliziumschicht gebildet wird und an den Transistororten als Steuergitter 25 dient,
- eine Linie mit konstantem Potential, die hier mit B' bezeichnet ist, die jedoch eine andere Struktur aufweist als die in Fig. 6G dargestellte.
Bei dieser Variante der Erfindung ist die Gitteroxidschicht, die in Fig. 9 mit 27' bezeichnet ist, im Vergleich zu den üblichen Werten sehr dünn, sie hat beispielsweise eine Stärke in der Größenordnung von 10 nm.
Die Linie mit konstantem Potential B' besteht aus zwei verschieden stark dotierten Teilen. Dabei ist ein erster Teil 22-1 stark dotiert, wobei die Dotierung zum Beispiel N&spplus; ist. Dieser erste Teil befindet sich in einem Feld 22-2 des gleichen Leitungstyps mit schwacher Dotierung, wobei die Dotierung zum Beispiel N&supmin; ist.
Die Linie mit konstantem Potential B' dient an den Transistororten auch als Source 22'.
Diese neue Anordnung ermöglicht bei einer genügend hohen, an der Source 22' angelegten Spannung den Transfer der bei einem Programmiervorgang in dem schwebenden Gitter der Transistoren eingefangenen Ladungsträger durch den Tunnel- Effekt von dem schwebenden Gitter zu dem stark dotierten Teil der Source. Dieser Transfer wurde durch die extreme Dünnheit der Gitteroxidschicht möglich und ist in Fig. 9 durch den Pfeil dargestellt. Durch den vorhandenen zweiten, schwach dotierten Teil kann die Durchbruchspannung zwischen der Source und dem Substrat erhöht werden.
Nun weisen Kontaktbereiche zwischen einer dünnen Oxidschicht und einer dicken Oxidschicht Fehler auf, die die Ladungsträgertransfers stören, und solche Kontaktbereiche sind bei den herkömmlichen Strukturen von programmierbaren und elektrisch löschbaren, nicht-flüchtigen Speichern oder EEPROM-Speichern der sogenannten FLOTOX-Technik zu bemerken.
Der Vorteil der erfindungsgemäßen Architektur besteht darin, daß die dünnen Oxidbereiche, wo die Ladungsträger überschlagen, sich nirgends in Kontakt oder in der Nähe einer dicken Oxidzone befinden.
Auf diese Weise können sogenannte "Flash-"EPROM-Speicher ausgeführt werden, die durch Anlegen einer geeigneten Spannung an die Sourcen der Transistoren elektrisch löschbar sind.

Claims

1. Speicher mit einem Netz aus Wortlinien (LM1, LM2), die sich in einer ersten Richtung, der sogenannten Zeilenrichtung erstrecken und die Steuergitter (25) von Transistoren mit schwebendem Gitter verbinden, sowie aus Bitlinien (LB1, LB2), die sich in einer zweiten Richtung, der sogenannten Spaltenrichtung erstrecken und die Drains der Transistoren mit schwebendem Gitter verbinden,

dadurch gekennzeichnet, daß jeweils eine leitende Zone (35), deren Dimensionen in einer horizontalen Ebene größer sind als diejenigen des schwebenden Gitters (23) der Transistoren, mit dem schwebenden Gitter jedes Speichertransistorverbunden und dabei gegenüber der entsprechenden Wortlinie angeordnet ist, von der sie durch eine Isolationsschicht (28) getrennt ist.

2. Speicher nach Anspruch 1,

dadurch gekennzeichnet, daß

- eine Linie mit konstantem Potential (B), die sich in Spaltenrichtung erstreckt und durch eine Diffusion eines ersten Leitungstyps zur Verbindung der Sourcen der Transistoren gebildet wird, jeweils zwischen einem Paar von zwei Bitlinien angeordnet ist, wobei alle Linien mit konstantem Potential das gleiche Potential haben,

- jeder Transistor ein schwebendes Gitter (23), das im wesentlichen durch ein leitendes Rechteck gebildet wird, und ein Steuergitter (25), das durch den Teil der Wortlinie gebildet wird, die sich im wesentlichen am Ort des schwebenden Gitters des Transistors befinden, aufweist,

- die leitende Zone (35) durch ein Rechteck gebildet wird, dessen Dimensionen in Zeilenrichtung größer sind als diejenigen des schwebenden Gitters (23),

- eine Isolationszone (24), die sich in Spaltenrichtung erstreckt, jeweils auf der Seite einer jeden Bitlinie angeordnet ist, die der Linie mit konstantem Potential gegenüberliegt.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß eine zusätzliche leitende Zone (E) die Längsränder der Isolationszonen (24) überdeckt, wobei diese zusätzliche Zone (E) aus dem gleichen Material besteht wie das, das die schwebenden Gitter (23) der Transistoren bildet.

4. Speicher nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß in einem Transistor die leitende Zone (35), die in Spaltenrichtung im wesentlichen die gleichen Dimensionen hat wie die Wortlinie und das schwebende Gitter, das schwebende Gitter in Zeilenrichtung beidseitig überragt, wobei sie über das schwebende Gitter mit einer ersten Länge (a) auf der Seite der Linie mit konstantem Potential hinausragt und über der Isolationszone (24) und der zusätzlichen Zone (E), die sich an den Transistor anschließen, ansteigt und dabei über die zusätzliche Zone um eine zweite Länge (b) hinausragt.

5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die schwebenden Gitter (23), die leitenden Zonen (35) und die Wortlinien (LMi) durch eine erste, zweite bzw. dritte polykristalline Siliziumschicht gebildet werden.

6. Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Isolationszonen (24) aus einem dicken Siliziumoxid gebildet werden.

7. Verfahren zur Herstellung eines MOS-Speichers mit Transistoren mit schwebendem Gitter, die auf einem Substrat eines ersten Leitungstyps in Zeilen und Spalten angeordnet sind, bestehend aus den folgenden Schritten:

- Ausbilden von Zonen eines dicken Oxids (24) in Spalten,

- Aufbringen und Ätzen einer ersten polykristallinen Siliziumschicht zur Bildung von einerseits zwei ersten benachbarten Streifen in Spalten zwischen jedem Paar von Spalten aus dickem Oxid und andererseits zwei zweiten Streifen, die beide den Bereich innerhalb dieses Paares und einen Bereich der entsprechenden dicken Oxidzone überdecken,

- Implantieren eines zweiten Leitungstyps, wobei die erste polykristalline Siliziumschicht als Maske verwendet wird,

- Ausbilden einer Isolationsschicht (36) zwischen den verschiedenen Zonen der ersten polykristallinen Siliziumschicht,

dadurch gekennzeichnet, daß es ferner die folgenden Schritte umfaßt:

- Aufbringen einer zweiten polykristallinen Siliziumschicht (35') und Isolieren von dessen Oberfläche (28),

- Ätzen der zweiten polykristallinen Siliziumschicht (35) dergestalt, daß sie in Spalten die ersten und zweiten benachbarten Streifen der ersten polykristallinen Siliziumschicht bedeckt,

- Isolieren der Seiten der freiliegenden Bereiche der zweiten polykristallinen Siliziumschicht,

- Aufbringen einer dritten polykristallinen Siliziumschicht,

- Ätzen der drei polykristallinen Siliziumschichten in Zeilen und mit einer Maske,

- Ausbilden einer Isolationsschicht und

- Herstellen von Kontakten mit den verbleibenden Streifen der dritten polykristallinen Siliziumschicht (Wortlinien) den Drain-Spalten (Bitlinien) und den Source-Spalten (Linien mit konstantem Potential).

8. Verfahren zur Herstellung eines Speichers nach Anspruch 7, dadurch gekennzeichnet, daß die Isolation zwischen der zweiten und dritten polykristallinen Siliziumschicht durch ein Übereinanderschichten von drei Schichten gebildet wird: Siliziumoxid/Siliziumnitrid/Siliziumoxid, genannt ONO- Schichtung.

9. Verfahren zur Herstellung eines Speichers nach Anspruch 7, dadurch gekennzeichnet, daß die Isolationsschicht zwischen den Zonen der ersten polykristallinen Siliziumschicht aus Siliziumoxid gebildet wird, das durch Abscheiden aus der Dampfphase von einer TEOS-Quelle (Tetraethylorthosilikat) entsteht, und durch ein Planarisierungsverfahren ausgeführt wird, wodurch die Oberflächen dieser Schicht (36) und der ersten polykristallinen Siliziumschicht auf gleiche Höhe gebracht werden können.