JP4281331B2

JP4281331B2 - 不揮発性半導体記憶装置

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Publication number: JP4281331B2
Application number: JP2002333774A
Authority: JP
Inventors: 明田井; 祥司水野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-01-21
Filing date: 2002-11-18
Publication date: 2009-06-17
Anticipated expiration: 2022-11-18
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Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、製造工程において、紫外線照射によりデータの消去を行うものに用いて好適である。
【０００２】
【従来の技術】
従来、紫外線照射によりデータを消去する不揮発性半導体記憶装置として、ＥＰＲＯＭがあり、さらにＥＰＲＯＭには、２層ゲート構造のものと、単層ゲート構造のものがある。図１８（ａ）（ｂ）に、ＥＰＲＯＭのうち、単層ゲート構造の一例としてＥＰＲＯＭ１０１を示す。図１８（ａ）はＥＰＲＯＭ１０１の平面図であり、図１８（ｂ）は図１８（ａ）中のＤ−Ｄ’断面図である。
【０００３】
ＥＰＲＯＭ１０１は、図１８（ａ）に示すように、半導体基板２の表層部に高濃度のＮ型拡散層により構成されたコントロールゲート５と、半導体基板２上にポリシリコン等により構成されたフローティングゲート９とを有している。また、図１８（ｂ）に示すように、半導体基板２においては、Ｐ^-型基板３上にＰ型ウェル４ａが形成されている。この半導体基板２の表面上にゲート酸化膜８を介してフローティングゲート９が形成されている。そして、Ｐ型ウェル４ａの表層部のうち、フローティングゲート９の両隣に位置する部位にそれぞれドレイン領域１６とソース領域１７とが形成されている。さらにこのフローティングゲート９を含む半導体基板２上にＢＰＳＧ等による層間絶縁膜１０及び図示しないがパッシベーション膜が形成されている。
【０００４】
図１９にＥＰＲＯＭ１０１を用いた場合の連続通電時間と未書き込みトランジスタのＶ_t変動量との関係を示す。ＥＰＲＯＭ１０１は、通電時間が増加するにつれ、Ｖ_tの変動量が増加する傾向がみられる。このような傾向は温度が８０℃以上の高温になるほど顕著となる。また、層間絶縁膜１０等の絶縁膜の種類や厚さが異なるものにおいても、同様の傾向がみられる。このことから、高温連続読み出し時（通電時）では未書き込みトランジスタのＶ_tが大きく変動してしまい、このようなＥＰＲＯＭを高温環境下において連続読み出しを行う記憶装置として使用することができない。
【０００５】
この原因を検討したところ、以下のことが推測される。図２０は図１８（ａ）中のＥ−Ｅ’断面における読み出し時（通電時）の電位分布シミュレーション結果を示す。
【０００６】
半導体基板２はＧＮＤ電位とされており、読み出し時では、コントロールゲート５とドレイン領域１６とに電圧が印加される。そして、これらの影響により、フローティングゲート９にも電圧が印加された状態となる。このとき、図２０に示すように、等電位線はフローティングゲート９を中心とした多重の円弧状となっている。したがって、フローティングゲート９からフローティングゲート９の周りに向かって電気力線が出ている状態となる。このため、フローティングゲート９の周りの層間絶縁膜１０等からフローティングゲート９に電荷が集まってしまう。これが高温連続読み出し時に未書き込みトランジスタのＶ_tが変動する原因であると推測される。
【０００７】
そこで、フローティングゲート９に電荷が集まるのを防ぐ構造として、図２１（ａ）（ｂ）に示されるような構造のＥＰＲＯＭ１０２がある。図２１（ａ）は平面図であり、図２１（ｂ）は図２１（ａ）中のＦ−Ｆ’断面図である。このＥＰＲＯＭ１０２は、フローティングゲート９がＡｌ等の金属配線層３０で覆われており、その他の構成はＥＰＲＯＭ１０１と同じ構成となっている（例えば、特許文献１、２参照）。
【０００８】
図１９にＥＰＲＯＭ１０１と共にＥＰＲＯＭ１０２の連続通電時間と未書き込みトランジスタのＶ_t変動量との関係を示す。この結果より、ＥＰＲＯＭ１０１よりもＥＰＲＯＭ１０２の方が通電時間の増加に伴うＶ_tの変動量の増加が小さいことがわかる。
【０００９】
そして、図２２に図２１（ａ）のＧ−Ｇ’断面における読み出し時の電位分布のシミュレーション結果を示す。図示しないが金属配線層３０はコントロールゲートに電気的に接続されており、読み出し時において、金属配線層３０に電圧が印加される。
【００１０】
このとき、図２２に示すように、等電位線は金属配線層３０を中心として円弧状で、周りに広がるように何重にもなっている。このように、フローティングゲート９を中心とせず、金属配線層３０を中心に等電位線が円弧状になっていることから、金属配線層３０から層間絶縁膜１０等の金属配線層３０の周り向けて電気力線が出ている状態となる。このように、金属配線層３０がフローティングゲート９から出ていた電気力線を遮断するバリア層として働くので、フローティングゲート９に電荷が集中するのを防止していると推測される。
【００１１】
【特許文献１】
特許第３０８３５４７号公報
【００１２】
【特許文献２】
特開平１−２７８７８１号公報
【００１３】
【発明が解決しようとする課題】
ところで、ＥＰＲＯＭの製造工程において、通常、製品内の全てのＥＰＲＯＭに対して書き込み検査、及び、書き込まれたデータの保持検査が行われる。したがって、このようなＥＰＲＯＭの製造工程では製品ユーザが任意のデータを使用時に書き込めるように製品の出荷前にフローティングゲート９に紫外線を照射して、全てのＥＰＲＯＭのデータを消去する工程がある。しかしながら、ＥＰＲＯＭ１０２では、フローティングゲート９が金属配線層３０で覆われていることから、金属配線層３０によってフローティングゲート９への紫外線の照射量が制限されてしまう。
【００１４】
図２３にＥＰＲＯＭ１０１及びＥＰＲＯＭ１０２の紫外線の照射時間と書き込みトランジスタのＶ_tとの関係を示す。紫外線の照射時間が増加したとき、Ｖ_tが一定となり始めた時間がデータが消去された時間である。この結果からわかるように、ＥＰＲＯＭ１０２はＥＰＲＯＭ１０１に比べて、紫外線の照射時間が増加するため、生産性が低下するという問題がある。
【００１５】
このような問題は単層ゲート構造だけでなく、フローティングゲート全体がコントロールゲートに覆われていない２層ゲート構造のＥＰＲＯＭにおいてもみられる。また、ＥＰＲＯＭだけでなく、上記した構造と同様の構造を有するＥＥＰＲＯＭにおいても同様の問題がみられる。これはＥＥＰＲＯＭの製造工程においても、ＥＰＲＯＭの製造工程と同様に、書き込み／消去検査、及び、書き込まれたデータの保持試験が行われるため、製品の出荷前に全てのＥＥＰＲＯＭのデータを消去する必要があるからである。
【００１６】
そこで、本発明は上記点に鑑みて、製造工程にて紫外線を照射する際に紫外線の照射時間を増加させることなく、高温連続読み出し時の未書き込みトランジスタのＶ_t変動を抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、フローティングゲート（９）は、半導体基板（２）上に形成されているとともに、半導体基板の表面を上から見たときにコントロールゲート（５）と重なっている第１の領域（９ａ）と、ソース・ドレイン領域（１６、１７）の間に位置する第２の領域（９ｂ）と、第１の領域（９ａ）と第２の領域（９ｂ）とを連結する連結部（９ｃ）とを有し、フローティングゲートは少なくとも連結部（９ｃ）がコントロールゲートに覆われておらず、フローティングゲート（９）の上に絶縁膜（１０）が形成され、この絶縁膜（１０）の上にフローティングゲート（９）の電位変化を抑制するための金属配線層からなる導電層（１５）が形成されており、導電層（１５）は、フローティングゲート（９）を覆わずに、少なくとも連結部（９ｃ）の隣りを含むフローティングゲート（９）の周りに配置されており、導電層（１５）およびフローティングゲート（９）を上から見たときに、導電層（１５）は、導電層（１５）の端部とフローティングゲート（９）の端部との間隔（Ｓ）が０〜２μｍであることを特徴としている。
【００１８】
このように、導電層（１５）はフローティングゲート（９）を覆っていないことから、紫外線照射特性を悪化させることはない。また、導電層（１５）はフローティングゲート（９）の周りに形成されているので、フローティングゲート（９）と周りの他の領域との間に電位差が生じても、フローティングゲート（９）と周りの他の領域との間の電気力線をこの導電層により遮断できる。
【００１９】
したがって、紫外線の照射時間を増加させることなく、高温連続読み出し時の未書き込みトランジスタのＶ_t変動を抑制することができる。
【００２０】
具体的には、請求項２のように、導電層（１５）は第１の絶縁膜（１０）上に形成されているのが好ましい。
【００２１】
また、請求項３のように、導電層（１５）が連結部（９ｃ）の隣りのみに形成されている構成とすることができる。
【００２２】
フローティングゲート（９）の電位変化を抑制するには、請求項４に示すように、導電層（１５）がフローティングゲート（９）の周りを完全に囲んで形成されているのが好ましいが、フローティングゲート（９）の周りの多くの領域に導電層（１５）が形成されていれば、フローティングゲート（９）の電位変化を抑制する効果がある。
【００２３】
したがって、請求項３では、フローティングゲート（９）の周りの多くの領域に導電層（１５）を形成していることから、フローティングゲート（９）の電位変化を抑制することができる。また、このように導電層（１５）が形成されている場合では、導電層（１５）がフローティングゲート（９）の周りを完全に囲むように形成されている場合に比べ、ＥＰＲＯＭのサイズを縮小することができる。
【００２５】
さらに、導電層（１５）を請求項５のように電気的に孤立している状態とすることができ、また、請求項６のように電位固定されている状態とすることもできる。
【００２６】
なお、請求項９に示すように、コントロールゲート（５）を半導体基板の表層に形成した不純物層にて構成することができ、また、請求項７、８に示すように、半導体基板の上に形成したポリシリコン層にて構成することもできる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２８】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態における不揮発性半導体記憶装置としてのＥＰＲＯＭ１の平面パターンを示す。また、図２に図１中のＡ−Ａ’断面図を示し、図３に図１中のＢ−Ｂ’断面図を示す。
【００２９】
図１には一点鎖線ａ−ｂの上下に１つずつメモリセルが形成されており、以下では一点鎖線ａ−ｂよりも紙面上側のメモリセルの構成について説明する。
【００３０】
図２に示すように、半導体基板２はＰ^-型基板３上にＰ型ウェル層４ａとＮ型ウェル層４ｂとを備えている。そして、半導体基板２のうちＮ型ウェル層４ｂ側には、Ｎ型ウェル層４ｂからＰ^-型基板３にかけて高濃度のＮ型拡散層により構成されたコントロールゲート５が備えられている。
【００３１】
また、Ｐ型ウェル層４ａ及びＮ型ウェル層４ｂ上には絶縁膜としてのフィールド酸化膜６が形成されており、このフィールド酸化膜６によって素子分離がなされている。このフィールド酸化膜６は、Ｎ型ウェル層４ｂのうちコントロールゲート５の一部を含む領域とＰ型ウェル層４ａの一部の領域において開口している。このフィールド酸化膜６が開口した部分のそれぞれに、コントロールゲート５側のゲート絶縁膜７とＰ型ウェル層４ａ側のゲート絶縁膜８とが形成されている。
【００３２】
そして、フィールド酸化膜６上をまたいで、両ゲート絶縁膜７、８上にポリシリコンよりなるフローティングゲート９が形成されていると共に、フローティングゲート９を覆うように例えばＢＰＳＧ等によりなる第１の絶縁膜としての層間絶縁膜１０が形成されている。さらに層間絶縁膜１０の上にはＴＥＯＳ膜等によりなる第２の絶縁膜としての絶縁膜１１が形成されており、最終的には半導体基板２の表面に例えばＰ−ＳｉＮ等の保護膜１２が形成されている。
【００３３】
図１の平面パターンにおいて、点線で示されている領域は第１金属配線層であり、図２の層間絶縁膜１０と絶縁膜１１との間に位置する。また、同様に太い実線で示されている領域は第２金属配線層であり、第１金属配線層よりも上側に形成されており、図２の絶縁膜１１と保護膜１２との間に位置している。
【００３４】
コントロールゲート５は図１に示すように、本実施形態では、例えば紙面上下方向に長い長方形状に形成されている。
【００３５】
また、ワード線１３は、Ａｌ等にて形成されている第１金属配線層であり、点線により示されるように、コントロールゲート５に平行で紙面上下方向に延びて形成されている。このワード線１３の一部１３ａは、コントロールゲート５とオーバーラップするように、一点鎖線ａ−ｂに沿って、紙面右側に延びて形成されている。そして、コントロールゲート５は、コンタクト１４を介してワード線１３と電気的に接続されている。
【００３６】
フローティングゲート９は、図１に示すように、一点鎖線ａ−ｂと平行な方向に延びた状態で形成されている。本実施形態では、このフローティングゲート９の紙面左側のコントロールゲート５と交差している領域は紙面右側に比べ面積が大きく、紙面右側の領域は紙面左右方向に対して細長い形状となっている。なお、フローティングゲート９はどの電極とも電気的に接続されておらず、電気的に孤立した状態となっている。
【００３７】
また、図１中の点線で示され、点線によりハッチングが行われている領域は、バリア層１５である。このバリア層１５はフローティングゲート９を覆わず、フローティングゲート９がバリア層１５から露出するように、フローティングゲート９の紙面右側の領域を除いたフローティングゲート９の周りを囲むように形成されている。バリア層１５はＡｌ等により形成され、本実施形態ではどの電極にも電気的に接続されておらず、電気的に孤立している。
【００３８】
このバリア層１５は第１金属配線層であり、図３に示すように、層間絶縁膜１０上に形成されている。そして、バリア層１５の端部とフローティングゲート９の端部との間隔Ｓは、本実施形態では、例えば、０．５μｍとなっている。
【００３９】
また、図３はトランジスタが形成されている領域の断面図であり、半導体基板２の表層部のうち、フローティングゲート９の両サイドに位置する部分にそれぞれドレイン領域１６とソース領域１７とが形成されている。ドレイン領域１６及びソース領域１７はＮ型拡散層にて構成されている。このＮ型拡散層は、図１に示すように、フローティングゲート９の紙面右側の端部近辺で交差して、紙面上下方向に延びるように形成されている。なお、この図では、Ｎ型拡散層は紙面上下方向に連続して示されているが、フローティングゲート９を形成した後にフローティングゲート９をマスクとしてイオン注入により形成されることから、図３に示すように、フローティングゲート９の下側には形成されていない。
【００４０】
図１ではフローティングゲート９よりも上側のＮ型拡散層がドレイン領域１６であり、このドレイン領域１６はコンタクト１８を介して層間絶縁膜１０上に形成されている第１金属配線層である１ｓｔＡｌ配線１９と接続されている。さらにこの１ｓｔＡｌ配線１９はコンタクト２０を介してａ−ｂの一点鎖線と平行で、紙面左右方向に延びて形成されている第２金属配線層であるデータ線２１と電気的に接続されている。
【００４１】
一方、フローティングゲート９よりも紙面下側のＮ型拡散層はソース領域１７であり、点線で示され、紙面上下方向に延びるように形成されているソース線２２から、ａ−ｂ間の一点鎖線に沿って左側に延びて形成されている部分２２ａとコンタクト２３を介して電気的に接続されている。
【００４２】
このようにして１つのメモリセルが構成されており、図１では、このメモリセルが一点鎖線ａ−ｂに対して、上下対照的に２つ形成されている。そして、本実施形態が適用されているＥＰＲＯＭ１はこのようなメモリセルが複数形成されている。
【００４３】
このように構成されたＥＰＲＯＭ１において、書き込みを行う際には、トランジスタ領域のドレイン１６に電圧を印加してホットキャリアを発生させると共に、コントロールゲート４に電圧を印加し、フローティングゲート９へのキャリア注入を行って、トランジスタのしきい値電圧Ｖ_tを変動させる（初期値より高くする）。そして、読み出しの際には、未書き込みセル（初期セル）のＶ_tと書き込みセルのＶ_tとの間の電圧を加え、トランジスタの「オン」「オフ」によって「０」「１」を識別する。
【００４４】
図４に図１中のＣ−Ｃ‘断面における読み出し時（通電時）の電位分布シミュレーション結果を示す。本実施形態においては、フローティングゲート９の近傍にバリア層１５が配置されていることから、読み出し時において、図４のシミュレーション結果のように、層間絶縁膜１０等のフローティングゲート９周りの絶縁膜とフローティングゲート９との間に電位差があっても、バリア層１５から電気力線がフローティングゲート９の周りの領域に向かって出ている状態となる。
【００４５】
言い換えると、フローティングゲート９とその周りの絶縁膜との間の電気力線がバリア層１５によって遮断された状態となる。このことから、フローティングゲート９に電荷が集まることを防止し、読み出し時のフローティングゲート９の電位変化を抑制することができる。したがって、高温連続での読み出し時においても、未書き込みトランジスタのＶ_tの変動を減少させることができる。
【００４６】
図５にフローティングゲート９の端部とバリア層１５の端部との間隔Ｓ（図３参照）と、１時間通電後のＶ_t変動量との関係を示す。なお、この結果は８０℃以上のある温度での結果であり、温度や層間絶縁膜等の条件は図１９と同じである。図５の第１金属配線層と示されている結果から、両端部の間隔が２．０μｍより広がると、Ｖ_tの変動量が大きく増加していることがわかる。このような傾向は８０℃以上の高温では、どの温度においても同様の傾向を示すことがわかっている。このことから、フローティングゲート９の端部とバリア層１５の端部との間隔Ｓは図３では０．５μｍであったが、両端部の間隔が０〜２．０μｍとなるようにフローティングゲート９の周りにバリア層１５を配置することができる。
【００４７】
なお、図１９には本実施形態でのＥＰＲＯＭ１のＶ_t変動量と時間との関係を従来のＥＰＲＯＭ１０１、１０２と共に示している。ここでは、フローティングゲート９の端部とバリア層１５の端部との間隔Ｓが０μｍのときのＥＰＲＯＭ１の結果と２．０μｍのときのＥＰＲＯＭ１の結果の一部とが示されている。通電時間が１時間のときのＶ_tの変動量をみると、０μｍ、２．０μｍどちらのときもＥＰＲＯＭ１０１よりも小さく、ＥＰＲＯＭ１０２の変動量に近いことがわかる。
【００４８】
また、これまでに説明してきたバリア層１５は第１金属配線層で構成されていたが、この代わりに第２金属配線層でバリア層１５を構成した場合の１時間通電後のＶ_t変動量を第１金属配線層のときの結果と共に図５に示す。なお、間隔Ｓが０．５μｍの場合のみ、プロットしている。この場合では、第１金属配線層を間隔Ｓが０．５μｍとなるように配置した場合と比較すると、Ｖ_t変動量が大きいことがわかる。
【００４９】
このことから、断面構造において、バリア層１５が絶縁膜１１の上方向にフローティングゲート９から離れたところに配置されていても効果がないと言える。したがって、本実施形態では、バリア層１５を層間絶縁膜１０と絶縁膜１１との間に配置している。
【００５０】
また、フローティングゲート９は、バリア層１５に覆われてなく、フローティングゲート９はバリア層１５から完全に露出していることから、紫外線消去特性を悪化させることがない。
【００５１】
したがって、本実施形態を適用したＥＰＲＯＭ１は、生産性が低下しないことから安価であり、また、高温環境下でも動作保証等の高い信頼性を有することから、例えば自動車用センサ製品で個々のセンサ出力の調整後のデータの記憶装置として使用することができる。
【００５２】
なお、本実施形態では、フローティングゲート９とソース電極との間にバリア層１５を配置していないのは、ここにバリア層１５を配置すると、ソース線２２と接触しないようにバリア層１５とソース線２２との間に十分な間隔が必要となり、ＥＰＲＯＭのサイズが大きくなってしまうので、これを避けるためである。このバリア層１５が形成されていない領域は、フローティングゲート９の複数の辺のうち最も短い辺の隣りである。この場合では、これらの複数の辺のうち、残りの辺の隣りにバリア層１５が配置されており、バリア層１５はフローティングゲート９の周りをほぼ取り囲んでいる状態となっていることから、フローティングゲート９の周囲からフローティングゲート９に電荷が集まるのを防ぐことができる。
【００５３】
また、ＥＰＲＯＭのサイズが大きくなってしまうのを避けるためのバリア層１５のレイアウトパターンとしては、例えば、図６に示すように、フローティングゲート９のうちコントロールゲート５とオーバーラップしている領域９ａと、トランジスタ領域に形成されている領域９ｂとを連結している連結部９ｃの隣りにバリア層１５を配置することもできる。通常、フローティングゲート９の周囲の領域のうち、連結部９ｃの隣りの領域が最も大きいことから、フローティングゲート９の周りの領域での、このバリア層１５が占める割合は大きい。このように、バリア層１５を配置することで、フローティングゲート９の周囲からフローティングゲート９に電荷が集まるのを防ぐことができる。
【００５４】
一方、図７に示すようにフローティングゲート９とソース線２２との間にもバリア層１５を配置し、フローティングゲート９を完全に囲むようにバリア層１５を形成しても良い。このようにフローティングゲート９の周囲の全てにバリア層１５を配置するとＥＰＲＯＭのサイズをそれだけ大きくしてしまうが、高温連続読み出し時の未書き込みトランジスタのＶ_t変動を抑制するには、フローティングゲート９の周りのできる限り多くの領域にバリア層１５が形成されるのが好ましい。したがって、この場合では、フローティングゲート９の周囲からフローティングゲート９に電荷が集まるのを防止する効果が最も高いので、高温連続読み出し時の未書き込みトランジスタのＶ_t変動量を、バリア層１５が上記した各形状の場合よりも小さくすることができる。
【００５５】
（第２実施形態）
図８に第２実施形態を適用したＥＰＲＯＭ２の平面パターンを示す。第１実施形態では、フローティングゲート９の周りに形成されていたバリア層１５は、どの電極にも電気的に接続されず、電気的に孤立した状態であったが、バリア層１５をワード線１３に電気的に接続された状態とすることができる。すなわち、ワード線１３からフローティングゲート９に沿って右方向に延びるように形成することで、フローティングゲート９の近傍にバリア層１５を形成しても良い。
【００５６】
また、図示しないが、バリア層１５がソース線２２（ＧＮＤ電位）に接続された構成とすることもできる。
【００５７】
これらの場合でも、フローティングゲート９の端部とワード線１３の端部との間隔は２μｍ以下とし、フローティングゲート９はバリア層１５に覆われないようにする。
【００５８】
これらによっても、フローティングゲート９の電位がフローティングゲート９の周りの絶縁膜の電位による影響を受けにくくできるので、第１実施形態と同様の効果が得られる。
【００５９】
また、上記した各実施形態を組み合わせても良く、バリア層１５は２つの領域を有し、その一方の領域は電気的に孤立した状態で、他方の領域はワード線１３に電気的に接続された状態とすることもできる。
【００６０】
（第３実施形態）
上記した各実施形態では、コントロールゲート５が不純物拡散層により構成されている場合を例として説明したが、コントロールゲート５をポリシリコンにより構成することもできる。図９、１０に本実施形態における第１の例を示し、図１１に第２の例を示す。図９は平面図であり、図１０、１１は図９中のＡ−Ａ’断面図である。図９ではコントロールゲート５の領域を設計上、図１よりも大きくしているが、その他は図１と同様の構造であるため、図９についての説明を省略する。
【００６１】
本実施形態では、図１０に示すように、コントロールゲート５がフィールド酸化膜６の上にてポリシリコンにより形成されている。そして、コントロールゲート５とフローティングゲート９とがオーバーラップしている領域では、絶縁膜６ａを介して、フローティングゲート９ａの下側にコントロールゲート５が配置された構造となっている。なお、その他は図２と同様の構造となっている。
【００６２】
このように、コントロールゲート５がポリシリコンにより構成され、フローティングゲート９がコントロールゲート５に覆われていない構造のＥＰＲＯＭも、第１実施形態と同様の効果を有する。
【００６３】
また、図１１に示すように、コントロールゲート５とフローティングゲート９とがオーバーラップしている領域では、絶縁膜６ａを介して、フローティングゲート９ａの上側にコントロールゲート５が配置された構造とすることもできる。
【００６４】
このように、コントロールゲート５がポリシリコンにより構成され、フローティングゲート９の一領域９ａがコントロールゲート５に覆われているが、フローティングゲート９の全体がコントロールゲート５に覆われていない構造のＥＰＲＯＭも上記した各実施形態と同様の効果を有する。
【００６５】
なお、第１実施形態中の図２に示すように、コントロールゲート５を高濃度のＮ型拡散層により構成する場合では、Ｐ型ウェル層４ａとコントロールゲート５とのＰＮ接合が形成されると、このＰＮ接合は低い電圧にてブレークダウンが発生するため、耐圧が低くなってしまう。したがって、耐圧を向上させるために、Ｐ型ウェル層４ａとコントロールゲート５との間にコントロールゲート５よりも低濃度のＮ型ウェル層４ｂを配置していた。
【００６６】
これに対して、本実施形態のように、コントロールゲート５をポリシリコンにより構成する場合では、上記したようにＮ型ウェル層４ｂを配置する必要がない。したがって、本実施形態によれば、コントロールゲート５を高濃度のＮ型拡散層により構成する場合と比較して、Ｐ型ウェル層４ａとコントロールゲート５との間隔を狭めることができる。すなわち、コントロールゲート５をポリシリコンにより構成することで、コントロールゲート５を不純物拡散層により構成する場合よりもセル領域を縮小することができる。
【００６７】
なお、図１に示すように導電層１５が配置されたＥＰＲＯＭについて説明したが、第１実施形態中の図６、７に示すＥＰＲＯＭ、第２実施形態中の図８に示すＥＰＲＯＭ、各実施形態が組み合わされた構造のＥＰＲＯＭにおいても、本実施形態と同様に、コントロールゲートをポリシリコンにより構成することができる。
【００６８】
（第４実施形態）
また、上記した各実施形態では、ＥＰＲＯＭについて説明したが、フローティングゲート全体がコントロールゲートで覆われていない構造を有するＥＥＰＲＯＭにおいても、本発明を適用することができる。
【００６９】
図１２〜１７に本実施形態におけるＥＥＰＲＯＭの平面図を示す。なお、図１２中の領域４０は半導体基板の表層に形成されているＮ型拡散層を示している。また、点線にて示している領域１５、２２、３６は、第１実施形態と同様に、第１金属配線を示しており、図２中の層間絶縁膜１０と絶縁膜１１との間に位置している。
【００７０】
図１２に示すように、本実施形態のＥＥＰＲＯＭは、メモリトランジスタ領域３０と選択トランジスタ領域３１とを有している。メモリトランジスタ領域３０では、コントロールゲート５、フローティングゲート９、およびトンネル膜３２が形成されている。また、半導体基板のうち、フローティングゲート９の両側にドレイン領域１６、ソース領域１７が形成されている。
【００７１】
一方、選択トランジスタ領域３１ではゲート電極３３が形成されており、半導体基板のうち、ゲート電極３３の両側にドレイン領域３４およびソース領域３５が形成されている。
【００７２】
なお、本実施形態のＥＥＰＲＯＭの断面構造は、図示しないが、第１実施形態中の図２とほとんど同じである。コントロールゲート５は、図２に示すように、半導体基板２の表層に形成された高濃度のＮ型拡散層により構成されている。そして、コントロールゲート５は図示しないが、ワード線に電気的に接続されている。
【００７３】
また、トンネル膜３２は図２中のゲート酸化膜８の代わりに、半導体基板２の上に形成されている。そして、トンネル膜３２およびフィールド酸化膜６の上にフローティングゲート９、ゲート電極３３が配置されている。
【００７４】
さらにフローティングゲート９、ゲート電極３３の上には、図２と同様に、層間絶縁膜１０が形成されている。層間絶縁膜１０の上にはバリア層１５、ソース線２２、およびビット線３６が配置されている。ソース線２２はコンタクト３７を介してソース領域１７と電気的に接続されており、ビット線３６はコンタクト３８を介して選択トランジスタ領域３１のドレイン領域３４に電気的に接続されている。
【００７５】
バリア層１５は層間絶縁膜１０の上にて、フローティングゲート９を覆うことなく、フローティングゲート９の周りに配置されている。そして、半導体基板の表面を上から見たときのバリア層１５の端部とフローティングゲート９の端部との間隔は、第１実施形態と同様に、０〜２．０μｍとなっている。なお、バリア層１５はフローティングゲート９の周辺のうち、ソース線２２が形成されていない領域に配置されている。
【００７６】
また、バリア層１５、ソース線２２、およびビット線３６の上には、図２に示すように、絶縁膜１１、保護膜１２が形成されている。
【００７７】
本実施形態では、このようにフローティングゲート９がコントロールゲート５に覆われていない単層ゲート構造のＥＥＰＲＯＭにおいて、フローティングゲート９の周囲全てに、バリア層１５とソース線２２が配置されている。したがって、本実施形態においても、第１実施形態と同様の効果を有する。
【００７８】
なお、コントロールゲート５は不純物拡散層だけでなく、ポリシリコンにより構成することもできる。このときにおいても、第３実施形態と同様に、コントロールゲート５とフローティングゲート９とがオーバーラップしている領域にて、フローティングゲート９ａの下側にコントロールゲート５を配置したり、フローティングゲート９ａの上側にコントロールゲート５を配置する。すなわち、ＥＥＰＲＯＭをフローティングゲート９の全てがコントロールゲート５に覆われていない構造とする。
【００７９】
また、上記したように、図１２では、バリア層１５はフローティングゲート９の周辺のうち、ソース線２２が形成されていない領域の全てに配置されていたが、第１実施形態中の図６に示す構造と同様に、フローティングゲート９のうち、コントロールゲート５とオーバーラップしている領域９ａとトランジスタ領域９ｂとを連結している連結部９ｃの隣りにのみバリア層１５を配置することもできる。
【００８０】
これは、第１実施形態にても説明したように、フローティングゲート９の周囲の領域全体に対する連結部９ｃの隣りの領域が占める割合が大きいからである。特に、ポリシリコンにより構成されたコントロールゲート５がフローティングゲート９ａの上に配置されている場合では、フローティングゲート９の周囲における連結部９ｃの隣りの領域が、フローティングゲート９の周囲の領域を占める割合は大きい。
【００８１】
したがって、このようにバリア層１５を少なくとも、フローティングゲート９の連結部９ｃの隣りに配置することで、第１実施形態と同様の効果を有する。
【００８２】
また、バリア層１５は以下に説明する固定電位やパターンとすることもできる。以下のようにしても、第１実施形態と同様の効果を有する。
【００８３】
例えば、図１３に示すように、コンタクト３９を介してバリア層１５とコントロールゲート５とを接続し、バリア層１５をコントロールゲート５の電位に固定することができる。
【００８４】
また、図１４に示すように、バリア層１５のパターンを、図１２中のバリア層１５とソース線２２とを一体化させたパターンとして、バリア層１５をソース線２２の電位に固定することもできる。すなわち、バリア層としても機能させるため、フローティングゲート９を覆うことなく、フローティングゲート９の周りに、ソース線を配置することもできる。なお、この場合では、ＥＥＰＲＯＭはフローティングゲート９の周囲の全てにバリア層１５が配置されている構造となっている。
【００８５】
また、図１５に示すように、バリア層１５のパターンを、図１２中のバリア層１５とビット線３６とを一体化させたパターンとして、バリア層１５をビット線３６の電位に固定することもできる。すなわち、バリア層として機能させるため、フローティングゲート９を覆うことなく、フローティングゲート９の周りに、ビット線３６を配置することもできる。
【００８６】
また、図１６、１７に示すように、バリア層１５のパターンを、図１２中のバリア層１５の一部をソース線２２と一体化させ、残りの部分をビット線３６と一体化させたパターンとすることもできる。
【００８７】
図１４〜１７に示すように、バリア層１５をソース線２２やビット線３６の電位に固定する場合では、図１２に示すように、ソース線２２もしくはビット線３６とバリア層１５との間に間隔を設けることが不要となる。したがって、バリア層１５をソース線２２やビット線３６の電位に固定することで、図１２に示すようにバリア層１５が電気的に孤立した状態の場合と比較して、セルサイズを縮小させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を適用した不揮発性半導体記憶装置としてのＥＰＲＯＭの平面図である。
【図２】図１中のＡ−Ａ’線方向断面図である。
【図３】図１中のＢ−Ｂ’線方向断面図である。
【図４】図１中のＣ−Ｃ’線方向断面における電位分布シミュレーション結果を示す図である。
【図５】図３のフローティングゲートの端部とバリア層の端部との間隔と通電後のＶ_t変動量の関係を示す図である。
【図６】図１の変形例１を示す平面図である。
【図７】図１の変形例２を示す平面図である。
【図８】本発明の第２実施形態を適用した不揮発性半導体記憶装置としてのＥＰＲＯＭの平面図である。
【図９】第３実施形態の第１の例としてのＥＰＲＯＭの平面図である。
【図１０】図９中のＡ−Ａ’線方向断面図である。
【図１１】第３実施形態の第２の例としてのＥＰＲＯＭを示しており、図９中のＡ−Ａ’線方向断面図である。
【図１２】第４実施形態の第１の例としてのＥＥＰＲＯＭの平面図である。
【図１３】第４実施形態の第２の例としてのＥＥＰＲＯＭの平面図である。
【図１４】第４実施形態の第３の例としてのＥＥＰＲＯＭの平面図である。
【図１５】第４実施形態の第４の例としてのＥＥＰＲＯＭの平面図である。
【図１６】第４実施形態の第５の例としてのＥＥＰＲＯＭの平面図である。
【図１７】第４実施形態の第６の例としてのＥＥＰＲＯＭの平面図である。
【図１８】（ａ）は従来構造の不揮発性半導体記憶装置としてのＥＰＲＯＭ１０１の平面図であり（ｂ）は（ａ）中のＤ−Ｄ’断面図である。
【図１９】高温連続読み込み時間と未書き込みトランジスタのＶ_t変動量との関係を示す図である。
【図２０】図１８（ａ）中のＥ−Ｅ’断面における電位分布シミュレーション結果を示す図である。
【図２１】（ａ）は従来構造の不揮発性半導体記憶装置としてのＥＰＲＯＭ１０２の平面図であり、（ｂ）は（ａ）中のＦ−Ｆ’断面図（ｂ）である。
【図２２】図２１（ａ）中のＧ−Ｇ’断面における電位分布シミュレーション結果を示す図である。
【図２３】紫外線照射時間と未書き込みトランジスタのＶ_t変動量との関係を示す図である。
【符号の説明】
２…半導体基板、３…Ｐ^-型基板、４ａ…Ｐ型ウェル、４ｂ…Ｎ型ウェル、
５…コントロールゲート、６…フィールド酸化膜、６ａ…絶縁膜、
７、８…ゲート酸化膜、９…フローティングゲート、１０…層間絶縁膜、
１１…絶縁膜、１２…保護膜、１３…ワード線、１５…バリア層、
１６…ドレイン領域、１７…ソース領域、２２…ソース線、
３０…メモリトランジスタ領域、３１…選択トランジスタ領域、
３２…トンネル領域、３３…選択ゲート、
３４…選択トランジスタのドレイン領域、
３５…選択トランジスタのソース領域、３６…ビット線、
３７、３８、３９…コンタクト。

Claims

コントロールゲート（５）およびフローティングゲート（９）を有し、前記フローティングゲート（９）に紫外線を照射してデータを消去する構成の不揮発性半導体記憶装置において、
前記半導体基板（２）にソース・ドレイン領域（１６、１７）が形成されており、
前記フローティングゲート（９）は、前記半導体基板（２）上に形成されているとともに、前記半導体基板の表面を上から見たときに前記コントロールゲート（５）と重なっている第１の領域（９ａ）と、前記ソース・ドレイン領域（１６、１７）の間に位置する第２の領域（９ｂ）と、前記第１の領域（９ａ）と前記第２の領域（９ｂ）とを連結する連結部（９ｃ）とを有し、
前記フローティングゲートは少なくとも前記連結部（９ｃ）が前記コントロールゲートに覆われておらず、
前記フローティングゲート（９）の上に絶縁膜（１０）が形成され、この絶縁膜（１０）の上に前記フローティングゲート（９）の電位変化を抑制するための金属配線層からなる導電層（１５）が形成されており、
前記導電層（１５）は、前記フローティングゲート（９）を覆わずに、少なくとも前記連結部（９ｃ）の隣りを含む前記フローティングゲート（９）の周りに配置されており、
前記導電層（１５）および前記フローティングゲート（９）を上から見たときに、前記導電層（１５）は、前記導電層（１５）の端部と前記フローティングゲート（９）の端部との間隔（Ｓ）が０〜２μｍであることを特徴とする不揮発性半導体記憶装置。
前記フローティングゲート（９）上に形成されている第１の絶縁膜（１０）と、前記第１の絶縁膜（１０）上に形成されている第２の絶縁膜（１１）とを有し、
前記導電層（１５）は前記第１の絶縁膜（１０）と前記第２の絶縁膜（１１）との間に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記導電層（１５）は前記連結部（９ｃ）の隣りのみに形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
前記導電層（１５）は、前記フローティングゲート（９）の周りを完全に囲んで形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
前記導電層（１５）は、電気的に孤立していることを特徴とする請求項１ないし４のいずれか１つに記載の不揮発性半導体記憶装置。
前記導電層（１５）は、電位固定されていることを特徴とする請求項１ないし４のいずれか１つに記載の不揮発性半導体記憶装置。
前記コントロールゲート（５）は、前記半導体基板（２）の上に形成されたポリシリコンにより構成され、絶縁膜（６ａ）を介して前記フローティングゲート（９）の前記第１の領域（９ａ）の上に配置されており、
前記半導体基板の表面を上から見たとき、前記フローティングゲート（９）の前記第１の領域（９ａ）を除く領域が前記コントロールゲート（５）に覆われていないことを特徴とする請求項１ないし６のいずれか１つに記載の不揮発性半導体記憶装置。
前記コントロールゲート（５）は、前記半導体基板（２）の上に形成されたポリシリコンにより構成され、絶縁膜（６ａ）を介して前記フローティングゲート（９）の前記第１の領域（９ａ）の下に配置されており、
前記半導体基板の表面を上から見たとき、前記フローティングゲート（９）の全部が前記コントロールゲート（５）に覆われていないことを特徴とする請求項１ないし６のいずれか１つに記載の不揮発性半導体記憶装置。
前記コントロールゲート（５）は、前記半導体基板（２）に形成された不純物層により構成されており、
前記半導体基板の表面を上から見たとき、前記フローティングゲート（９）の全部が前記コントロールゲート（５）に覆われていないことを特徴とする請求項１ないし６のいずれか１つに記載の不揮発性半導体記憶装置。