DE68929225T2

DE68929225T2 - Nichtflüchtiger Halbleiterspeicher

Info

Publication number: DE68929225T2
Application number: DE68929225T
Authority: DE
Inventors: Masamichi Asano; Tetsuo Endoh; Satoshi Inoue; Hiroshi Iwahashi; Ryouhei Kirisawa; Fujio Masuoka; Ryozo Nakayama; Riichiro Shirota
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-10-21
Filing date: 1989-09-14
Publication date: 2000-11-30
Anticipated expiration: 2009-09-15
Also published as: EP0639860B1; US5597748A; EP0419663A1; DE68924849D1; DE68929225D1; EP0639860A1; KR940008228B1; DE68924849T2; US5323039A; KR900702578A; EP0419663B1; WO1990004855A1; US5824583A; EP0419663A4

Description

Die vorliegende Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher gemäß dem Oberbegriff des Patentanspruchs 1, welcher Speicher aus JP-A-62 54 962 bekannt ist.
Ein ROM, von welchem die Speicherinhalte von Speicherzellen elektrisch gelöscht und geändert werden können, ist als EEPROM (elektrisch löschbarer programmierbarer ROM) bekannt. Verglichen mit einem EPROM kann ein EEPROM einfacher angewendet werden, da Daten mit elektrischen Signalen gelöscht werden, während er auf einer Leiterplatte angebracht ist, so daß eine Forderung zur Verwendung bei verschiedenen Steuerschaltungen, Speicherkarten oder der Leitung schnell größer wird. Insbesondere ist in letzter Zeit ein hochintegrierter EEPROM, der beim Ändern von Daten in einem Floppydisk verwendet wird, gewünscht worden.
Die Fig. 1A bis 1C zeigen die Struktur der Speichermatrix eines herkömmlichen NAND-Typ-EEPROM, der für eine hohe Integration geeignet ist. Fig. 1A ist eine Draufsicht auf das Muster. Fig. 1B ist ein Querschnitt entlang der Linie A-A' der Fig. 1A und Fig. 1C ist ein Querschnitt entlang der Linie B-B' der Fig. 1A. Gemäß Fig. 1A stellt ein durch eine gestrichelte Linie umgebener und mit 10 angezeigter Teil einen NAND-Grundblock dar. Wie es aus Fig. 1B verstanden wird, ist dieser NAND-Grundblock 10 von anderen NAND- Grundblöcken getrennt, die in der Fig. 1B in der Richtung nach rechts/nach links durch Feldoxidfilme 12, 12, ... angeordnet sind. Der vertikale Querschnitt des NAND- Grundblocks 10 ist so, wie es in Fig. 1C gezeigt ist. Insbesondere stellt unter besonderer Bezugnahme auf Fig. 1C ein Bezugszeichen 11 ein p-Typ-Silizium-Halbleitersubstrat dar, 13 einen gemeinsamen Source-Bereich, der aus einer n&spplus;- Diffusionsschicht hergestellt und durch jeweilige Grundblöcke 10 gemeinsam genutzt wird, 14 einen Drain-Bereich des NAND- Grundblocks 10, welcher Bereich auch aus einer n&spplus;- Diffusionsschicht hergestellt ist, 15, 15, ... Source/Drain- Bereiche von Speicherzellen innerhalb des NAND-Grundblocks 10, welche Bereiche aus n&spplus;-Diffusionsschichten hergestellt sind, 16, 16, ... schwebende Gates, die aus einer ersten Polysiliziumschicht hergestellt sind, 17, 17, ... Steuergates, die aus einer zweiten Polysiliziumschicht hergestellt sind, 18 ein erstes Auswahlgate, das durch elektrisches Verbinden der ersten und zweiten Polysiliziumschichten miteinander aufgebaut ist, 19 ein zweites Auswahlgate, das durch elektrisches Verbinden der ersten und zweiten Polysiliziumschichten miteinander aufgebaut ist, 20 eine Datenleitung, 21 einen Kontakt, der den Drainbereich 14 und die Datenleitung 20 verbindet, 22 einen Gate-Oxidfilm, der zwischen dem schwebenden Gate 16 und dem Substrat 11 ausgebildet ist und eine Dicke von beispielsweise etwa 100 Å (10 nm) hat, 23 einen Gate- Isolierfilm, der zwischen dem schwebenden Gate 16 und dem Steuergate 17 ausgebildet ist, für welchen der Film eine Dicke von etwa 300 Å (30 nm) und eine dreischichtige Struktur von beispielsweise ONO (Oxid-Nitrid-Oxid) hat, 24 einen Isolier-Oxidfilm und 25 und 26 Gate-Oxidfilme, die zwischen dem Substrat 11 und jeweils dem ersten und dem zweiten Auswahlgate 18 und 19 ausgebildet sind und eine Dicke von beispielsweise etwa 400 Å (40 nm) haben. Dieser Gate-Oxidfilm 25 kann die dreischichtige ONO-Struktur haben, die gleichzeitig mit dem Ausbilden des Gate-Oxidfilms 23 ausgebildet wird. In diesem Fall werden die Auswahlgate- Transistoren 18 und 19 nur aus der zweiten Polysiliziumschicht hergestellt, ohne die erste Polysiliziumschicht zu verwenden. Wie es insbesondere aus Fig. 1C zu sehen ist, ist jeder NAND-Grundblock 10 mit zehn Transistoren (Speicherzellen und Auswahlgate-Transistoren) 31 bis 40 ausgebildet, die später detailliert beschrieben werden. Die Transistoren 31 bis 40 werden mittels der Gates 17 bis 19 jeweiliger Kanäle ein- und ausgeschaltet. Der Ein/Aus-Zustand der Transistoren 32 bis 39 wird jedoch in Abhängigkeit davon gesteuert, ob jedes schwebende Gate 16 Elektronen oder Löcher hat.
Jedes schwebende Gate 16 speichert "1" oder "0" in Abhängigkeit davon, ob es Elektronen oder Löcher hat.
Die Anzahl von Steuergates 17, 17, ..., die für jeden NAND- Grundblock 10 vorgesehen sind, ist beispielsweise acht. Jedes Steuergate ist kontinuierlich ausgebildet, um eine Vielzahl von schwebenden Gates 16, 16, ... zu bedecken, die unter dem Steuergate positioniert sind. Wie es insbesondere aus den Fig. 1A und 1B zu sehen ist, ist nämlich die Breite (wenn sie in Fig. 1A angeschaut wird, die Breite in der Aufwärts/Abwärts-Richtung) jedes schwebenden Gates 16, 16, ... dieselbe wie diejenige jedes Steuergates 17, 17, ..., und die Länge (wenn sie in Fig. 1A angeschaut wird, die Länge in Richtung nach rechts/nach links) jedes schwebenden Gates 16, 16, ... ist kürzer als die Breite jedes NAND-Grundblocks ausgebildet. Die Speicherzellenmatrix ist durch Anordnen der NAND-Grundblöcke 10 in einer Matrix in den Richtungen nach oben/nach unten und nach rechts/nach links aufgebaut, wenn sie in Fig. 1A angeschaut wird.
Das Ersatzschaltbild des NAND-Grundblocks 10 ist in Fig. 2 gezeigt. In Fig. 2 sind rechts und links angeordnete zwei NAND-Grundblöcke 10 und 10 gezeigt. Wie es aus Fig. 2 zu sehen ist, ist das Ersatzschaltbild jedes NAND-Grundblocks 10 derart aufgebaut, daß zwischen dem Sourceanschluß 13 und der Datenleitung 20 (DL1, DL2) der Auswahlgate-Transistor 31, acht Speicherzellen 32 bis 39 und der Auswahlgate-Transistor 40 in Reihe geschaltet sind. Den Transistoren 31 und 40 werden Auswahlgate-Signale SG1 bzw. SG2 eingegeben, und Wortleitungen WL1 bis WL8 sind mit den Steuergates 17 der Speicherzellen 32 bis 39 verbunden.
Hierin nachfolgend wird die Datenlösch/schreiboperation der acht Speicherzellen 32 bis 39, die jeweils aus einem Transistor mit schwebendem Gate hergestellt sind, beschrieben.
Wie es aus Fig. 3A zu verstehen ist, werden Daten durch Anlegen einer hohen Spannung, z. B. 15 V, an das Steuergate 17 und durch Verbinden des Sourceanschlusses 15 und des Drainanschlusses 15 mit einem Erdungspotential von 0 V gelöscht. Durch Anlegen einer hohen Spannung an das Steuergate 17 werden das Steuergate 17 und das schwebende Gate 16 elektrostatisch gekoppelt, so daß das Potential des schwebenden Gates 16 ansteigt und Elektronen vom Sourceanschluß 15 oder vom Drainanschluß 15 in das schwebende Gate 16 über dem Gate-Oxidfilm 22 injiziert werden. Dies wird Löschzustand genannt, und die gespeicherten Daten in diesem Zustand sind als "1"-Pegel definiert. Die Schwellenspannung der Speicherzelle in diesem Zustand wird etwa 2 bis 3 V, wie es in den Kennlinienkurven der Fig. 4 gezeigt ist.
Wie es aus Fig. 3B zu verstehen ist, werden Daten durch Einstellen des Steuergates 17 auf 0 V geschrieben, was den Sourceanschluß 15 in einen offenen Zustand bringt, und durch Anlegen einer hohen Spannung an den Drainanschluß 15. In diesem Fall werden Elektronen vom schwebenden Gate 16 zum Drainanschluß 15 emittiert, und die Schwellenspannung der Speicherzelle wird etwa -5 V, wie es in den Kennlinienkurven der Fig. 4 gezeigt ist. Die gespeicherten Daten bei diesem Zustand sind als "0"-Pegel definiert.
Der Betrieb des in den Fig. 2 und 1A gezeigten NAND- Grundblocks 10 wird unter Bezugnahme auf Tabelle 1 beschrieben. TABELLE 1
Daten werden durch Einstellen der Datenleitung DL1, DL2 auf 0 V, von SG1 auf 5 V, von SG2 auf 15 V und der Wortleitungen WL1 bis WL8 auf 15 V gelöscht. In diesem Zustand werden alle Drainanschlüsse und Sourceanschlüsse der Speicherzellen 32 bis 39 0 V, so daß alle Daten in den Speicherzellen 32 bis 39 gemeinsam gelöscht werden.
Daten werden beginnend ab der Speicherzelle 32 (Zelle 1), die dem Auswahlgate-Transistor 31 am nächsten ist, sequentiell und selektiv geschrieben. Zuerst wird zum Schreiben von Daten in der Zelle 32 SG1 auf 0 V eingestellt, die Datenleitung DL1 auf 20 V, DL2 auf 10 V und SG2 auf 20 V. Als nächstes wird die Wortleitung WL1 auf 0 V eingestellt, und alle anderen Wortleitungen WL2 bis WL8 auf 20 V, so daß die Speicherzelle 32 ausgewählt wird und Daten dort hinein geschrieben werden. Die Schwellenspannung der Speicherzelle, deren Daten gelöscht worden sind, ist etwa 3 V, wohingegen diejenige der Speicherzellen 33 bis 39 (der Zelle 2 bis zu der Zelle 8) mit einer hohen Spannung, die in einem Schreibzustand angelegt wird, etwa 5 V ist, während der Substrateffekt berücksichtigt wird. Als Ergebnis wird an den Drainanschluß der Speicherzelle (Gatespannung der Speicherzelle 33) - (Schwellenspannung der gelöschten Speicherzelle) = (20 V - 5 V) = 15 V angelegt, so daß Elektronen vom schwebenden Gate zum Drainanschluß über den Gate-Oxidfilm emittiert werden (der in Fig. 1B bei 22 angezeigt ist), der eine Dicke von 100 Å (10 nm) hat; anders ausgedrückt werden Daten in der Speicherzelle 32 geschrieben.
Beim Schreiben von Daten in der nächsten Speicherzelle 33 werden die Wortleitungen WL1 und WL2 auf 0 V eingestellt, und alle anderen Wortleitungen WL3 bis WL8 werden auf 20 V eingestellt. Auf ähnliche Weise wird ein Schreiben von Daten sequentiell bis zur Speicherzelle 39 durchgeführt, wobei Spannungen eingestellt werden, wie es in Tabelle 1 gezeigt ist.
Wenn keine Daten in einer ausgewählten Speicherzelle geschrieben werden, d. h. wenn die "1"-Pegel-Daten unverändert beibehalten werden, wird an die Datenleitung DL1 0 V oder 10 V angelegt, statt 20 V. In diesem Fall wird keine Spannung zwischen dem schwebenden Gate und dem Drainanschluß angelegt, oder eine angelegte Spannung ist klein, so daß keine Daten geschrieben werden.
Wie es oben beschrieben ist, wird ein Schreiben von Daten für acht Speicherzellen beginnend ab der Speicherzelle 32 auf der Source-Seite sequentiell durchgeführt. Der Grund dafür ist, daß dann, wenn Daten ohne Verwenden dieser Datenschreibreihenfolge in eine Zelle geschrieben werden, eine hohe Spannung (20 V) an die Wortleitungen der bereits beschriebenen anderen Zellen angelegt wird und 0 V an den Drainanschluß angelegt wird, um dadurch einen Löschzustand zu erzeugen und die Daten in den anderen Zellen zu löschen. Durch Verwenden der oben beschriebenen Datenschreibreihenfolge ist es möglich, zu verhindern, daß die geschriebenen Daten gelöscht werden.
Weiterhin wird, während eine Datenlösch/schreiboperation für den Block 10 auf der Seite der Datenleitung DL1 ausgeführt wird, an die andere Datenleitung DL2 eine Spannung mit etwa 10 V angelegt, welche eine Zwischenspannung zwischen den Schreib- und Löschoperationen ist. Dies wird zum Verhindern eines fehlerhaften Datenlöschens/schreibens relativ zu den an die Datenleitung DL2 angeschlossenen Speicherzellen ausgeführt.
Weiterhin wird, während ein NAND-Grundblock ausgewählt ist und Daten geschrieben werden, in den anderen mit dem Block in vertikaler Richtung (in der Richtung nach oben/nach unten, wenn es in Fig. 1A angeschaut wird) verbundenen NAND- Grundblöcken SG2 auf 0 V eingestellt, und die Wortleitungen WL1 bis WL8 werden auf 0 V eingestellt, um ein fehlerhaftes Datenlöschen/schreiben zu verhindern.
Die Datenleseoperation vom NAND-Grundblock wird auf die folgende Weise ausgeführt. Beispielsweise soll in Fig. 2 der Fall betrachtet werden, bei welchem Daten durch Auswählen der Speicherzelle 32 in mit den Datenleitungen DL1 verbundenen NAND-Grundblock gelesen werden. In diesem Fall wird, wie es in Tabelle 1 gezeigt ist, DL1 auf 1 V eingestellt, SG1 und SG2 auf 5 V, die ausgewählte Wortleitung WL1 auf 0 V und die anderen Wortleitungen WL2 bis WL8 auf 5 V. Die nicht ausgewählte Datenleitung DL2 wird ein schwebender Zustand und nimmt etwa 0 V an. Wenn die gespeicherten Daten in der ausgewählten Speicherzelle 32 vom "1"-Pegel sind (mit einer Schwellenspannung von +3 V), wird die Steuergate-Spannung 0 V, so daß sie einen Aus-Zustand annimmt. Als Ergebnis wird im ausgewählten NAND-Grundblock 10 kein Strom zwischen der Datenleitung DL1 und dem Erdungspotential fließen, so daß die "1"-Pegel-Daten mit einem Leseverstärker (nicht gezeigt) erfaßt bzw. gelesen werden, der mit der Datenleitung DL1 verbunden ist. Andererseits nimmt die Speicherzelle 32 dann, wenn die gespeicherten Daten in der ausgewählten Speicherzelle 32 vom "0"-Pegel sind (mit einer Schwellenspannung von -5 V) selbst dann einen Ein-Zustand an, wenn die Steuergate-Spannung 0 V ist. In diesem Fall sind die Steuergate-Spannungen der anderen Speicherzellen 33 bis 39 5 V, und diese Speicherzellen 33 bis 39 nehmen ungeachtet der gespeicherten Daten einen Ein-Zustand an. Daher fließt in diesem Grundblock ein Strom zwischen der Datenleitung DL1 und dem Erdpotential, so daß die "0"-Pegel-Daten mit dem Leseverstärker gelesen werden.
Bei einem herkömmlichen Speicher mit den oben beschriebenen NAND-Grundblöcken können Speicherzellen im Abstand der Wortleitungen (Steuergates 17) angeordnet sein, und nur ein einziger Kontakt 21 wird für eine Vielzahl (z. B. acht) von Speicherzellen verwendet, was eine größere Anzahl von Speicherzellen pro Einheitsbereich zuläßt und eine Struktur schafft, die zum Miniaturisieren eines Speichers mit großer Kapazität geeignet ist. Ein derartiger herkömmlicher Speicher hat jedoch die folgenden Probleme:
Ein erstes Problem ist folgendes. Da ein NAND-Grundblock eine NAND-Typ-Zellenstruktur mit einer Vielzahl von in Reihe geschalteten Speicherzellen hat, ist es zum Lesen von Daten aus einer ausgewählten Speicherzelle nötig, andere nichtausgewählte und gelöschte Speicherzellen einzuschalten. Es wird nötig, sie daher durch Verwenden einer Gatespannung von 5 V einzuschalten und die Schwellenspannung kleiner als oder gleich etwa 3 V zu halten (wenigstens kleiner als oder gleich 5 V). Gleichermaßen ist es auch nötig, die Schwellenspannung der ausgewählten und gelöschten Speicherzelle größer als oder gleich etwa 1 V (wenigstens größer als oder gleich 0 V) zu halten. Es ist jedoch schwierig, alle Speicherzellen eines Speichers großer Kapazität, der hochintegriert ist, wie beispielsweise 1 MBits oder 4 MBits, einheitlich zu löschen, da auf jeden Fall eine Schwankung auftreten wird. Wenn eine solche Schwankung dazu führt, daß die Schwellenspannung von nur einer gelöschten Speicherzelle sich aus dem Bereich von 0 V bis 3 V bewegt, dann wird der Speicher ein defekter Speicher. Es ist sehr schwierig, einen Speicher zu entwerfen und herzustellen, der die Daten aller Speicherzellen einheitlich und zuverlässig löschen kann.
Abgesehen vom Obigen ist es zum Erhöhen der Datenlesegeschwindigkeit nötig, einen größeren Stromfluß in einem NAND-Grundblock zu machen, der eine Speicherzelle enthält, die "0"-Pegel-Daten speichert. Auch in diesem Fall ist es dann, wenn die Schwellenspannung einer nichtausgewählten Speicherzelle, an deren Gate 5 V angelegt wird, 3 V ist, nicht möglich, einen Ein-Strom ausreichend groß zu machen. Beispielsweise fließt in einem auf der Basis einer 1 um-Regel entworfenen NAND-Grundblock ein Zellenstrom nur in der Größenordnung von mehreren uA während eines Datenlesens, was vom Standpunkt einer erhöhten Geschwindigkeit aus nicht geeignet ist.
Ein zweites Problem eines derartigen herkömmlichen Speichers ist die Notwendigkeit einer hohen Spannungsfestigkeit. Beispielsweise ist während eines Schreibens von Daten in die Speicherzelle 32 die Schwellenspannungen der Speicherzellen 33 bis 39 etwa 5 V, so daß eine hohe Spannung von 20 V nötig wird, um Daten effektiv in die Speicherzelle 33 zu schreiben. Aus diesem Grund ist eine ausreichend hohe Spannungsfestigkeit für periphere Schaltungen erforderlich, während sich ein weiteres Problem eines Verringerns der Zuverlässigkeit aufgrund einer den Speicherzellen auferlegten Spannungsbelastung ergibt.
JP-A-62 54962 offenbart einen Transistor, der folgendes aufweist: ein Leitungstyp-Halbleitersubstrat, einen Sourcebereich und einen Drainbereich mit einem Leitungstyp, der gegensätzlich zum Halbleitersubstrat ist, welche Bereiche auf dem Halbleitersubstrat vorgesehen sind, einen Gate- Isolierfilm, der auf einem Kanalbereich zwischen dem Sourcebereich und dem Drainbereich vorgesehen ist, eine Elektrode eines schwebenden Gates, die sich über und zwischen dem Sourcebereich und dem Drainbereich ausdehnt und die derart vorgesehen ist, daß sie einen Teil des Gate- Isolierfilms bedeckt, und eine Steuergate-Elektrode, die auf der Elektrode des schwebenden Gates und dem Kanalbereich, der nicht mit der Elektrode des schwebenden Gates bedeckt ist, durch einen Isolierfilm vorgesehen ist, wobei die Elektrode des schwebenden Gates so vorgesehen ist, daß eine Schwellenspannung des Kanalbereichs, der nicht mit der Elektrode des schwebenden Gates bedeckt ist und keine Speicherfunktion hat, höher als eine Schwellenspannung nach einem Schreiben des niedrigen Pegels des Kanalbereichs ist, der mit der Elektrode des schwebenden Gates bedeckt ist und eine Speicherfunktion hat, aber niedriger als eine Schwellenspannung nach einem Schreiben eines hohen Pegels.
Da der Kanalbereich mit einer Speicherfunktion zu dem Kanalbereich der Schwellenspannung von ungefähr 1 V mit keiner Speicherfunktion parallelgeschaltet ist, übersteigt die Schwellenspannung nach einem Schreiben im gesamten Transistor ungeachtet der Menge an in die Elektrode des schwebenden Gates injizierten Elektronen 1 V nicht. Das bedeutet, daß die Schwellenspannung nach einem Schreiben durch die Steuerung der Schwellenspannung des Kanalbereichs ohne Speicherfunktion unter der Steuergate-Elektrode anstatt durch die Menge an in die Elektrode des schwebenden Gates injizierten Elektronen bestimmt wird.
Jedoch kann die in JP-A-62 549 62 offenbarte Transistorstruktur durch eine Maskenausrichtung beeinträchtigt werden, wenn sie in einer Vielzahl von Grundblöcken eines nichtflüchtigen Halbleiterspeichers verwendet wird, die jeweils eine Vielzahl von jenen Transistoren in Reihe geschaltet haben.
JP-A-58 190069 offenbart eine nichtflüchtige Speichervorrichtung, die folgendes aufweist: ein Halbleitersubstrat, Drain- und Sourcebereiche, die in erforderlichen Intervallen auf dem Halbleitersubstrat ausgebildet sind, ein schwebendes Gate auf dem Bereich, der in Sandwichbauweise zwischen den Drain- und Sourcebereichen angeordnet ist, wobei wenigstens eine Seite davon innerhalb der Breite jedes Bereichs durch eine Isolierschicht ausgebildet ist, um sich über die Bereiche auszudehnen, und ein Steuergate oder das schwebende Gate, das durch eine Isolierschicht ausgebildet ist, um sich über die Bereiche in den Bereich auszudehnen, der zwischen den Drain- und Sourcebereichen in Sandwichbauweise angeordnet ist, wobei eine Dicke eines einer Isolierung entsprechenden Teils zwischen dem Steuergate und dem Substrat an einem Teil, wo nur das Steuergate vorhanden ist, größer als eine Dicke einer Isolierschicht gemacht ist, die einem Teil zwischen dem schwebenden Gate und dem Substrat an einem Teil entspricht, wo das Steuergate und das schwebende Gate vorhanden sind.
Demgemäß muß, obwohl die Breite des schwebenden Gates kleiner als diejenige zwischen Source und Drain ist, das Vorhandensein des Transistors zwischen Source und Drain, wo kein schwebendes Gate vorhanden ist, zu der Zeit eines Auslesens nicht berücksichtigt werden, wohingegen zu der Zeit eines Schreibens alle Transistoren zwischen Source und Drain eingeschaltet sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, einen nichtflüchtigen Halbleiterspeicher zu schaffen, der eine hohe Betriebsgeschwindigkeit hat, der alle Speicherzellen zuverlässig gemeinsam und einheitlich löschen kann, der die Verwendung einer Niederspannung während eines Datenschreibens zuläßt und der unempfindlich gegenüber allen geringfügigen Versätzen bei einer Maskenausrichtung während des Herstellungsprozesses ist.
Diese Aufgabe wird durch einen Speicher des anfangs definierten Typs mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst.
Bevorzugte Ausführungsbeispiele sind in den abhängigen Ansprüchen aufgelistet.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A ist eine Draufsicht, die ein Muster gemäß dem Stand der Technik zeigt;
Fig. 1B ist ein Querschnitt entlang der Linie A-A' der Fig. 1A;
Fig. 1C ist ein Querschnitt entlang der Linie B-B' der Fig. 1A;
Fig. 2 ist ein Ersatzschaltbild für Fig. 1A;
Fig. 3A und 3B sind Ansichten, die die Lösch/Schreib- Operation eines Transistors mit schwebendem Gate darstellen;
Fig. 4 zeigt die Kennlinienkurven der Schwellenspannung eines Transistors mit schwebendem Gate in einem Löschzustand und in einem Schreibzustand;
Fig. 5A ist eine Draufsicht eines Musters, das ein erstes Ausführungsbeispiel zeigt, das zur vorliegenden Erfindung führt;
Fig. 5B ist ein Querschnitt entlang der Linie A-A' der Fig. 5A;
Fig. 6 ist ein Ersatzschaltbild für Fig. 5A;
Fig. 7 zeigt die Kennlibienkurven der Schwellenspannung für Fig. 5A;
Fig. 8 ist eine Draufsicht auf ein Muster, das ein erstes Ausführungsbeispiel gemäß der vorliegenden Erfindung zeigt;
Fig. 9A ist ein Diagramm, das einen Zellenstrom für Fig. 5A darstellt;
Fig. 9B ist ein Diagramm, das einen Zellenstrom für Fig. 8 darstellt;
Fig. 10 zeigt ein Ausführungsbeispiel, das gegenüber dem ersten Ausführungsbeispiel modifiziert ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Die Fig. 5A und 5B zeigen die Speichermatrix eines NAND-Typ- EEPROM, die zur vorliegenden Erfindung führt, wobei Fig. 5A eine Draufsicht auf das Muster ist und Fig. 5B ein Querschnitt entlang der Linie A-A' der Fig. 5A ist. In den Fig. 5A und 5B sind ähnliche bzw. gleiche konstitutionelle Elemente zu denjenigen, die in den Fig. 1A bis 5B gezeigt sind, unter Verwendung identischer Bezugszeichen dargestellt, wie sie in den Fig. 1A bis 1C gezeigt sind. An die in den Fig. 5A und 5B gezeigte Vorrichtung werden dieselben Spannungen angelegt, die in Tabelle 1 gezeigt sind (obwohl ein Schreibspannungswert klein ist und ein Löschspannungswert groß ist), um Lösch-, Schreib- und Leseoperationen durchzuführen.
Der Unterschied des in den Fig. 5A und 5B gezeigten Ausführungsbeispiels gegenüber der in den Fig. 1A bis 1C gezeigten Speicherzelle ist, wie es insbesondere aus Fig. 5A zu verstehen ist, daß jedes schwebende Gate 16 in der Ausdehnungsrichtung eines Steuergates 17 nach links versetzt ist. Mit einer solchen Versetzungsanordnung bedeckt jedes schwebende Gate 16 nicht den gesamten Bereich jeder Speicherzelle (32 bis 39), sondern einen partiellen Bereich von ihr. Man betrachte beispielsweise den Kanalbereich einer Speicherzelle (39). Beim partiellen Bereich des Kanalbereichs überlagert das schwebende Gate 16 das Steuergate 17, um einen Transistor mit schwebendem Gate (39a) auszubilden, wohingegen beim übrigen Bereich nur das Steuergate 17 vorhanden ist, um einen Anreicherungstyp-Transistor (39b) auszubilden. Jede Speicherzelle ist daher aus einer Parallelschaltung der oben beschriebenen zwei Typen von Transistoren aufgebaut. Das Ersatzschaltbild jedes in Fig. 5A gezeigten NAND-Grundblocks 10 ist daher dargestellt, wie es in Fig. 6 gezeigt ist.
Als nächstes wird der Betrieb bzw. die Operation der acht Speicherzellen 32 bis 39, die jeweils aus einer Parallelschaltung des Transistors mit schwebendem Gate und des Anreicherungstyp-Transistors aufgebaut sind, wie es in Fig. 6 gezeigt ist, unter Bezugnahme auf die in Fig. 7 gezeigten Kennlinienkurven beschrieben. Die in Fig. 7 gezeigte Kurve (b) zeigt die Kennlinie einer Speicherzelle in einem Löschzustand. Im Löschzustand ist die Schwellenspannung eines Transistors mit schwebendem Gate, z. B. des in Fig. 6 gezeigten Transistors 32a, so hoch wie etwa 5 V, wie es durch die Kurve (a) in Fig. 7 gezeigt ist. Jedoch ist die Schwellenspannung des zum Transistor 32a parallelgeschalteten Anreicherungstyp-Transistors 32b 1 V, wie es aus der Kurve (b) zu sehen ist. Als Ergebnis wird die Kennlinie des Anreicherungstyp-Transistors 32b als die Kennlinie der Speicherzelle 32 dominant, wodurch die Schwellenspannung von 1 V präsentiert wird. Gleichermaßen werden als die Kennlinie der anderen Speicherzellen 33 bis 39 die Anreicherungstyp- Transistoren 33b bis 39b dominant.
Die in Fig. 7 gezeigte Kurve (c) stellt die Kennlinie einer Speicherzelle in einem Schreibzustand dar. In diesem Fall wird die Schwellenspannung etwa -5 V. Obwohl nämlich die Schwellenspannung eines Anreicherungstyp-Transistors (z. B. 32b) im Schreibzustand 1 V bleibt, was dasselbe wie für den Fall des Löschzustands ist, wird die Schwellenspannung eines Transistors mit schwebendem Gate (z. B. 32a) etwa -5 V. Als Ergebnis wird die Kennlinie eines Transistors mit schwebendem Gate als die Kennlinie der Speicherzelle dominant, wodurch die Schwellenspannung von etwa -5 V präsentiert wird.
In einer Speicherzelle, die aus einer Parallelschaltung solcher zweier Transistoren aufgebaut ist, wird die Schwellenspannung im Löschzustand durch den Anreicherungstyp- Transistor bestimmt. Es ist einfach, Anreicherungstyp- Transistoren mit einer Schwellenspannung von 1 V zu entwerfen und herzustellen. Zusätzlich kann die Schwellenspannung der Transistoren mit schwebendem Gate irgendeinen Wert annehmen, der größer als oder gleich 1 V (wenigstens größer als oder gleich 0 V) ist, so daß dann, wenn Daten ausreichend gelöscht werden, während eine Schwellenspannungsschwankung in Betracht gezogen wird, ein großer Zellenstrom fließen kann, um dadurch eine stabile Kennlinie zu realisieren.
Die Lösch-, Schreib- und Leseoperationen des NAND-Grundblocks sind dieselben wie diejenigen, die mit der Tabelle 1 beschrieben sind. Es ist für einen herkömmlichen Speicher nötig, die Schwellenspannung innerhalb des Bereichs von 1 V bis 3 V im Löschzustand einzustellen. Daher kann keine zu hohe Spannung an die Wortleitung angelegt werden. Aus diesem Grund wird eine relativ niedrige Spannung von 15 V zum langsamen Löschen von Daten und zum sorgfältigen Bewegen zu einer erwünschten Schwellenspannung angelegt. Gegensätzlich dazu wird im Speicher dieses Ausführungsbeispiels die Schwellenspannung im Löschzustand durch den Anreicherungstyp- Transistor bestimmt, so daß es nicht nötig ist, zu berücksichtigen, bis zu welchem Ausmaß die Schwellenspannung des Transistors mit schwebendem Gate sich im Löschzustand bewegt. Eine Spannung, die höher als die Konvention ist, z. B. in der Größenordnung von 17 V, kann daher an die Wortleitung angelegt werden, um Daten ausreichend zu löschen.
Weiterhin steigt beim Schreiben von Daten in einem herkömmlichen Speicher die Schwellenspannung einer gelöschten Speicherzelle auf etwa 5 V an, so daß es nötig ist, eine hohe Spannung von 20 V an das Steuergate einer nichtausgewählten Speicherzelle anzulegen, um 15 V an den Drainanschluß einer ausgewählten Speicherzelle anzulegen. Gegensätzlich dazu ist im Fall dieses Ausführungsbeispiels die Schwellenspannung im Löschzustand so niedrig wie 1 V oder etwa 2 V, wenn der Substrateffekt berücksichtigt wird, so daß eine Spannung von etwa 17 V, die niedriger als eine herkömmlich angelegte Spannung ist, an das Steuergate einer nichtausgewählten Speicherzelle angelegt werden kann, um eine Spannung von 15 V zu erhalten, wie sie herkömmlicherweise am Drainanschluß einer ausgewählten Speicherzelle erhalten wird.
Fig. 8 ist eine Draufsicht auf das Muster gemäß dem ersten Ausführungsbeispiel gemäß dieser Erfindung. In Fig. 8 sind ähnliche bzw. gleiche konstitutionelle Elemente zu denjenigen, die in Fig. 5A gezeigt sind, durch identische Bezugszeichen dargestellt. Der Unterschied des in Fig. 8 gezeigten Ausführungsbeispiels gegenüber demjenigen, das in Fig. 5A gezeigt ist, besteht darin, daß jedes schwebende Gate 16 nach rechts oder nach links (in der Ausdehnungsrichtung des Steuergates 17) derart versetzt ist, daß es in einer sogenannten gestaffelten bzw. versetzt angeordneten Anordnung angeordnet ist. Das bedeutet, daß die Positionen der schwebenden Gates 16 für jede Wortleitung und für jede Datenleitung abwechselnd versetzt sind. Mit dieser Anordnung kann ein großer Überschuß eines Versatzes bei einer Maskenausrichtung während der Herstellungsprozesse erhalten werden. Dies wird mit einem Vergleich mit dem Fall erklärt, bei welchem die Positionen der schwebenden Gates 16 nicht nach rechts oder nach links versetzt sind, wie es in Fig. 5A gezeigt ist. In Fig. 5A sind alle schwebenden Gates 16 nach links versetzt, wenn sie gegenüber dem in Fig. 1A gezeigten Zustand in Fig. 5A angeschaut werden. In Fig. 5A gezeigte Zellen haben einen kleineren Überschuß eines Versatzes bei einer Maskenausrichtung während der Herstellungsprozesse. Beispielsweise ist angenommen, daß die in Fig. 5A gezeigten schwebenden Gates 16 aufgrund eines Maskenversatzes zu der Zeit eines Ausbildens der schwebenden Gates 16 während der Herstellungsprozesse nach rechts versetzt sind. Beim Lesen von Daten von einer Zelle der NAND-Struktur wird eine ausgewählte Wortleitung auf 0 V eingestellt, und die anderen Wortleitungen werden beispielsweise auf 5 V eingestellt, wie es aus der Tabelle 1 zu ersehen ist. In einem solchen Fall wird dann, wenn "0" in die an die ausgewählte Wortleitung angeschlossene Speicherzelle geschrieben worden ist, diese Speicherzelle aufgrund der Schwellenspannung von -5 V der Ein-Zustand, so daß Strom durch die Zellengruppe der NAND- Struktur fließt. Wenn "1" in die ausgewählte Speicherzelle geschrieben worden ist, wird diese Speicherzelle aufgrund ihrer Schwellenspannung von 5 V der Aus-Zustand, so daß kein Strom fließen wird. Daß der Ein-Strom ein Minimum wird, d. h. die Geschwindigkeit am schlechtesten wird, wird veranlaßt, wenn nur die ausgewählte Zelle die Daten "0" hat und die anderen sieben Zellen Daten von "1" haben. Insbesondere wird bei dem in Fig. 6 gezeigten Ersatzschaltbild unter der Annahme, daß gerade WL1 ausgewählt ist, der Ein-Strom durch die Kennlinien der Anreicherungstyp-Transistoren 33b bis 39b bestimmt. Dies ist so, weil der Transistor 32a im Ein-Zustand eine Schwellenspannung hat, die ausreichend negativ ist, so daß sie zuläßt, daß ein ausreichender Strom fließt, verglichen mit den Transistoren 33b bis 39b. Demgemäß lassen unter der Annahme, daß die schwebenden Gates 16 sich aufgrund eines Maskenversatzes nach rechts versetzen, die Anreicherungstyp-Transistoren 32b bis 39b alle zu, daß ein kleiner Strom fließt, wie es in Fig. 9A gezeigt ist. Wenn ein Speicher bei einem solchen Herstellungszustand ausgebildet wird, wird die Geschwindigkeit abgesenkt, und in einigen Fällen wird der hergestellte Speicher ein fehlerhafter.
Gegensätzlich dazu gibt es gemäß dem in Fig. 8 gezeigten Ausführungsbeispiel einen großen Überschuß eines solchen Maskenversatzes. Insbesondere unter der Annahme, daß die schwebenden Gates der in Fig. 8 gezeigten Zellen nach rechts versetzt sind, wie oben, ist das Ersatzschaltbild von ihnen, wie es in Fig. 9B gezeigt ist. Für eine bestimmte Datenleitung werden die Stromwerte der Anreicherungstyp- Transistoren abwechselnd für jede Wortleitung klein und groß, so daß vier Zellen der acht NAND-Zellen einen großen Strom haben und die übrigen vier Zellen einen kleinen Strom haben. Der gesamte Strom wird ein Durchschnittsstrom davon. Anders ausgedrückt wird selbst mit einem Maskenversatz der Stromwert nicht zu klein.
Beim ersten Ausführungsbeispiel sind die schwebenden Gates für jede Wortleitung abwechselnd versetzt. Es ist nicht nötig, eine solche Anordnung bei allen Einrichtungen zu verwenden. Beispielsweise kann, wie es aus dem in Fig. 10 gezeigten modifizierten Ausführungsbeispiel zu ersehen ist, die Versatzrichtung des schwebenden Gates gemeinsam für die Wortleitungen WL1 bis WL4 und die Wortleitungen WL5 bis WL8 geändert werden. Durch ein gemeinsames Versetzen, wie oben, wird die Herstellungstechnik einfach. Es ist auch unnötig, daß dieselbe Anzahl von schwebenden Gates für jede Richtung versetzt wird.
Bei den obigen Ausführungsbeispielen ist die Operation bzw. der Betrieb mit der Definition beschrieben worden, daß Elektronen auf dem schwebenden Gate für die Löschoperation injiziert werden, und Elektronen für die Schreiboperation daraus herausgezogen werden. Jedoch kann die Operation mit der gegenteiligen Definition beschrieben werden, daß Elektronen in das schwebende Gate für die Schreiboperation injiziert werden, und daß Elektronen für die Löschoperation daraus herausgezogen werden. Weiterhin können, obwohl bei den obigen Ausführungsbeispielen alle Speicherzellen gemeinsam gelöscht werden, sie für jede Wortleitung durch selektives Anlegen einer Spannung an eine Wortleitung während der Löschoperation gelöscht werden. Die Erfindung ist nicht auf die obigen Ausführungsbeispiele beschränkt, sondern verschiedene Modifikationen können möglich sein, die nicht widersprüchlich zum Sinninhalt dieser Erfindung sind. Beispielsweise ist, obwohl die Speichergröße bis zu einigem Ausmaß groß wird, ein unabhängiger E-Typ-Transistor parallel zu einem herkömmlichen Transistor mit schwebendem Gate mit der Anordnung vorgesehen, daß das Steuergate gemeinsam verwendet wird und der Kanalteil separat ausgebildet ist. Weiterhin ist, obwohl ein nichtflüchtiger Speicher vom schwebenden Typ beschrieben worden ist, der Sinninhalt der vorliegenden Erfindung nicht darauf beschränkt, sondern eine Speicherzelle eines sogenannten MNOS-(Metall-Nitrid-Oxid- Halbleiter)-Typs bei welchem elektrische Ladungen auf dem Fangstellenpegel geladen werden, ist auch in dieser Erfindung enthalten.

Claims

1. Nichtflüchtiger Halbleiterspeicher, der folgendes aufweist:

- eine Vielzahl von Grundblöcken (10), die jeweils eine Vielzahl von nichtflüchtigen Speicherzellen (32-39) haben, die in Reihe angeordnet und geschaltet sind;

- wobei die Speicherzellen (32-39) ein Paar von Source- und Drainbereichen (13, 14, 15) haben, die jeweils auf dem Oberflächenbereich eines Halbleitersubstrats (11) ausgebildet sind und in Sandwich-Bauweise mit einem Kanalbereich dazwischen angeordnet sind, ein schwebendes Gate (16), das über dem Kanalbereich ausgebildet ist und elektrische Ladungen laden kann, und ein Steuergate (17), das über dem schwebenden Gate (16) und dem Kanalbereich ausgebildet ist;

- wobei das schwebende Gate (16) einen Teil des Kanalbereichs derart bedeckt, daß ein Transistor mit schwebendem Gate (39a) ausgebildet wird, wobei das schwebende Gate (16) und das Steuergate (17) über dem Kanalbereich positioniert sind, und ein Anreicherungstyp-Transistor (39b) ausgebildet wird, wobei nur das Steuergate (17) über dem Kanalbereich positioniert ist, wobei der Anreicherungstyp-Transistor benachbart zum Transistor mit schwebendem Gate in der Richtung der Ausdehnung des Steuergates (17) angeordnet ist, und wobei der Transistor mit schwebendem Gate (39a) und der Anreicherungstyp-Transistor (39b) zueinander elektrisch parallelgeschaltet sind; und

- die Schwellenspannung des Transistors mit schwebendem Gate (39a) die Kennlinie der Speicherzelle entweder im Lösch- oder im Schreibzustand bestimmt, wohingegen die Schwellenspannung des Anreicherungstyp-Transistors (39b) die Kennlinie der Speicherzelle im anderen der Zustände bestimmt;

dadurch gekennzeichnet, daß

- für wenigstens eine der Speicherzellen (32-39) das schwebende Gate (16) in der Richtung der Ausdehnung des Steuergates (17) versetzt ist, um den Kanalbereich von im wesentlichen dem Zentrum des Kanalbereichs bis zu einer der Grenzen des Kanalbereichs in der Richtung des Ausmaßes des Steuergates (17) zu bedecken, und für wenigstens eine andere der Speicherzellen (32-39) das schwebende Gate (16) in der Richtung eine Ausmaßes des Steuergates (17) versetzt ist, um den Kanalbereich von im wesentlichen dem Zentrum des Kanalbereichs bis zur anderen der Grenzen des Kanalbereichs in der Richtung des Ausmaßes des Steuergates (17) zu bedecken.

2. Speicher nach Anspruch 1, wobei die Vielzahl von Speicherzellen (32-39) im Grundblock (10) in eine Vielzahl von Zellengruppen unterteilt sind, wobei jede eine optionale Anzahl von Speicherzellen (32-39) aufweist, die schwebenden Gates (16) von Speicherzellen (32-39), die zur selben Zellengruppe gehören, in derselben Richtung versetzt sind, und einige der Zellengruppen der Vielzahl von Zellengruppen in der Richtung entgegengesetzt zu derjenigen der anderen der Zellengruppen der Vielzahl von Zellengruppen versetzt sind.

3. Speicher nach Anspruch 2, wobei die optionale Anzahl Eins ist.

4. Speicher nach Anspruch 2, wobei die optionale Anzahl Zwei oder größer ist.

5. Verfahren zum Betreiben eines Speichers nach einem der vorangehenden Ansprüche, das folgende Schritte aufweist:

Veranlassen, daß das Paar von Source-(13)- und Drain- (14)-Bereichen des Grundblocks (10) und/oder das Substrat (11) in bezug auf ein Potential höher als dasjenige des Steuergates (17) jeder der Speicherzellen (32-39) ist, so daß Elektronen im schwebenden Gate (16) in die Source- (13)- und Drain-(14)-Bereiche des Grundblocks (10) und/oder das Substrat (11) entladen werden;

Veranlassen, daß das Steuergate in bezug auf das Potential höher als das Paar von Source-(13)- und Drain- (14)-Bereichen des Grundblocks (10) und/oder das Substrat (11) ist, so daß Elektronen von den Source-(13)- und Drain-(14)-Bereichen des Grundblocks (10) und/oder dem Substrat (11) zum schwebenden Gate (16) injiziert werden.