JPH02181971A - 大規模ｅｐｒｏｍメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体メモリ、具体的に電気的に書き込み
のできる不揮発性のメモリに関するもので、一般にＥＰ
ＲＯＭと呼ばれている。特にこの発明は、フロートゲー
トメモリの製造に関係している。

大容量のメモリ、例えば１６メガビツトも蓄えることが
できるものを得るには、メモリの各セルの大きさは可能
な限り小さくしなければならない。

だが、もちろんこれには物理的問題、具体的に写真食刻
のパターンによる限界がある。他の限界は、メモリ動作
を妨げる製造処理に関連した、寄生の電気パラメータで
ある。

工業的に成功していないいくつかの提案は別として、大
容量のメモリを得るためのすべての工業的な試みは、主
に次の点である。

一個々のメモリ点は、第１ポリシリコンのレベルででき
ている浮遊ゲートと、第２ポリシリコンのレベルに同じ
である制御ゲートを持つ、ＭＯＳ型のトランジスタに対
応する。

一トランジスタのソースは、低いポテンシャルＶｇ５で
ある母線（バス）に接続されている。

−セルラインに転送するためのワードラインは、第２ポ
リシリコンのレベルでできている。

−セルの状態を読むためのビットラインは、ワードライ
ンと交差して、トランジスタのドレインといたるところ
で接触している金属（アルミニウム）の線でできている
。

一各メモリ点の大きさを小さくするために、唯１つの接
触点のみが、同じ列にある２つのトランジスタの２つの
隣接するドレインにあてがわれている。この接触のおか
げで、ビットラインとの接触は信頼できる。唯１つの接
触点が２つの隣接するトランジスタのソースと、ポテン
シャルＶｇｇである母線（バス）との間にあてがわれて
いる。

−トランジスタは厚いシリコン酸化物によりて互いに分
離されている。（トランジスタのゲート酸化物に関する
厚さ）そしてビットラインとワードラインは、この厚い
酸化物を通っていく。

−おしまいに、メモリセルに書き込まれているデータは
次の順でできる。メモリの全てのトランジスタのソース
は、低いポテンシャルのＶＳＳである（例えばＯＶ）。

書き込みされるセルの制御ゲートに接続されているワー
ドラインは、書き込みのポテンシャルのＶｐｐに接続さ
れる（例えば１５Ｖ）。他方、他の全てのワードライン
は低いポテンシャルのＶＳＳである書き込みできる点に
対応するビットラインは高いポテンシャルのＶＣＣにお
かれる（例えば１０Ｖ）。他方、書き込みできない点の
ビットラインは低いポテンシャルのＶｇ５のままである
。

このようなメモリの構造及び一連のプログラムモードで
、トランジスタのドレインは電気的に絶縁されなければ
ならない。厚い酸化物を介して、同じワードラインの隣
接するトランジスタのドレインに関しては、もしこのよ
うな絶縁が実現されなければ、同時に他を書き込みする
、しないの別なく特定のメモリ点をプログラムすること
は不可能である。

しかしながら、２つの隣接した点を絶縁する厚い酸化物
が、主として局部的な酸化工程（ｌａｃｏｓ）で得られ
るのなら、広い表面が必要である。

セル全体の大きさを小さくするため、局部的な酸化物を
、酸化物で満たされた溝に代える提案はあったけれども
、この技術は実行するには工業的にはたやすいことでは
ない。

厚い酸化物部分及びドレイン又はソースの方の多数の接
触が取り去られている構造も提案されている。これらの
構造はメモリの配列（アレー）を小さくするけれども、
伝達システムはより複雑になり、広い表面を占める。

（発明の概要） セルの大きさを小さくし、メモリの蓄える能力を増すた
め、この発明では、同じワードラインにつながっている
トランジスタの各２つの線上にのみ酸化物部分を持つ新
しい構造をあてがっている。加えてこの構造は、ビット
ラインとセルとの接触をなくすことを可能にした。

この発明では、メモリはＭＯＳ型のトランジスタの浮遊
（フロート）ゲートからなり、トランジスタの制御ゲー
トと接続している第１方向（行方向）に添って伸延して
いるワードライン、及びトランジスタのドレインと接続
している第２方向（列方向）に添って伸延しているビッ
トラインにより構成されている。ワードラインは決定さ
れたトランジスタの行を表すのに使われていて、ビット
ラインはそこへ接続されているトランジスタの論理状態
に情報を伝達する。一定のポテンシャルであるラインは
列に沿って伸延していて、トランジスタのソースと接続
してるが、これは第１導電型の拡散により構成され、ビ
ットラインの各組の間で形成されている。一定のポテン
シャルであるラインは、すべて同じポテンシャルである
。各トランジスタの第１導電型であるドレイン領域は、
ビットラインを形成するために列に沿って伸延している
。絶縁部分は列に沿って伸延していて、−定のポテンシ
ャルであるラインとは逆の各ビットラインの側に形成さ
れている。導電部分は絶縁部分を覆い、この導電部分は
トランジスタの浮遊ゲートを構成しているのと同じ金属
でできていて、トランジスタの浮遊ゲートと同様の製造
工程中に得られる。

発明の具体案では、同じ一定のポテンシャルであるライ
ンの両側にある２つの隣接した行及び列に属するトラン
ジスタは次の方法で形成される。

−各トランジスタは主として前述のトランジスタのチャ
ネルを構成している第２導電型部分の上に形成されてい
る導性の長方形部分により構成されている浮遊ゲートか
らなる。

一同し列の２つの隣接するトランジスタのチャネルは、
チャネルと同じ導電型の領域により分離されている。

一同し行の２つのトランジスタのチャネルは、その２つ
のトランジスタは与えられた一定のポテンシャルの両側
に形成されているが、前述のトランジスタを分離し、か
つ２つのトランジスタのソースを構成している逆の導電
型と同じ領域に隣接している。つまり前述の２つのトラ
ンジスタのチャネルは、ソースに相当する領域の逆の導
電領域に隣接しているのである。

発明の具体案では、絶縁部分を覆っている領域は、浮遊
ゲートのようにポリシリコンでできている。

発明の具体案では、絶縁部分を覆っている領域は、ワー
ドラインと平行な方向に沿って伸延していて、絶縁部分
の両側は選ばれた長さ（１）に沿って伸延している。

発明の具体案では、絶縁部分及び浮遊ゲートを覆ってい
る領域は、行方向に沿った一定のピッチで形成されてい
る。

発明の具体案では、各トランジスタにおいて２０ｎｍよ
りも小さな厚さのＳｉｎ、が、チャネルと浮遊ゲートを
分離し、ソース領域は不純物か低いレベルにおいて同じ
導電型の孤立地帯（ポケット）に形成された不純物が高
い領域からできる。それにより電子はシリコン酸化物層
を通って浮遊ゲートからソースの不純物の高いレベルへ
、更にはソースての適当な電位のアプリケーションまで
トンネルする、不純物の少ない孤立地帯（ポケット）の
存在によりソースと基板とのブレークダウン電圧の上昇
が可能になり、それによりトランジスタのソースに適当
な電圧を印加することにより電気的な消去が可能になる
のである。

（実施例） 第１Ａ図は浮遊ゲートのメモリ点のトランジスタＴを示
している。このトランジスタは、浮遊ゲート１及び制御
ゲート２からなり、共に浮遊ゲート１及び制御ゲート２
で覆われた逆の導電型をもつチャネル領域により分離さ
れた第１導電型の２つの半導体性領域（ソース３．ドレ
イン４）からなる。

制御ゲート２はワードラインＬＭと接続している。ドレ
イン４はビットラインＬＢと接続している。

このようなメモリ点を書くため、浮遊ゲート１はホット
キャリアの注入により荷電され、浮遊ゲート１に電化の
キャリア（電子）を捕獲するのに十分高いポテンシャル
を制御ゲートに印加することにより、ソース３とドレイ
ン４の間に電流が流れる。

この書き込み動作によりトランジスタの導電しきい値は
上昇し、−旦書き込まれる（プログラムされる）と制御
ゲートでのポテンシャル値がプログラムされていない状
態よりも高いときのみ電流が流れる。

メモリ点に含まれている情報を読み出すために、プログ
ラムされていない状態での導電しきい値電圧よりも高く
、プログラムされていない状態での導電しきい値電圧よ
りも低い電圧が、このメモリ点のトランジスタの制御コ
ントロールに印加される。もし適当なポテンシャルの差
がソースとドレインの間に印加されたら、トランジスタ
は電流を流し、メモリ点はプログラムされていない状態
になる。もしトランジスタが電流を流さなければ、メモ
リ点はプログラムされている状態である。

メモリ点がプログラムされている（プログラムのポテン
シャルはＶｐｐ）ときに制御ゲートに印加される電圧は
例えば１５Ｖである。このときのドレインのポテンシャ
ルＶＣＣは例えばＩＯＶ、ソースのポテンシャルＶｇｇ
はＯｖ（接地電圧）となる。

メモリ点の読み込み中に制御ゲートに印加される電圧は
例えば５Ｖである。このときのドレインのポテンシャル
は例えば１．５ｖ、ソースのポテンシャルはＯまたは接
地電圧である。

シリコンのウェハー上に配置されたメモリ点の断面図を
示している第１Ｂ図に関して説明すると、トランジスタ
の浮遊ゲート１及び制御ゲート２が見える。ソース３及
びドレイン４は第１導電型、例えばＮゝである２つの反
導電性領域で、逆の導電型、例えばＰ−であるチャネル
７により分離されている。

トランジスタの浮遊ゲート１は第１ポリシリコンのレベ
ル（ポリ−１）でできている。浮遊ゲートはＳｉｎ２層
またはゲート酸化物層と呼ばれるものにより基板から分
離されている。

浮遊ゲート１のうえ（ａｂｏｖｅ）は５ｉＯｚの６があ
る。

層６は浮遊ゲート１と制御ゲート２の間に形成され、後
者は第２ポリシリコンのレベル（ポリ−２）でできてい
る。ＳｉＯ□層は又、インク・ポリ−酸化物層と呼ばれ
ている。

メモリ内では、トランジスタの制御ゲート２は、ワード
ラインＬＭに接続している。ソース３は接地され、又ド
レイン４はビットラインＬＢに接続している。

第２図はシリコンのウェハー上の６つの隣接したメモリ
点の基本的な配置の上面図である。

Ｔ１、は浮遊ゲートのトランジスタを示し、■は行イン
デックス、ｊは列インデックスである。

トランジスタＴｌｌ〜Ｔ１３は、第１行を、Ｔ２．〜Ｔ
　２３は、第２行を構成している。

トランジスタＴｔｌ及びＴ□は、第１列を、Ｔ。

及びＴ２□は第２列を、Ｔ１３及びＴ２１は第３列を構
成している。

同じ行のトランジスタの制御ゲートは同じワードライン
ＬＭ１、ＬＭ２と第１行、第２行をそれぞれ相互結線し
ている。

同じ列のトランジスタのドレインは、同じビットライン
ＬＢＩ〜ＬＢ３と第１列〜第３列をそれぞれ相互結線し
ている。

ワードラインは水平方向（行方向）に沿って伸延された
導体（実際にはポリシリコン）である。

ビットラインは垂直方向（列方向）に添って伸延された
導体である。

ビットラインはメモリ点を構成しているトランジスタＴ
ｉＪＯ上を通る。それらは接点１１によりトランジスタ
のドレイン４と接続している。トランジスタの浮遊ゲー
トはドレイン４とソース３の間に形成されている。

同じ行のトランジスタのソースは、共通の線りにより相
互に結線されている。トランジスタ行の組は接触行１１
によって隣接する組から分離され、２つの行間で形成し
ている共通の１本の線りを共有している。

すべての共通の線りは、接触１２を介して導線Ａと接続
しており、それはソースのポテンシャルのＶ５５であり
、トランジスタのソースにＶＢなる電圧な印加できる。

絶縁領域１３は、各共通の線りと各トランジスタの列と
の間に形成されている。

トランジスタの浮遊ゲート１は、絶縁領域から突き出て
いる。

２つのトランジスタ、例えばＴ１２とＴ１３は、第２図
のＹＹ’に沿った断面図である第３図に示されている。

トランジスタＴ１２とＴ１３は絶縁領域１３によって分
離されている。

浮遊ゲート１の下にはゲート酸化物層５が形成されてい
る。浮遊ゲート１はこの断面図によると、ゲート酸化物
層５よりも大きく、絶縁領域上に伸延している。浮遊ゲ
ートの上のインク・ポリ−酸化物層に気付くであろう。

ワードラインＬＭ１は、トランジスタの行に沿って伸延
し、トランジスタの位置の制御ゲート２を構成している
。

ワードラインＬＭＩは絶縁領域１４を覆っている。絶縁
領域１４は例えば低温度（たいたい８５０〜９５０°Ｃ
）で液体になるホウ素及びリンを不純物として混入した
酸化物（ＢＰＳＧ）でできている。

ビットラインＬＢ２及びＬＢ３はそれぞれ絶縁層１４の
上、トランジスタＴ１□及びＴ、−３の上に形成されて
いる。

第４図は２つのトランジスタ子工２及びＴ２□のある第
２図のＺＺ′に沿った断面図である。

第１Ｂ図に示されているように、各トランジスタはチャ
ネル領域７により分離されているソース領域３とドレイ
ン領域４からなる。そして共にゲート酸化物５及び浮遊
ゲート１及びインク・ポリ−酸化物６及び制御ゲート２
の層を形成している重なりを伴っている。

トランジスタの制御ゲートは、絶縁物層１４により覆わ
れている。ビットラインＬＢ２は接点１１により２つの
トランジスタのドレインと接続している。

上述の従来の構造は、実現できる大きさの縮小を制限す
る要素を有する。他方、２つのトランジスタの線毎に、
ビットラインとドレイン部分との間の直列接触がある。

第２図は絶縁部分１３を示していて、これは厚いシリコ
ン酸化物でできていて、各共通の線の組と各トランジス
タの列の組との間にある。

また、第４図でもトランジスタＴｔ２及びＴｔ２のドレ
イン領域との接触において、ビットラインＬＢ２の階段
状の交差か見れる。全てのビットラインは例えばアルミ
ニウムでできているが、トランジスタの各行の組におい
て、そのようなステップと交差しなければならないし、
これによってアルミニウムの線は欠陥を生じやすい。

この発明は、第５図に示しであるように、そのような欠
点を取り除く。

第５図の構成では、トランジスタは行と列の配列（アレ
ー）によって再び形成される。第１行のトランジスタは
Ｔ１□及びＴ２□により再び配置され、２行目はＴ１２
及びＴ２２により、ＴＬｊのトランジスタはもっと一般
的に１行と５列の交差点のトランジスタにより配置され
る。

トランジスタの１行の制御ゲートは、ワードラインＬＭ
ｉと呼ばれる一般に水平方向の導体と再び相互結線され
ている。ワードライン（ポリシリコン）は、行方向に沿
って伸延する。

ビットラインＬＭｊは第１導電型、例えばＮｏの基板領
域からできている。各ビットラインは、各トランジスタ
の位置に直接ドレイン２１を構成する。それゆえ、各ビ
ットライン上に行の各組の接触（第２図の接触１１）を
あてがう必要はもはやないのである。

一般に垂直の方向性を持つ導性で一定のポテンシャルの
ラインＢは、ビットラインの各組の間で形成される。こ
れら一定のポテンシャルのラインＢはビットラインＬＢ
ｊのように第１導電が他の領域に対応して、トランジス
タの位置にソース２２を構成している。

トランジスタの浮遊ゲート２３は、第１ポリシリコン（
ポリ−１）のレベルに対応していて、各−定のポテンシ
ャルのラインＢの両側に形成されている。

トランジスタの制御ゲートは、インク・ポリ−酸化物層
の書き入れと共に浮遊ゲートの上（□ｖｅｒ）に形成さ
れ、第２ポリシリコンのレベル（ポリ−２）によりつく
られるワードラインの一部分によって形成される。

トランジスタのソース及びドレインは水平方向に沿って
形成されているので、ヂャネル内の水平方向又はワード
ラインの方向に流れる。それゆえ、トランジスタはワー
ドラインと同じ方向に形成されたチャネル領域によりつ
くられる。

２つのビットラインＬＢＩ及びＬＢ２の両側は同じ一定
のポテンシャルのラインＢの両側に形成されているが、
厚いシリコン酸化物でできている絶縁部分２４に位置し
ている。

部分Ｅは、第１ポリシリコンのレベル（ポリ−１）に対
応していて、絶縁部分２４を覆っている。

このような部分Ｅは、水平方向に沿った絶縁部分の両側
に、長さ（１）に沿って突き出ている。

これらの突起物の利点は下に説明されている。

第６図は、２つのトランジスタＴ１．とＴ１２の図であ
る第５図のＹＹ’に沿った断面図である。第６図では次
のものか見える。

一一定のポテンシャルであるラインＢは、トランジスタ
の位置でのＮ＋の拡散に対応していて、２つのトランジ
スタ’Ｉ”１１及びＴ１□用に制御ソース２２を構成す
る。

−トランジスタ’Ｉ’ｌｌ用のビットラインＬＢＩ及び
トランジスタＴ１□用のビットラインＬＢ２はＮｏの拡
散によりできており、トランジスタの位置にドレイン２
１を構成する。

一前者のラインに直交するワードラインＬＭＩは第２ポ
リシリコンのレベルでできていて、それはトランジスタ
の位置に制御ゲート２５を構成する。

−２つの絶縁部分２４は、同じ行のトランジスタの組の
両側に、同じ一定のポテンシャルのラインに接続されて
いるソースを形成する。

−２つの部分Ｅは、第１ポリシリコンのレベルでできて
いて、それぞれ絶縁部分２４の上（ｏｖｅｒ　）にあっ
て両側が突出していて、厚さ（１）に沿ってＹＹ’軸に
平行である。

−デバイスは基板２０の上に形成される。ソース２２及
びドレイン２１の領域は第１導電型、例えばＮ３である
が、逆の導電型、例えばＰ−のチャネル領域２６により
分離されている。

浮遊ゲート２３の下には、ゲート酸化物層２７か形成さ
れていて、浮遊ゲートと制御ゲートの間にはインク・ポ
リ−酸化物層２８があてがわれている。

酸化物部分３４は２つのトランジスタＴ、１及びＴ１□
の浮遊ゲートとの間と、浮遊ゲートと部分Ｅとの間に形
成されている。

従来は、計画されてきた工程は、この層３４の上部表面
と、それと同じレベルである第１ポリシリコンのレベル
の上部表面を持つのに使われている。層３４は例えば、
テトラエチルオルトケイ酸塩（ＴＥ０１）でできている
。

ワードラインＬＭＩは絶縁層２９を覆っている。

層２９は例えばホウ素とリンを不純物としてシリコン酸
化物に混入したもの（ＢＰＳＧ）でできている。

２本の導線３０は、例えばアルミニウムでできているが
、絶縁層２９を形成していて、各々はビットライン上に
形成されている。これらの導線３０はメモリと交差して
伸延している。

導性の線３０は他のメモリブロックのビットラインに接
続しているが、（実際、メモリセルはたいていブロック
によってかたまっていて、各ブロックは与えられた行と
列からなっている）このため、ビットライン及びビット
ラインが接続しているトランジスタのドレインに適切な
ポテンシャルを与えることができる。

発明による構造では、導性の線３０は、メモリ上の階段
上の交差に従わない。これはビットラインの中の前述の
構造に関しては、進歩であり、それらは例えばアルミニ
ウムの導線でできていて、トランジスタの行の各組の間
で形成されている接触によって急勾配の階段を交差せね
ばならなかったのである。（第４図にこの接触を示して
いる。）第７図は、第５図のｚＺ′に沿った断面図を示
しているが、Ｔ’ｔｔ及びＴｔｉのフローティングゲー
ト２３を示している。これらのフローティングゲートは
ゲート酸化物層２７の上に形成されている。２つのワー
ドラインＬＭＩ及びＬＭ２はトランジスタの位置に、第
２ポリシリコンのレベルにより構成されているが、制御
ゲート２５に対応している。

制御ゲートと浮遊ゲートの間には、インク・ポリ−酸化
物層２８があてがわれている。絶縁層２９は構造物全体
を覆っている。

第８図は、例えば第６図に示されている絶縁部分２４の
周囲に存在するキャパシタの電気的な等価図である。

第８図に関して、インク・ポリ−酸化物層２８のレベル
のキャパシタＣ８，は、ワードラインＬＭＩとＥの部分
の間に現れる。他のキャパシタＣ８８はＥの部分と基板
２０の間に形成される絶縁部分２４の一部分に現れる。

また、絶縁部分２４の両側の厚さ（１）に沿って突出し
ている、部分Ｅの一部分に対応するキャパシタＣＢＯは
、突出している一部分と基板２０との間に形成されてい
るゲート酸化物２７の一部分と対応している。

ワードラインＬＭＩに印加された電圧ｖＭを考えてみる
と、部分Ｅの電位Ｖ０は、２つの電圧を次の関係により
関連づけている結合係数γを計算することにより得られ
る。

■、＝γＶＭ γは次のように定義されている。

Ｙ＝Ｃｏｉ／　（Ｃｏｔ＋Ｃｏｃ＋２Ｃａｏ）もし、各
要素のよく使う値で考えるなら、−絶縁部分の長さ＝１
．６マイクロメーター突出物（１）の長さ＝０．４マイ
クロメ一ター絶縁部分の厚さ：５００ナノメータ ーインタ・ポリ−酸化物層の厚さ＝２０ナノメータ ーゲート酸化物層の厚さ二ナノメータ 結合係数の値は（１，６＋０．４＋０．４）／２０と（
１，６＋０．４＋０．４）／２０＋　　１．６１５００
＋２ｘ０．４／２０の比に等しい。

このように、結合係数は大体０７．５に等しい。もし、
ワードラインＬＭＩにＶＭ＝１２Ｖなる電圧が印加され
たら、部分Ｅの電圧Ｖ６は次のようになる。

Ｖｒ：　　＝　０．７５ｘ　１２Ｖ Ｖ、＝９Ｖ 絶縁部分２４による抵抗電圧はこのように減少する。そ
れゆえ、発明による構造は、今までの絶縁部分より小さ
な絶縁部分をあてがうことができるのである。そして、
メモリの大きさも小さくできるのである。

第９図は、発明の別の例を示している。図は第６図に似
た断面図であるが、これはこの発明による構造を構成し
ている様々な部分からなる。主な部分は、 一各トランジスタの位置の第１ポリシリコンのレベルに
対応する浮遊ゲート、 一トランジスタの位置のドレイン２１に対応するビット
ラインＬＢＩ及びＬＢ２゜ −厚いシリコン酸化物でできている絶縁部分２４゜ 一第２シリコンのレベルでできているワードラインＬＭ
１、これはトランジスタの位置の制御ゲート２５に対応
する。

一第６図との対応に関しては、異なった構造である、同
じポテンシャルであるラインＢ′発明では、第９図のゲ
ート酸化物層２７′は、よく使う値に関して、とても薄
い。例えばその厚さは１０ｎｍである。

一定のポテンシャルであるラインＢ′は、混入物の濃度
が異なる２つの部分でできている。第１の部分２２−１
は、例えばＮｏが多く混入している。

第１の部分は、同じ導電型だが、Ｎ−が低く混入してい
る孤立地帯２２−２を形成しているのである。

一定のポテンシャルであるラインＢ′は、トランジスタ
の位置のソース２２′に対応している。

この新しい議論では、もし十分高い電圧がソース２２′
に印加されると、トンネル効果を介して、トランジスタ
の浮遊ゲートて書き込み動作中に捕獲されている電荷の
キャリアか、浮遊ゲートから、混入物の高い濃度である
ソースの一部分に移動することが可能である。この移動
は、ゲート酸化物層がとても薄い厚さだと可能である。

このことは第９図の矢印に示されている。第２の混入物
が低い部分の存在により、ソースと基板のブレークダウ
ン電圧の上昇が可能になる。

しかしながら、薄い酸化物層と厚い酸化物部分との間の
接触領域は、電荷のキャリアの移動を減じるという欠点
があるし、そのような接触領域は今までの電気的に消去
できるメモリ（ＥＥＰＲＯＭ及びｆｌａｓｈ　Ｅ　Ｐ　
ＲＯＭ）の構造に見ることができるのである。

この発明による構造の利点は、電荷のキャリアが通る薄
い酸化物部分が厚い酸化物層と接触していないし、接近
していないことである。

それゆえ、トランジスタのソースに適当な電圧を印加す
ることにより電気的に消去する、ＥＰＲＯＭ　ｆｌａｓ
ｈメモリの製造は可能なのである。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、従来の基本的なメモリセルを
示していて、第１Ａ図は電気回路図に、第１Ｂ図は概略
的な断面図に対応している。 第２図は従来の技術によるシリコンのウェハー上の６つ
の隣接する、メモリポイントの配置の上面図である。 第３図は第２図のＹＹ”に沿った断面図である。 第４図は第２図のＺｚ′に沿った断面図である。 第５図はこの発明によるシリコンのウェハー上の４つの
隣接するメモリポイントの配置の上面図である。 第６図は第５図のＹＹ’に沿った断面図である。 第７図は第５図のＺＺ′に沿った断面図である。 第８図は絶縁部分のまわりに存在するキャパシタンスを
示している。 第９図は第６図に似た、断面図に沿ったもので、この発
明の他の具体案である。 図面の浄書 ＬＢ ｉｇｕｒｅ Ａ ｉｇｕｒｅ Ｂ 工１ｚ ｉｇｕｒｅ ｉｇｕｒｅ ２゜ ３゜ 事件の表示 平成元年特許願第２０７０５１、 発明の名称 大規模ＥＰＲＯＭメモリ 補正をする者 事件との関係　　特許出願人 名称 エスジェエスートムソン ミクロエレクトロニクス ソシエテ アノニム

Claims (6)

【特許請求の範囲】
1. （１）一対の浮遊ゲートＭＯＳトランジスタにより各メ
   モリ点が形成され、行方向と呼ぶ第１方向に伸延し、か
   つ前記トランジスタの制御ゲートを接続するアレーのワ
   ードライン（ＬＭ１、ＬＭ２）と、列方向と呼ぶ第２方
   向に伸延して前記トランジスタのドレインを相互接続す
   るビットライン（ＬＢ１、ＬＢ２）を有すると共に、決
   定したトランジスタ列を前記ワードラインがアドレス指
   定し、接続したトランジスタの論理状態についての情報
   を前記ビットラインにより転送させる大規模ＥＰＲＯＭ
   メモリにおいて、 列に添って伸延する一定の電位ライン（Ｂ）は前記トラ
   ンジスタのソースを接続し、第１導電型の拡散により形
   成され、かつ各対のビットライン（ＬＢ１、ＬＢ２）間
   に配列されると共に、前記一定電位ラインのすべては同
   一電位にあり、前記トランジスタの前記第１導電型のド
   レイン領域（２１）は行に沿って伸延し、ビットライン
   を形成し、 一定電位ラインに対向して各ビットラインの側部には行
   に沿って伸延する絶縁層（２４）が配列され、 導電領域（Ｅ）が前記絶縁層（２４）を覆うと共に、前
   記トランジスタの浮遊ゲート（２３）を形成する材料と
   同一の材料により形成され、かつ前記トランジスタの浮
   遊ゲートと同一の製造工程中に形成されることを特徴と
   する大規模ＥＰＲＯＭメモリ。
2. （２）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
   、同一かつ一定電位ラインの各側部上で隣接する２つの
   行及び２つの列に属するグループのトランジスタは、 各トランジスタがそのチャネル（２６）を形成する第２
   導電型の領域上に配列された導電性の長方形によりほぼ
   形成された浮遊ゲート（２３）を有し、 同一列で隣接する２つのトランジスタの前記チャネル（
   ２６）が前記チャネルと同一導電型の領域により分離さ
   れ、かつ、 与えられた一定電位ラインの両側に配列されている同一
   行の２つのトランジスタのチャネルは、前記トランジス
   タを分離し、前記２つのトランジスタのソースを形成す
   る逆導電型の同一領域（２２）に隣接し、 前記２つのトランジスタのチャネルが前記ソースに対応
   する領域の反対側の終端で、前記２つのトランジスタの
   前記ドレインに対応する逆導電型の領域（２１）に隣接
   する形式で配列されていることを特徴とする大規模ＥＰ
   ＲＯＭメモリ。
3. （３）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
   、前記浮遊ゲート（２３）と共に前記絶縁領域（２４）
   を覆う前記導電領域（Ｅ）は多結晶シリコンからなるこ
   とを特徴とする大規模ＥＰＲＯＭメモリ。
4. （４）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
   、前記絶縁領域（２４）を覆う前記導電領域（Ｅ）は、
   所定の長さ（１）に従って絶縁領域の各側部で、前記ワ
   ードラインに平行な方向へ突起していることを特徴とす
   る大規模ＥＰＲＯＭメモリ。
5. （５）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
   、前記絶縁領域（２４）及び浮遊ゲート（２３）を覆う
   前記導電領域（Ｅ）は行方向に一定のピッチで配列され
   ていることを特徴とする大規模ＥＰＲＯＭメモリ。
6. （６）請求項１記載の大規模ＥＰＲＯＭメモリにおいて
   、トランジスタにおける厚さが２０ｎｍ以下の二酸化シ
   リコン層（２７′）は前記浮遊ゲート（２３）から前記
   チャネル（２６）を分離し（第９図）、前記ソースに対
   応する領域（２２′）は、同一の導電型及び低ドーピン
   グ・レベルを有するポケット（２２−２）に配列された
   高ドーピングのセクション（２２−１）からなり、更に
   電子が前記ソースに選択された電圧を印加させるように
   前記二酸化シリコン層を介して前記浮遊ゲートから高度
   にドーピングされたソース領域へ通過可能であり、かつ
   前記メモリが電気的に消去可能であることを特徴とする
   大規模ＥＰＲＯＭメモリ。