JP2923987B2 - 大規模ｅｐｒｏｍメモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体メモリ、具体的に電気的に書き込
みのできる不揮発性のメモリに関するもので、一般にEP
ROMと呼ばれている。特にこの発明は、フローゲートメ
モリの製造に関係している。

大容量のメモリ、例えば16メガビットも蓄えることが
できるものを得るには、メモリの各セルの大きさは可能
な限り小さくしなければならない。

だが、もちろんこれには物理的問題、具体的に写真食
刻のパターンによる限界がある。他の限界は、メモリ動
作を妨げる製造処理に関連した、寄生の電気パラメータ
である。

工業的に成功していないいくつかの提案は別として、
大容量のメモリを得るためのすべての工業的な試みは、
主に次の点である。

−個々のメモリ点は、第１ポリシリコンのレベルででき
ている浮遊ゲートと、第２ポリシリコンのレベルに同じ
である制御ゲートを持つ、MOS型のトランジスタに対応
する。

−トランジスタのソースは、低いポテンシャルV_SSであ
る母線（バス）に接続されている。

−セルラインに転送するためのワードラインは、第２ポ
リシリコンのレベルでできている。

−セルの状態を読むためのビットラインは、ワードライ
ンと交差して、トランジスタのドレインといたるところ
で接触している金属（アルミニウム）の線でできてい
る。

−各メモリ点の大きさを小さくするために、唯１つの接
触点のみが、同じ列にある２つのトランジスタの２つの
隣接するドレインにあてがわれている。この接触のおか
げで、ビットラインとの接触は信頼できる。唯１つの接
触点が２つの隣接するトランジスタのソースと、ポテン
シャルV_SSである母線（バス）との間にあてがわれてい
る。

−トランジスタは厚いシリコン酸化物によって互いに分
離されている。（トランジスタのゲート酸化物に関する
厚さ）そしてビットラインとワードラインは、この厚い
酸化物を通っていく。

−おしまいに、メモリセルに書き込まれているデータは
次の順でできる。メモリの全てのトランジスタのソース
は、低いポテンシャルのV_SSである（例えば0V）。書き
込みされるセルの制御ゲートに接続されているワードラ
インは、書き込みのポテンシャルのV_PPに接続される
（例えば15V）。他方の全てのワードラインは低いポテ
ンシャルのV_SSである書き込みできる点に対応するビッ
トラインは高いポテンシャルのV_CCにおかれる（例えば1
0V）。他方、書き込みできない点のビットラインは低い
ポテンシャルのV_SSのままである。

このようなメモリの構造及び一連のプログラムモード
で、トランジスタのドレインは電気的に絶縁されなけれ
ばならない。厚い酸化物を介して、同じワードラインの
隣接するトランジスタのドレインに関しては、もしこの
ような絶縁が実現されなければ、同時に他を書き込みす
る、しないの別なく特定のメモリ点をプログラムするこ
とは不可能である。

しかしながら、２つの隣接した点を絶縁する厚い酸化
物が、主として局部的な酸化工程（locos）で得られる
のなら、広い表面が必要である。

セル全体の大きさを小さくするため、局部的な酸化物
を、酸化物で満たされた溝に代える提案はあったけれど
も、この技術は実行するには工業的にはたやすいことで
はない。

厚い酸化物部分及びドレイン又はソースの方の多数の
接触が取り去られている構造も提案されている。これら
の構造はメモリの配列（アレー）を小さくするけれど
も、伝達システムはより複雑になり、広い表面を占め
る。

（発明の概要） セルの大きさを小さくし、メモリの蓄える能力を増す
ため、この発明では、同じワードラインにつながってい
るトランジスタの各２つの線上にのみ酸化物部分を持つ
新しい構造をあてがっている。加えてこの構造は、ビッ
トラインとセルとの接触をなくすことを可能にした。

この発明では、メモリはMOS型のトランジスタの浮遊
（フロート）ゲートからなり、トランジスタの制御ゲー
トと接触している第１方向（行方向）に添って伸延して
いるワードライン、及びトランジスタのドレインと接触
している第２方向（列方向）に添って伸延しているビッ
トラインにより構成されている。ワードラインは決定さ
れたトランジスタの行を表すのに使われていて、ビット
ラインはそこへ接続されているトランジスタの論理状態
に情報を伝達する。一定のポテンシャルであるラインは
列に沿って伸延していて、トランジスタのソースと接続
しているが、これは第１導電型の拡散により構成され、
ビットラインの各組の間で形成されている。一定のポテ
ンシャルであるラインは、すべて同じポテンシャルであ
る。各トランジスタの第１導電型であるドレイン領域
は、ビットラインを形成するために列に沿って伸延して
いる。絶縁部分は列に沿って伸延していて、一定のポテ
ンシャルであるラインとは逆の各ビットラインの側に形
成されている。導電部分は絶縁部分を覆い、この導電部
分はトランジスタの浮遊ゲートを構成しているのと同じ
金属でできていて、トランジスタの浮遊ゲートと同様の
製造工程中に得られる。

発明の具体案では、同じ一定のポテンシャルであるラ
インの両側にある２つの隣接した行及び列に属するトラ
ンジスタは次の方法で形成される。

−各トランジスタは主として前述のトランジスタのチャ
ネルを構成している第２導電型部分の上に形成されてい
る導性の長方形部分により構成されている浮遊ゲートか
らなる。

−同じ列の２つの隣接するトランジスタのチャネルは、
チャネルと同じ導電型の領域により分離されている。

−同じ行の２つのトランジスタのチャネルは、その２つ
のトランジスタは与えられた一定のポテンシャルの両側
に形成されているが、前述のトランジスタを分離し、か
つ２つのトランジスタのソースを構成している逆の導電
型と同じ領域に隣接している。つまり前述の２つのトラ
ンジスタのチャネルは、ソースに相当する領域の逆の導
電領域に隣接しているのである。

発明の具体案では、絶縁部分を覆っている領域は、浮
遊ゲートのようにポリシリコンでできている。

発明の具体案では、絶縁部分を覆っている領域は、ワ
ードラインと平行な方向に沿って伸延していて、絶縁部
分の両側は選ばれた長さ（１）に沿って伸延している。

発明の具体案では、絶縁部分及び浮遊ゲートを覆って
いる領域では、行方向に沿った一定のピッチで形成され
ている。

発明の具体案では、各トランジスタにおいて20nmより
も小さな厚さのSiO₂が、チャネルと浮遊ゲートを分離
し、ソース領域は不純物が低いレベルにおいて同じ導電
型の孤立地帯（ポケット）に形成された不純物が高い領
域からできる。それにより電子はシリコン酸化物層を通
って浮遊ゲートからソースの不純物の高いレベルへ、更
にはソースでの適当な電位のアプリケーションまでトン
ネルする、不純物の少ない孤立地帯（ポケット）の存在
によりソースと基板とのブレークダウン電圧の上昇が可
能になり、それによりトランジスタのソースに適当な電
圧を印加することにより電気的な消去が可能になるので
ある。

（実施例） 第1A図は浮遊ゲートのメモリ点のトランジスタＴを示
している。このトランジスタは、浮遊ゲート１及び制御
ゲート２からなり、共に浮遊ゲート１及び制御ゲート２
で覆われた逆の導電型をもつチャネル領域により分離さ
れた第１導電型の２つの半導体性領域（ソース3,ドレイ
ン４）からなる。

制御ゲート２はワードラインLMと接続している。ドレ
イン４はビットラインLBと接続している。

このようなメモリ点を書くため、浮遊ゲート１はホッ
トキャリアの注入により荷電され、浮遊ゲート１に電荷
のキャリア（電子）を捕獲するのに十分高いポテンシャ
ルを制御ゲート２に印加することにより、ソース３とド
レイン４の間に電流が流れる。

この書き込み動作によりトランジスタの導電しきい値
は上昇し、一旦書き込まれる（プログラムされる）と制
御ゲートでのポテンシャル値がプログラムされていない
状態よりも高いときのみ電流が流れる。

メモリ点に含まれている情報を読み出すために、プロ
グラムされていない状態での導電しきい値電圧よりも高
く、プログラムされていない状態での導電しきい値電圧
よりも低い電圧が、このメモリ点のトランジスタの制御
コントロールに印加される。もし適当なポテンシャルの
差がソースとドレインの間に印加されたら、トランジス
タは電流を流し、メモリ点はプログラムされていない状
態になる。もしトランジスタが電流を流さなければ、メ
モリ点はプログラムされている状態である。

メモリ点がプログラムされている（プログラムのポテ
ンシャルはV_PP）ときに制御ゲートに印加される電圧は
例えば15Vである。このときのドレインのポテンシャルV
_CCは例えば10V、ソースのポテンシャルV_SSは0V（接地電
圧）となる。

メモリ点の読み込み中に制御ゲートに印加される電圧
は例えば5Vである。このときのドレインのポテンシャル
は例えば1.5V、ソースのポテンシャルは０または接地電
圧である。

シリコンのウエハー上に配置されたメモリ点の断面図
を示している第1B図に関して説明すると、トランジスタ
の浮遊ゲート１及び制御ゲート２が見える。ソース３及
びドレイン４は第１導電型、例えばN⁺である２つの半導
電性領域で、逆の導電型、例えばP^-であるチャネル７に
より分離されている。

トランジスタの浮遊ゲート１は第１ポリシリコンのレ
ベル（ポリー１）でできている。浮遊ゲートはSiO₂層ま
たはゲート酸化層と呼ばれるものにより基板から分離さ
れている。

浮遊ゲート１のうえ（above）はSiO₂の６がある。

層６は浮遊ゲート１と制御ゲート２の間に形成され、
後者は第２ポリシリコンのレベル（ポリー２）でできて
いる。SiO₂層は又、インタ・ポリー酸化物層と呼ばれて
いる。

メモリ内では、トランジスタの制御ゲート２は、ワー
ドラインLMに接続している。ソース３は接地され、又ド
レイン４はビットラインLBに接続している。

第２図はシリコンのウエハー上の６つの隣接したメモ
リ点の基本的な配置の上面図である。

T_ijは浮遊ゲートのトランジスタを示し、ｉは行イン
デックス、ｊは列インデックスである。トランジスタT
₁₁〜T₁₃は、第１行を、T₂₁〜T₂₃は、第２行を構成して
いる。

トランジスタT₁₁及びT₂₁は、第１列を、T₁₂及びT₂₂は
第２列を、T₁₃及びT₂₃は第３例を構成している。

同じ行のトランジスタの制御ゲートは同じワードライ
ンLM1,LM2と第１行、第２行をそれぞれ相互結線してい
る。

同じ列のトランジスタのドレインは、同じビットライ
ンLB1〜LB3と第１列〜第３列をそれぞれ相互結線してい
る。

ワードラインは水平方向（行方向）に沿って伸延され
た導体（実際にはポリシリコン）である。ビットライン
は垂直方向（列方向）に添って伸延された導体である。

ビットラインはメモリ点を構成しているトランジスタ
T_ijの上を通る。それらは接点11によりトランジスタの
ドレイン４と接続している。トランジスタの浮遊ゲート
はドレイン４とソース３の間に形成されている。

同じ行のトランジスタのソースは、共通の線Ｌにより
相互に結線されている。トランジスタ行の組は接触行11
によって隣接する組から分離され、２つの行間で形成し
ている共通の１本の線Ｌを共有している。

すべての共通の線Ｌは、接触12を介して導線Ａと接続
しており、それはソースのポテンシャルのV_SSであり、
トランジスタのソースにV_SSなる電圧を印加できる。

絶縁領域13は、各共通の線Ｌと各トランジスタの列と
の間に形成されている。

トランジスタの浮遊ゲート１は、絶縁領域から突き出
ている。

２つのトランジスタ、例えばT₁₂とT₁₃は、第２図のY
Y′に沿った断面図である第３図に示されている。

トランジスタT₁₂とT₁₃は絶縁領域13によって分離され
ている。

浮遊ゲート１の下にはゲート酸化物層５が形成されて
いる。浮遊ゲート１はこの断面図によると、ゲート酸化
物層５よりも大きく、絶縁領域上に伸延している。浮遊
ゲートの上のインタ・ポリー酸化物層に気付くであろ
う。ワードラインLM1は、トランジスタの行に沿って伸
延し、トランジスタの位置の制御ゲート２を構成してい
る。

ワードラインLM1は絶縁領域14を覆っている。絶縁領
域14は例えば低温度（だいたい850〜950℃）で液体にな
るホウ素及びリンを不純物として混入した酸化物（BPS
G）でできている。

ビットラインLB2及びLB3はそれぞれ絶縁層14の上、ト
ランジスタT₁₂及びT₁₃の上に形成されている。

第４図は２つのトランジスタT₁₂及びT₂₂のある第２の
ZZ′に沿った断面図である。

第1B図に示されているように、各トランジスタはチャ
ネル領域７により分離されているソース領域３とドレイ
ン領域４からなる。そして共にゲート酸化物５及び浮遊
ゲート１及びインタ・ポリー酸化物６及び制御ゲート２
の層を形成している重なりを伴っている。

トランジスタの制御ゲートは、絶縁物層14により覆わ
れている。ビットラインLB2は接点11により２つのトラ
ンジスタのドレインと接続している。

上述の従来の構造は、実現できる大きさの縮小を制限
する要素を有する。他方、２つのトランジスタの線毎
に、ビットラインとドレイン部分との間の直列接触があ
る。第２図は絶縁部分13を示していて、これは厚いシリ
コン酸化物でできていて、各共通の線の組と各トランジ
スタの列の組との間にある。

また、第４図でもトランジスタT₁₂及びT₂₂のドレイン
領域との接触において、ビットラインLB2の階段状の交
差が見れる。全てのビットラインは例えばアルミニウム
でできているが、トランジスタの各行の組において、そ
のようなステップと交差しなければならないし、これに
よってアルミニウムの線は欠陥を生じやすい。

この発明は、第５図に示してあるように、そのような
欠点を取り除く。

第５図の構成では、トランジスタは行と列の配列（ア
レー）によって再び形成される。第１行のトランジスタ
はT₁₂及びT₂₂により再び配置され、２行目はT₁₂及びT₂₂
により、T_ijのトランジスタはもっと一般的にｉ行とｊ
列の交差点のトランジスタにより配置される。

トランジスタのｉ行の制御ゲートは、ワードラインLM
iと呼ばれる一般に水平方向の導体と再び相互結線され
ている。ワードライン（ポリシリコン）は、行方向に沿
って伸延する。

ビットラインLMjは第１導電型、例えばN⁺の基板領域
からできている。各ビットラインは、各トランジスタの
位置に直接ドレイン21を構成する。それゆえ、各ビット
ライン上に行の各組の接触（第２図の接触11）をあてが
う必要はもはやないのである。

一般に垂直の方向性を持つ導性で一定のポテンシャル
のラインＢは、ビットラインの各組の間で形成される。
これら一定のポテンシャルのラインＢはビットラインLB
jのように第１導電が他の領域に対応して、トランジス
タの位置にソース22を構成している。

トランジスタの浮遊ゲート23は、第１ポリシリコン
（ポリー１）のレベルに対応していて、各一定のポテン
シャルのラインＢの両側に形成されている。

トランジスタの制御ゲートは、インタ・ポリー酸化物
層の書き入れと共に浮遊ゲートの上（over）に形成さ
れ、第２ポリシリコンのレベル（ポリー２）によりつく
られるワードラインの一部分によって形成される。

トランジスタのソース及びドレインは水平方向に沿っ
て形成されているので、チャネル内の水平方向又はワー
ドラインの方向に流れる。それゆえ、トランジスタはワ
ードラインと同じ方向に形成されたチャネル領域により
つくられる。

２つのビットラインLB1及びLB2の各側部で、同じ一定
のポテンシャルのラインＢの両側に、厚いシリコン酸化
物でできている絶縁部分24が位置している。

部分Ｅは、第１ポリシリコンのレベル（ポリー１）に
対応していて、絶縁部分24を覆っている。

このような部分Ｅは、水平方向に沿った絶縁部分の両
側に、長さ（１）に沿って突き出ている。これらの突起
物の利点は下に説明されている。

第６図は、２つのトランジスタT₁₁とT₁₂の図である第
５図のYY′に沿った断面図である。第６図では次のもの
が見える。

−一定のポテンシャルであるラインＢは、トランジスタ
の位置でのN⁺の拡散に対応していて、２つのトランジス
タT₁₁及びT₁₂用に制御ソース22を構成する。

−トランジスタT₁₁用のビットラインLB1及びトランジス
タT₁₂用のビットラインLB2はN⁺の拡散によりできてお
り、トランジスタの位置にドレイン21を構成する。

−前者のラインに直交するワードラインLM1は第２ポリ
シリコンのレベルでできていて、それはトランジスタの
位置に制御ゲート25を構成する。

−同じ行のトランジスタの対の両側の２つの絶縁部分2
4。これらのトランジスタのソースは同じ一定のポテン
シャルのラインに接続されている。

−２つの部分Ｅは、第１ポリシリコンのレベルでできて
いて、それぞれ絶縁部分24の上（over）にあって両側が
突出していて、厚さ（１）に沿ってYY′軸に平行であ
る。

−デバイスは基板20の上に形成される。ソース22及びド
レイン21の領域は第１導電型、例えばN⁺であるが、逆の
導電型、例えばP^-のチャネル領域26により分離されてい
る。

浮遊ゲート23の下には、ゲート酸化物層27が形成され
ていて、浮遊ゲートと制御ゲートの間にはインタ・ポリ
ー酸化物層28があてがわれている。

酸化物部分34は２つのトランジスタT₁₁及びT₁₂の浮遊
ゲートとの間と、浮遊ゲートと部分Ｅとの間に形成され
ている。

従来は、計画されてきた工程は、この層34の上部表面
と、それと同じレベルである第１ポリシリコンのレベル
の上部表面を持つのに使われている。層34は例えば、テ
トラエチルオルトケイ酸塩（TEOS）でできている。

ワードラインLM1は絶縁層29で覆われている。層29は
例えばホウ素とリンを不純物としてシリコン酸化物に混
入したもの（BPSG）でできている。

２本の導線30は、例えばアルミニウムでできている
が、絶縁層29を形成していて、各々はビットライン上に
形成されている。これらの導線30はメモリと交差して伸
延している。

導性の線30は他のメモリブロックのビットラインに接
続しているが、（実際、メモリセルはたいていブロック
によってかたまっていて、各ブロックは与えられた行と
列からなっている）このため、ビットライン及びビット
ラインが接続しているトランジスタのドレインに適切な
ポテンシャルを与えることができる。

発明による構造では、導性の線30は、メモリの急勾配
又は階段の上には存在しない。これは前述の従来の構造
に関しては、進歩であり、従来の技術では例えばアルミ
ニウムの導線でできているビットラインは、トランジス
タの行の各組の間で形成されている接触点で急勾配の階
段と交差せねばならなかったのである。（第４図にこの
接触を示している。） 第７図は、第５図のZZ′に沿った断面図を示している
が、T₁₁及びT₂₁のフローティングゲート23を示してい
る。これらのフローティングゲートはゲート酸化物層27
の上に形成されている。２つのワードラインLM1及びLM2
はトランジスタの位置に、第２ポリシリコンのレベルに
より構成されているが、制御ゲート25に対応している。
制御ゲートと浮遊ゲートの間には、インタ・ポリー酸化
物層28があてがわれている。絶縁層29は構造物全体を覆
っている。

第８図は、例えば第６図に示されている絶縁部分24の
周囲に存在するキャパシタの電気的な等価図である。

第８図に関して、インタ・ポリー酸化物層28のレベル
のキャパシタC_OIは、ワードラインLM1とＥの部分の間に
現れる。他のキャパシタC_OEはＥの部分と基板の間に形
成される絶縁部分24の一部分に現れる。また、絶縁部分
24の両側の厚さ（１）に沿って突出している、部分Ｅの
一部分に対応するキャパシタC_BOは、突出している一部
分と基板20との間に形成されているゲート酸化物27の一
部分と対応している。

ワードラインLM1に印加された電圧V_Mを考えてみる
と、部分Ｅの電位V_Eは、２つの電圧を次の関係により関
連づけている結合係数γを計算することにより得られ
る。

V_E＝γV_M γは次のように定義されている。

γ＝C_OI/（C_OI＋C_OE＋2C_BO） もし、各要素のよく使う値で考えるなら、 −絶縁部分の長さ:1.6マイクロメータ −突起物（１）の長さ:0.4マイクロメータ −絶縁部分の厚さ:500ナノメータ −インタ・ポリー酸化物層の厚さ:20ナノメータ −ゲート酸化物層の厚さ:20ナノメータ 係合係数の値は（1.6＋0.4＋0.4）/20と（1.6＋0.4＋
0.4）/20＋1.6/500＋２×0.4/20の比に等しい。

このように、係合係数は大体0.75に等しい。もし、ワ
ードラインLM1にV_M＝12Vとなる電圧が印加されたら、部
分Ｅの電圧V_Eは次のようになる。

V_E＝0.75×12V V_E＝9V 絶縁部分24による抵抗電圧はこのように減少する。そ
れゆえ、発明による構造は、今までの絶縁部分より小さ
な絶縁部分をあてがうことができるのである。そして、
メモリの大きさも小さくできるのである。

第９図は、発明の別の例を示している。図は第６図に
似た断面図であるが、これはこの発明による構造をして
いる様々な部分からなる。主な部分は、 −各トランジスタの位置の第１ポリシリコンのレベルに
対応する浮遊ゲート、 −トランジスタの位置のドレイン21に対応するビットラ
インLB1及びLB2。

−厚いシリコン酸化物でできている絶縁部分24。

−第２シリコンのレベルでできているワードラインLM
1、これはトランジスタの位置の制御ゲート25に対応す
る。

−第６図との対応に関しては、異なった構造である、同
じポテンシャルであるラインＢ′。

発明では、第９図のゲート酸化物層27′は、よく使う
値に関して、とても薄い。例えばその厚さは10nmであ
る。

一定のポテンシャルであるラインＢ′は、混入物の濃
度が異なる２つの部分でできている。第１の部分22−１
は、例えばN⁺が多く混入している。

第１の部分は、同じ導電型だが、N^-が低く混入してい
る孤立地帯22−２を形成しているのである。

一定のポテンシャルであるラインＢ′は、トランジス
タの位置のソース22′に対応している。

この新しい議論では、もし十分高い電圧がソース22′
に印加されると、トンネル効果を介して、トランジスタ
の浮遊ゲートで書き込み動作中に捕獲されている電荷の
キャリアが、浮遊ゲートから、混入物の高い濃度である
ソースの一部分に移動することが可能である。この移動
は、ゲート酸化物層がとても薄い厚さだと可能である。
このことは第９図の矢印に示されている。第２の混入物
が低い部分の存在により、ソースと基板のブレークダウ
ン電圧の上昇が可能になる。

しかしながら、薄い酸化物層と厚い酸化物部分との間
の接触領域は、電荷のキャリアの移動を減じるという欠
点があるし、そのような接触領域は今までの電気的に消
去できるメモリ（EEPROM及びflash EPROM）の構造に見
ることができるのである。

この発明による構造の利点は、電荷のキャリアが通る
薄い酸化物部分が厚い酸化物層と接触していないし、接
近していないことである。

それゆえ、トランジスタのソースに適当な電圧を印加
することにより電気的に消去する、EPROM flashメモリ
の製造は可能なのである。

【図面の簡単な説明】

第1A図及び第1B図は、従来の基本的なメモリセルを示し
ていて、第1A図は電気回路図に、第1B図は概略的な断面
図に対応している。 第２図は従来の技術によるシリコンのウエハー上の６つ
の隣接する、メモリポイントの配置の上図面である。 第３図は第２図のYY′に沿った断面図である。 第４図は第２図のZZ′に沿った断面図である。 第５図はこの発明によるシリコンのウエハー上の４つの
隣接するメモリポイントの配置の上面図である。 第６図は第５図のYY′に沿った断面図である。 第７図は第５図のZZ′に沿った断面図である。 第８図は絶縁部分のまわりに存在するキャパシタンスを
示している。 第９図は第６図に似た、断面図に沿ったもので、この発
明の他の具体案である。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】一対の浮遊ゲートMOSトランジスタにより
   各メモリ点が形成され、行方向と呼ぶ第１方向に伸延
   し、かつ前記トランジスタの制御ゲートを接続するアレ
   ーのワードライン（LM1,LM2）と、列方向と呼ぶ第２方
   向に伸延して前記トランジスタのドレインを相互接続す
   るビットライン（LB1,LB2）を有すると共に、決定した
   トランジスタ列を前記ワードラインがアドレス指定し、
   接続したトランジスタの論理状態についての情報を前記
   ビットラインにより転送させる大規模EPROMメモリにお
   いて、 列に添って伸延する一定の電位ライン（Ｂ）は前記トラ
   ンジスタのソースを接続し、第１導電型の拡散により形
   成され、かつ各対のビットライン（LB1,LB2）間に配列
   されると共に、前記一定電位ラインのすべては同一電位
   にあり、 前記トランジスタの前記第１導電型のドレイン領域（2
   1）は行に沿って伸延し、ビットラインを形成し、 一定電位ラインに対向して各ビットラインの側部には行
   に沿って伸延する絶縁層（24）が配列され、 導電領域（Ｅ）が前記絶縁層（24）を覆うと共に、前記
   トランジスタの浮遊ゲート（23）を形成する材料と同一
   の材料により形成され、かつ前記トランジスタの浮遊ゲ
   ートと同一の製造工程中に形成されることを特徴とする
   大規模EPROMメモリ。
2. 【請求項２】請求項１記載の大規模EPROMメモリにおい
   て、同一かつ一定電位ラインの各側部上で隣接する２つ
   の行及び２つの列に属するグループのトランジスタは、 各トランジスタがそのチャネル（26）を形成する第２導
   電型の領域上に配列された導電性の長方形によりほぼ形
   成された浮遊ゲート（23）を有し、 同一列で隣接する２つのトランジスタの前記チャネル
   （26）が前記チャネルと同一導電型の領域により分離さ
   れ、かつ、 与えられた一定電位ラインの両側に配列されている同一
   行の２つのトランジスタのチャネルは、前記トランジス
   タを分離し、前記２つのトランジスタのソースを形成す
   る逆導電型の同一領域（22）に隣接し、 前記２つのトランジスタのチャネルが前記ソースに対応
   する領域の反対側の終端で、前記２つのトランジスタの
   前記ドレインに対応する逆導電型の領域（21）に隣接す
   る形式で配列されていることを特徴とする大規模EPROM
   メモリ。
3. 【請求項３】請求項１記載の大規模EPROMメモリにおい
   て、前記浮遊ゲート（23）と共に前記絶縁領域（24）を
   覆う前記導電領域（Ｅ）は多結晶シリコンからなること
   を特徴とする大規模EPROMメモリ。
4. 【請求項４】請求項１記載の大規模EPROMメモリにおい
   て、前記絶縁領域（24）を覆う前記導電領域（Ｅ）は、
   所定の長さ（１）に従って絶縁領域の各側部で、前記ワ
   ードラインに平行な方向へ突起していることを特徴とす
   る大規模EPROMメモリ。
5. 【請求項５】請求項１記載の大規模EPROMメモリにおい
   て、前記絶縁領域（24）及び浮遊ゲート（23）を覆う前
   記導電領域（Ｅ）は行方向に一定のピッチで配列されて
   いることを特徴とする大規模EPROMメモリ。
6. 【請求項６】請求項１記載の大規模EPROMメモリにおい
   て、トランジスタにおける厚さが20nm以下の二酸化シリ
   コン層（27′）は前記浮遊ゲート（23）から前記チャネ
   ル（26）を分離し（第９図）、前記ソースに対応する領
   域（22′）は、同一の導電型及び低ドーピング・レベル
   を有するポケット（22−２）に配列された高ドーピング
   のセクション（22−１）からなり、更に電子が前記ソー
   スに選択された電圧を印加させるように前記二酸化シリ
   コン層を介して前記浮遊ゲートから高度にドーピングさ
   れたソース領域へ通過可能であり、かつ前記メモリが電
   気的に消去可能であることを特徴とする大規模EPROMメ
   モリ。