DE68905425T2 - Halbleiteranordnung mit einer steuerelektrode, bestehend aus einer mehrzahl von schichten. - Google Patents

Halbleiteranordnung mit einer steuerelektrode, bestehend aus einer mehrzahl von schichten.

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode, insbesondere eine Halbleitervorrichtung mit verbesserter Anordnung der Gate-Elektrode und verbesserter Fremdatomkonzentration der Diffusionsschicht.
  • Fig. 8 zeigt die Anordnung eines herkömmlichen EPROMs mit einer aus zwei Schichten bestehenden Gate-Elektrode. Wie aus der Zeichnung zu ersehen ist, beträgt die Länge einer Steuergate-Elektrode 4 etwa das 1.3fache der Länge der längeren Seite einer einzelnen erdfreien Gate-Elektrode 3 und etwa das 4fache der Länge der kürzeren Seite der einzelnen erdfreien Gate-Elektrode 3 in jeder Einheitszelle 5. Auch ist die Breite der Steuergate-Elektrode 4 gleich der Länge der kürzeren Seite der einzelen erdfreien Gate-Elektrode 3.
  • Der oben beschriebene besondere Aufbau hat zur Folge, daß der Leitungswiderstand der Steuergate-Elektrode 4 auf Grund des Jüngeren Trends zur Miniaturisierung der Breite der Steuergate-Elektrode, d.h. die Breite der in dem Gate enthaltenen Polysiliziumschicht, nicht vernachlässigbar ist. Als Folge davon ist es schwierig, die Kapazität des EPROMs zu erhöhen und das EPROM bei hoher Geschwindigkeit zu betreiben. Verschiedene Maßnahmen werden zur Überwindung dieser Schwierigkeiten vorgeschlagen. Zum Beispiel wird vorgeschlagen, ein Silizidmaterial zum Bilden der Steuergate-Elektrode 4 zu verwenden. Die Verwendung eines Silizidmaterials liefert jedoch keine zufriedenstellende Lösung des Problems, da es z.B. die Verwendung von Silizidmaterial schwierig macht, einen ausreichenden Spielraum in der Feinverarbeitung vorzusehen und Brechen der Leiterbahnen bei dem Stufenteil hervorruft.
  • Es ist auch anzumerken, daß die Einzelzelle 5 eine Hälfte der Drainkontaktöffnung 1 enthält. Folglich ist es bei Bestimmung der Zellengröße erforderlich, im voraus einen vorbestimmten Bereich, der durch den Maskierungsschritt definiert wird, für jede Kontaktöffnung 1 und einen Elementisolierbereich 2 und eine Toleranz für die Abweichung sicherzustellen. Es ist ebenfalls erforderlich, im voraus einen vorbestimmten Bereich, der durch den Maskierungsschritt definiert wird, für jede Kontaktöffnung 1 und die erdfreie Gate-Elektrode 3 und ebenfalls eine Toleranz für diese Abweichung sicherzustellen. Daraus folgt, daß der in Fig. 8 dargestellte Stand der Technik Raum für weitere Verbesserung hinsichtlich der Miniaturisierung des Bauteils und Vergrößerung der Speicherkapazität läßt.
  • Fig. 9 zeigt ein anderes Beispiel des Standes der Technik, das die zum Erhöhen der Speicherkapazität vorgeschlagene Zellenanordnung betrifft. Diese herkömmliche Technik umfaßt eine Source-Diffusionsschicht, eine Drain-Diffusionsschicht, eine erdfreie Gate-Elektrode, die auf einem Kanalbereich zwischen der Source-Diffusionsschicht und der Drain-Diffusionsschicht gebildet ist, und eine Steuergate-Elektrode, die auf der erdfreien Gate-Elektrode mit einer dazwischengelegten Isolationsschicht gebildet ist. Die erdfreie Gate-Elektrode befindet sich in einem elektrisch erdfreien Zustand. Es ist zu bemerken, daß die Source-Diffusionsschicht und die Drain-Diffusionsschicht parallel in der Breitenrichtung der erdfreien Gate-Elektrode gebildet sind. Auch die Steuergate-Elektrode ist parallel zu der Kanalrichtung der erdfreien Gate-Elektrode, d.h. der Stromflußrichtung, gebildet. Ferner ist die Leitungsführung der Steuergate-Elektrode so, daß sie die Source-Diffusionsschicht und die Drain- Diffusionsschicht kreuzt.
  • In der in Fig. 9 gezeigten herkömmlichen Technik werden die parallel angeordneten Diffusionsschichten entsprechend der Position einer auswählenden Zelle 8 dekodiert, um ein Drain (hohe Spannung) 6 und eine Source (OV) 7 zu bestimmen. Wenn Information geschrieben wird, werden die Diffusionsschichten mit der dazwischengelegten auswählenden Zelle 8 als der Drain 6 und die Source 7 bestimmt. In der benachbarten Zelle, die sich den Drain 6 teilt, wird die Diffusionsschicht 9, die der Source entspricht, als offen gesetzt, um ein unbeabsichtigtes Schreiben zu verhindern. Selbst wenn die Diffusionsschicht 9 als offen gesetzt ist, hat die Diffusionsschicht eine grobe Kapazität, und folglich flieht ein Ladestrom, um die Diffusionsschicht aufzuladen, bis das Potential der Diffusionsschicht gleich dem der benachbarten Diffusionsschicht wird. Die Fließzeit des Ladestroms wird zusammen mit der Erhöhung der Elementdichte erhöht. Es sollte angemerkt werden, daß heiße Elektronen, die während des Flusses des Ladestroms nahe dem Drain erzeugt werden, in die erdfreie Gate-Elektrode injiziert werden, was ein unbeabsichtigtes Schreiben und somit eine fehlerhafte Funktion des Bauteils zur Folge hat.
  • In der US-A-4 630 085 und der DE-A-3 346 831 wird die Verhinderung von unbeabsichtigtem Schreiben durch eine Dotierungsasymmetrie zwischen den Source- und Drain-Schichten erörtert.
  • Erfindungsgemäß wird eine Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode geschaffen, wobei die Halbleitervorrichtung ein Substrat, eine erste in dem Substrat gebildete Diffusionsschicht, eine zweite in dem Substrat gebildete Diffusionsschicht, eine erdfreie Gate-Elektrode, die auf einem Kanalbereich zwischen der ersten und zweiten Diffusionsschicht in einem elektrisch erdfreien Zustand gebildet ist, und ein Steuer- Gate, das auf der erdfreien Gate-Elektrode mit einemdazwischengelegten Isolationsfilm gebildet ist, umfaßt, wobei die erste und zweite Diffusionsschicht sich parallel zueinander entlang der längeren Seite der erdfreien Gate-Elektrode erstrecken, die Steuergate-Elektrode sich parallel zu der kürzeren Seite der erdfreien Gate-Elektrode erstreckt, die erste und zweite Diffusionsschicht sich quer erstrecken und unter der Steuergate-Elektrode verlaufen, und der Teil der ersten Diffusionsschicht, der anliegend an die erdfreie Gate-Elektrode angebracht ist, sich in der Fremdatomkonzentration von dem Teil der zweiten Diffusionsschicht, der anliegend an die erdfreie Gate-Elektrode angebracht ist, unterscheidet.
  • Die besondere Konstruktion der vorliegenden Erfindung erlaubt eine deutliche Verminderung des elektrischen Widerstandes der Steuergate- Elektrode, die es ermöglicht, die Arbeitsgeschwindigkeit des Bauteils zu verbessern. Diese besondere Konstruktion erlaubt auch das Weglassen einer Kontaktöffnung, was es ermöglicht, die Zellengröße deutlich zu verringern. Es ist auch anzumerken, daß eine der zwei Diffusionsschichten mit der dazwischengelegten erdfreien Gate-Elektrode mit einer niedrigeren Fremdatomkonzentration hergestellt ist als die andere Diffusionsschicht. Mit anderen Worten wird bei der vorliegenden Erfindung eine asymmetrische Zellenstruktur verwendet, um fehlerhaftes unbeabsichtigtes Schreiben von Information in die benachbarte Zelle zu verhindern.
  • Diese Erfindung kann ausführlicher aus der folgenden detaillierten Beschreibung verstanden werden7 wenn sie mit der begleitenden Zeichnung in Verbindung gebracht wird.
  • Die Figuren zeigen im einzelnen:
  • Fig. 1 eine Draufsicht, die ein Beispiel des in der vorliegenden Erfindung verwendeten Musters erdfreier Gate-Elektroden zeigt;
  • Fig. 2 eine Draufsicht, die ein Beispiel einer in der vorliegenden Erfindung verwendeten Silizidschicht zeigt;
  • Fig. 3 eine Draufsicht, die ein Beispiel einer in der vorliegenden Erfindung verwendeten Steuergate-Elektrode und einer erdfreien Gate- Elektrode zeigt;
  • Fig. 4 eine Draufsicht, die eine Ausführungsform der erfindungsgemäßen Halbleitervorrichtung zeigt;
  • Fig. 5 eine Schnittansicht entlang der in Fig. 4 gezeigten Linie Y-Y.
  • Fig. 6 eine Schnittansicht entlang der in Fig. 4 gezeigten Linie X-X.
  • Fig. 7 eine Schnittansicht, die eine andere Ausführungsform der erfindungsgemäßen Halbleitervorrichtung zeigt;
  • Fig. 8 eine Draufsicht, die ein herkömmliches EPROM zeigt; und
  • Fig. 9 ein Schaltbild des herkömmlichen EPROMs.
  • Figuren 1 bis 6 zeigen gemeinschaftlich eine Halbleitervorrichtung, in der die technische Idee der vorliegenden Erfindung auf die EPROM- Zellenstruktur angewendet wird.
  • Wie aus Figuren 1, 5 und 6 zu sehen ist, wird ein Muster erdfreier Gate-Elektroden 201 in einem speicherzellenbildenden Bereich auf der Oberfläche von z.B. einem P-Typ-Siliziumsubstrat 21 mit einem dazwischengelegten Gate-Isolationsfilm 23 gebildet. Das Muster 201 wird auf einem elementisolierenden Bereich 22 angebracht. Dann wird einer der elementisolierenden Bereiche 22 in Selbstausrichtung mit dem Muster erdfreier Gate-Elektroden 201 entfernt, gefolgt von einer Bildung eines Diffusionsschichtbereichs, in dem eine Silizidschicht 29, einschließlich Diffusicns-Schichten 27 und 207, in selbstausgerichteter Weise zu bilden ist.
  • Im nächsten Schritt werden eine erste Diffusionsschicht 27 und eine zweite Diffusionsschicht 207, die sich von der ersten Diffusionsschicht 27 in der Fremdatomkonzentration unterscheidet, gebildet, gefolgt von einer Silizidschicht 29, die auf Schichten 27 und 207 in selbstausgerichteter Weise, wie in Fig. 2 dargestellt, gebildet wird. Ferner wird eine isolierende Schicht 30 selektiv gebildet, um nur die Silicidschicht 29 abzudecken, gefolgt von der Bildung einer Steuergate-Elektrode 31 und einer erdfreien Gate-Elektrode 32. Wie in Figuren 3, 5, und 6 dargestellt, werden die isolierenden Filme 25 und 26 zwischen die Steuergate-Elektrode 31 und die erdfreie Gate-Elektrode 32 gelegt, und die Steuergate-Elektrode 31 erstreckt sich. parallel zu der kürzeren Seite der erdfreien Gate-Elektrode 32. Auch ist die Breite der erdfreien Gate-Elektrode in der Richtung der längeren Seite etwa gleich der Breite der Steuergate-Elektrode. Schließlich werden die gewünschten Kontaktöffnungen 33 gebildet und die Metallschicht-Leiterbahnen 34, wie in Fig. 4 dargestellt, gebildet, um die endgültige Struktur zu erhalten. Nebenbei, Referenznummer 35 in Figuren 5 und 6 bezeichnet eine isolierende Abdeckschicht.
  • In der oben beschriebenen Ausführungsform wird der Elementisolationsbereich 22 in Selbstausrichtung mit dem Muster erdfreier Gate-Elektroden 201 gebildet. Auch wird die Silizidschicht 29 mit einem niedrigen elektrischen Widerstand in selbstausgerichteter Weise parallel zu der längeren Seite der erdfreien Gate-Elektrode 32 gebildet. Weiterhin wird die Steuergate-Elektrode 31 parallel zu der kürzeren Seite der erdfreien Gate-Elektrode 32 gebildet. Die besondere Konstruktion der vorliegenden Erfindung erlaubt deutlich verminderten Leitungswiderstand der Steuergate-Elektrode 31, d.h. auf 1/6 des Leitungswiderstandes einer herkömmlichen Zelle, was es ermöglicht, die Arbeitsgeschwindigkeit des Elements erheblich zu verbessern. Auch erlaubt die Verwendung der Silizidschicht 29, die einen niedrigen Widerstand hat, ein Weglassen der Kontaktöffnung, obwohl eine einzelne Kontaktöffnung für je zwei Zellen in der herkömmlichen Zellenstruktur erforderlich ist, was es ermöglicht, die Einheitszellenfläche weiter zu miniaturisieren. Auch ist bei der Herstellung eines Halbleiterspeichers dieser Struktur innerhalb der Speicherzelle im wesentlichen keine Kontaktöffnung vorhanden, was zur Folge hat, daß ein mit der Bildung der Kontaktöffnung zusammenhängender Defekt nicht erzeugt wird und folglich eine deutliche Verbesserung in der Ausbeute des Halbleiterspeichers erzielt werden kann. Ferner erfolgt während des Schreibens von Information eine Dekodierung, wobei die erste Diffusionsschicht 27 anliegend an dem zu "beschreibenden" erdfreien Gate an der Seite einer höheren Fremdatomkonzentration als der Drain verwendet wird und die zweite Diffusionsschicht 207 anliegend an dem erdfreien Gate an einer Seite niedrigerer Fremdatomkonzentration als die Source verwendet wird. Folglich wird Spannung in der anliegenden Zelle angelegt, die sich in die Drain-Diffusionslinie derart teilt, daß die zweite Diffusionsschicht 207 an der Seite niedrigerer Fremdatomkonzentration als der Drain wirkt wobei die erste Diffusionsschicht 27 an der Seite höherer Fremdatomkonzentration als die Source wirkt. Daher kann fehlerhaftes Schreiben von Information bei der vorliegenden Erfindung ausreichend verhindert werden. Andrerseits wird, wenn die Information ausgelesen wird, Spannung so angelegt, daß die zweite Diffusionsschicht 207 an der Seite niedrigerer Fremdatomkonzentration als der Drain wirkt, wobei die erste Diffusionsschicht 27 an der Seite höherer Fremdatomkonzentration als die Source wirkt, mit dem Ergebnis, daß es möglich ist die. Drain-Spannung in dem Lese-Schritt höher zu machen, um die Information mit einer höheren Geschwindigkeit auszulesen, ohne fehlerhaftes Schreiben während des Lesevorgangs hervorzurufen.
  • Wie zuvor beschrieben, ist bei der vorliegenden Erfindung die erdfreie Gate-Elektrode 32 zwischen der ersten Diffusionsschicht 27 und der zweiten Diffusionsschicht 207 angebracht. Es ist möglich, die erste Diffusionsschicht 27 und die zweite Diffusionsschicht 207 so zu bilden, daß die Fremdatomkonzentration in dem Teil der zweiten Diffusionsschicht 207, der anliegend an die erdfreie Gate-Elektrode 32 gelegen ist, viel niedriger ist als die Fremdatomkonzentration in dem Teil der ersten Diffusionsschicht 27, der anliegend an die erdfreie Gate-Elektrode 32 gelegen ist. In diesem Fall kann der Bereich niedriger Fremdatomkonzentration, der anliegend an die erdfreie Gate-Elektrode 32 in der zweiten Diffusionsschicht 207 angebracht ist, 0.7 um oder weniger, horizontal getrennt von der erdfreien Gate-Elektrode 32 gebildet werden.
  • In der vorliegenden Erfindung ist es möglich, in einer selbstausgerichteten Weise die Länge der längeren Seite der erdfreien Gate- Elektrode 32 und die Breite der Steuergate-Elektrode 31 zu bestimmen.
  • Es ist auch möglich, die Gesamtlänge der Steuergate-Elektrode 31, die mit einer einzelnen Wortleitung verbunden ist, auf das 2 bis 2.5fache der Gesamtlänge der kürzeren Seiten der erdfreien Gate-Elektroden 32, die zu der einzelnen Wortleitung gehört, zu setzen.
  • Es ist auch möglich, die erste Diffusionsschicht 27 und die zweite Diffusionsschicht 207 in einer selbstausgerichteten Weise entlang der längeren Seite der erdfreien Gate-Elektrode zu bilden.
  • Es ist ferner für den Teil der ersten Diffusionsschicht 27, der anliegend an die erdfreie Gate-Elektrode 32 gelegen ist, möglich, Arsen zu enthalten.
  • Es ist auch für den Teil der zweiten Diffusionsschicht 207, der anliegend an die erdfreie Gate-Elektrode 32 gelegen ist, möglich, Phosphor zu enthalten.
  • Es ist außerdem für die isolierende Schicht 30, die zwischen die Leiterbahnschicht für die erste und zweite Diffusionsschicht und die Leiterbahnschicht für die Steuergate-Elektrode gelegt ist, möglich, einen Film zu enthalten, der durch thermische Oxidation der Leiterbahnschicht für die erste Diffusionsschicht 27 und die zweite Diffusionsschicht 207 hergestellt wird.
  • Es ist auch für den auf dem Silizidfilm 29 gebildeten isolierenden Film 30, der die erste Diffusionsschicht 27 und die zweite Diffusionsschicht 207 abdeckt, möglich, aus einem Oxidfilm mit einer Dicke von 1,500 Å (10 Å = 10nm) oder mehr zu bestehen.
  • Es ist weiterhin für die erdfreie Gate-Eletrode 32 möglich, aus einer Polysiliziumschicht zu bestehen.
  • Es ist auch für die Leitungsschicht für die Steuergate-Elektrode 31 möglich, aus einer Polysiliziumschicht, einer Silizidschicht oder aus einer Kombination aus einer Polysiliziumschicht und einer Silizidschicht zu bestehen.
  • Außerdem ist es für die auf der erdfreien Gate-Elektrode 32 gebildeten isolierenden Filme 25 und 26 möglich, aus einem durch Oxidieren einer Polysiliziumschicht hergestellten Oxidfilm zu bestehen.
  • Es ist auch für die auf der erdfreien Gate-Elektrode 32 gebildeten isolierenden Filme 25 und 26 möglich, aus einer laminierten Struktur, bestehend aus einem Siliziumoxidfilm und einem Siliziumnitridfilm, zu sein.
  • Weiter ist es möglich, eine aus drei isolierenden Filmen 251, 26 und 252 bestehende laminierte Struktur zwischen der erdfreien Gate-Elektrode 32 und der Steuergate-Elektrode 31, wie in Fig. 7 gezeigt, zu bilden. In diesem Fall ist es für die isolierenden Filme 251, 26 252 möglich, aus einem Oxidfilm zu bestehen, der durch Oxidieren eines Polysiliziumfilms, eines Siliziumnitridfilms und eines Siliziumoxidfilms hergestellt ist.
  • In der oben beschriebenen Ausführungsform wird die technische Idee der vorliegenden Erfindung auf ein EPROM angwendet. Es ist jedoch auch möglich, die technische Idee der vorliegenden Erfindung auf die Herstellung einer Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode anzuwenden.
  • Wie oben im Detail beschrieben, werden-bei der vorliegenden Erfindung die Source-Diffusionsschicht und die Drain-Diffusionsschicht einer nichtflüchtigen Speicherzelle parallel zueinander entlang der längeren Seite der erdfreien Gate-Elektrode gebildet. Auch wird die Steuergate-Elektrode parallel zu der kürzeren Seite der erdfreien Gate-Elektrode gebildet. Ferner erstrecken sich die Source-Diffusionsschicht und die Drain-Diffusionsschicht in rechten Winkeln quer zu der Leiterbahnschicht für die Steuergate-Elektrode. Mehr noch, die Länge der längeren Seite der erdfreien Gate-Elektrode ist gleich der Breite der Steuergate-Elektrode gesetzt. Die besondere Konstruktion der vorliegenden Erfindung erlaubt deutliche Verringerung des Widerstandes der Steuergate-Elektrode, so daß das Element bei hoher Geschwindigkeit arbeiten kann. Es ist auch anzumerken, daß eine Silizidschicht mit einem niedrigen elektrischen Widerstand zum Bilden der Leiterbahnschichten für die Source und den Drain verwendet wird, so daß es möglich ist, die Kontaktöffnung wegzulassen. Als Folge davon kann die Einheitszellengröße die kleinste Fläche, die durch das Element-Trennvermögen und den Abstand zwischen benachbarten Gates bestimmbar ist, einnehmen. Die besondere Konstruktion erlaubt deutliche Miniaturisierung der Einheitszellengröße, wodurch es möglich wird, einen Halbleiterspeicher mit einer groben Kapazität bereitzustellen. Weiter noch, Diffusionsschichten mit der dazwischengepackten erdfreien Gate-Elektrode werden mit unterschiedlichen Fremdatomkonzentration, d.h. einer sogenannten "asymmetrischen Drain-Struktur" gebildet, was es ermöglicht, fehlerhaftes Schreiben von Information in die anliegende Zelle hinreichend zu vermeiden.
  • Bezugszeichen in den Ansprüchen sind zum besseren Verständnis gedacht und sollen den Umfang nicht einschränken.

Claims (18)

1. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode, umfassend:
ein Halbleitersubstrat (21);
eine erste in dem Substrat gebildete Diffusionsschicht (27);
eine zweite in dem Substrat gebildete Diffusionsschicht (207);
eine erdfreie Gate-Elektrode (32), die in einem elektrisch erdfreien Zustand auf einem Kanalbereich zwischen der ersten Diffusionsschicht (27) und der zweiten Diffusionsschicht (207) gebildet wird; wobei die Fremdatomkonzentration in dem Teil der ersten Diffusionsschicht (27), der angrenzend an die erdfreie Gate-Elektrode (32) gelegen ist, sich von der Fremdatomkonzentration in dem Teil der zweiten Diffusionsschicht (207), der angrenzend an die erdfreie Gate-Elektrode (32) gelegen ist, unterscheidet; und
eine Steuergate-Elektrode (31), die auf der erdfreien Gate- Elektrode (32) mit einem dazwischengelegten isolierenden Film (25, 26; 251, 26, 252) gebildet wird;
dadurch gekennzeichnet, daß die erste Diffusionsschicht (27) und die zweite Diffusionsschicht (207) parallel zu der längeren Seite der erdfreien Gate-Elektrode (32) gebildet sind; die steuergate-Elektrode (31) parallel zu der kürzeren Seite der erdfreien Gate-Elektrode (32) gebildet ist, und daß sich die erste Diffusionsschicht (27) und die zweite Diffussionsschicht (207) quer zu der Steuergate-Elektrode (31) erstrecken.
2. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß die Länge in der längeren Seite der erdfreien Gate-Elektrode (32) gleich der Breite der Steuergate-Elektrode (31) ist.
3. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß der Teil der ersten Diffusionsschicht (27), der angrenzend an die erdfreie Gate-Elektrode gelegen ist, Arsen enthält.
4. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß der Teil der zweiten Diffusionsschicht (207), der angrenzend an die erdfreie Gate-Elektrode angebracht ist, Phosphor enthält.
5. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß die obere Oberfläche von jeweils der ersten Diffusionsschicht (27) und der zweiten Diffusionsschicht (28) aus einer Silizidschicht gebildet ist.
6. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß der isolierende Film, der zwischen die erste Diffusionsschicht (27), die zweite Diffusionsschicht (207) und die Steuergate-Elektrode (31) gelegen ist, einen thermischen Oxid Film enthält, der durch thermisches Oxidieren der ersten Diffusionsschicht (27) und der zweiten Diffussionsschicht (207) hergestellt ist.
7. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß der isolierende Film (30), der auf der Silizidschicht (29), welche die erste Diffusionsschicht (27) und zweite Diffusionsschicht (207) abdeckt, gebildet ist, aus einem Oxidfilm mit einer Dicke von 150 nm (1500 Å) oder mehr besteht.
8. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß die schwebende Gate-Elektrode (32) aus einer Polysiliziumschicht gebildet ist.
9. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß die Steuergate-Elektrode (31) aus einer Polysiliziumschicht gebildet ist.
10. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatomkonzentration in dem Teil der zweiten Diffusionsschicht (207), der angrenzend an die erdfreie Gate-Elektrode (32) gelegen ist, eine oder zwei Größenordnungen niedriger ist als die Fremdatomkonzentration in dem Teil der ersten Diffusionsschicht (27), der angrenzend an die erdfreie Gate-Elektrode (32) gelegen ist.
11. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß die Steuergate-Elektrode (31) aus einer geschichteten Struktur, die aus einer Polysiliziumschicht und einer Silizidschicht besteht, gebildet ist.
12. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß der auf der erdfreien Gate-Elektrode (32) gebildete isolierende Film (25, 26) einen durch Oxidierung einer Polysiliziumschicht vorbereiteten Oxidfilm enthält.
13. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß der auf der erdfreien Gate-Elektrode (32) gebildete isolierende Film (25, 26) eine Schichtstruktur hat, die aus einem Siliziumoxidfilm und einem Siliziumnitridfilm besteht.
14. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß der auf der erdfreien Gate-Elektrode (32) gebildete isolierende Film (251, 26, 252) eine Schichtstruktur hat, die aus einem Oxidfilm besteht, der durch Oxidieren eines Polysiliziumfilms, eines Siliziumnitridfilms und eines Siliziumoxidfilms hergestellt ist.
15. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatomkonzentration in dem Teil der zweiten Diffusionsschicht (207), der angrenzend an die erdfreie Gate-Elektrode (32) gelegen ist, niedriger ist als die Fremdatomkonzentration in dem Teil der ersten Diffusionsschicht (27), der angrenzend an erdfreien Gate-Elektrode (32) gelegen ist.
16. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 15, dadurch gekennzeichnet, daß die erste Diffusionsschicht (27) als der Drain wirkt und die zweite Diffusionsschicht (207) als die Source wirkt, wenn die Vorrichtung die Informationsschreibfunktion ausführt.
17. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 15, dadurch gekennzeichnet, daß die erste Diffusionsschicht (27) als die Source wirkt und die zweite Diffusionsschicht (207) als der Drain wirkt, wenn die Vorrichtung die Informationslesefunktion ausführt.
18. Halbleitervorrichtung mit einer aus einer Mehrzahl von Schichten bestehenden Gate-Elektrode nach Anspruch 15, dadurch gekennzeichnet, daß der Teil der zweiten Diffusionsschicht (207), der angrenzend an die schwebende Gate-Elektrode (32) gelegen ist und eine niedrigere Fremdatomkonzentration hat, 0.7 Mikrometer oder weniger in der vertikalen Richtung getrennt von der schwebenden Gate-Elektrode (32) gelegen ist.
DE8989117743T 1988-09-26 1989-09-26 Halbleiteranordnung mit einer steuerelektrode, bestehend aus einer mehrzahl von schichten. Expired - Fee Related DE68905425T2 (de)

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DE8989117743T Expired - Fee Related DE68905425T2 (de) 1988-09-26 1989-09-26 Halbleiteranordnung mit einer steuerelektrode, bestehend aus einer mehrzahl von schichten.

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304829A (en) * 1989-01-17 1994-04-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
IT1243303B (it) * 1990-07-24 1994-05-26 Sgs Thomson Microelectronics Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione
JP2893894B2 (ja) * 1990-08-15 1999-05-24 日本電気株式会社 不揮発性メモリ及びその製造方法
JP2793722B2 (ja) * 1991-01-29 1998-09-03 富士通株式会社 不揮発性半導体記憶装置およびその製造方法
US5877054A (en) * 1995-06-29 1999-03-02 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
EP0752721B1 (de) * 1995-06-29 2009-04-29 Sharp Kabushiki Kaisha Nichtflüchtiger Halbleiterspeicher und Verfahren zur Steuerung und Verfahren zu seiner Herstellung
JP3366173B2 (ja) * 1995-07-31 2003-01-14 シャープ株式会社 不揮発性半導体メモリの製造方法
US5789298A (en) * 1996-11-04 1998-08-04 Advanced Micro Devices, Inc. High performance mosfet structure having asymmetrical spacer formation and method of making the same
US6091100A (en) * 1998-02-06 2000-07-18 Texas Instruments - Acer Incorporated High density NAND structure nonvolatile memories
JP3264241B2 (ja) 1998-02-10 2002-03-11 日本電気株式会社 半導体装置の製造方法
DE19808182C1 (de) * 1998-02-26 1999-08-12 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung
US6020606A (en) * 1998-03-20 2000-02-01 United Silicon Incorporated Structure of a memory cell
KR100295136B1 (ko) * 1998-04-13 2001-09-17 윤종용 불휘발성메모리장치및그제조방법
JP3097657B2 (ja) * 1998-05-13 2000-10-10 日本電気株式会社 半導体記憶装置とその製造方法
US6117762A (en) 1999-04-23 2000-09-12 Hrl Laboratories, Llc Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
DE10058947A1 (de) * 2000-11-28 2002-07-18 Infineon Technologies Ag Nichtflüchtige NOR-Eintransistor-Halbleiterspeicherzelle sowie dazugehörige Halbleiterspeichereinrichtung, Herstellungsverfahren und Verfahren zu deren Programmierung
DE10062245A1 (de) * 2000-12-14 2002-07-04 Infineon Technologies Ag Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
DE10110150A1 (de) * 2001-03-02 2002-09-19 Infineon Technologies Ag Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6740942B2 (en) 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
KR100485486B1 (ko) * 2002-09-19 2005-04-27 동부아남반도체 주식회사 플래시 메모리 셀의 구조 및 그 제조 방법
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
JP4846239B2 (ja) 2002-12-13 2011-12-28 エイチアールエル ラボラトリーズ，エルエルシー ウェル注入を用いた集積回路の改変
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US8754483B2 (en) 2011-06-27 2014-06-17 International Business Machines Corporation Low-profile local interconnect and method of making the same
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9608000B2 (en) * 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151021A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4377818A (en) * 1978-11-02 1983-03-22 Texas Instruments Incorporated High density electrically programmable ROM
US4267632A (en) * 1979-10-19 1981-05-19 Intel Corporation Process for fabricating a high density electrically programmable memory array
JPS59126674A (ja) * 1983-01-10 1984-07-21 Toshiba Corp 情報記憶用半導体装置
JPS60147165A (ja) * 1984-01-12 1985-08-03 Nec Corp 不揮発性半導体メモリセル及びその使用方法
JPS60182174A (ja) * 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
US4763177A (en) * 1985-02-19 1988-08-09 Texas Instruments Incorporated Read only memory with improved channel length isolation and method of forming
US4597060A (en) * 1985-05-01 1986-06-24 Texas Instruments Incorporated EPROM array and method for fabricating

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Publication number Publication date
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