JP2755613B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係り、特に２層以上のゲート電
極構造を有する不揮発性メモリセル構造の改良に関す
る。
極構造を有する不揮発性メモリセル構造の改良に関す
る。
［従来の技術］ 従来、例えば、２層のゲート電極を有するEPROMは上
面から見て第７図に示す様な配置構造となっている。
面から見て第７図に示す様な配置構造となっている。
上記構造では、単位セル５当りの制御ゲート電極４の
配線長は１つの浮遊ゲート電極３の長辺方向長の1.3倍
程度、１つの浮遊ゲート電極３の短辺方向長の略４倍と
なっている。又、制御ゲート電極４の配線幅は１つの浮
遊ゲート電極３の短辺方向長と等しく設定されている。
配線長は１つの浮遊ゲート電極３の長辺方向長の1.3倍
程度、１つの浮遊ゲート電極３の短辺方向長の略４倍と
なっている。又、制御ゲート電極４の配線幅は１つの浮
遊ゲート電極３の短辺方向長と等しく設定されている。
この為、制御ゲート電極４の配線幅即ち、ゲート用ポ
リシリコン幅が微細化されるに伴い、制御ゲート電極４
の配線抵抗が無視できなくなり、大容量化と同時に高速
化を実現することが困難になっている。これを、解決す
る為には、制御ゲート電極４の配線層としてシリサイド
材料を用いる等の方法があるが、微細加工のマージン
や、段差部での段切れ等の問題があり、充分ではない。
リシリコン幅が微細化されるに伴い、制御ゲート電極４
の配線抵抗が無視できなくなり、大容量化と同時に高速
化を実現することが困難になっている。これを、解決す
る為には、制御ゲート電極４の配線層としてシリサイド
材料を用いる等の方法があるが、微細加工のマージン
や、段差部での段切れ等の問題があり、充分ではない。
さらに、上記構造では、ひとつのセル５について1/2
のドレイン・コンタクト孔１が存在する為、セルサイズ
は、コンタクト孔１と素子分離領域２に対してマスク工
程で規定される一定の間隔、及びずれ余裕をあらかじめ
確保する必要があり、さらに、コンタクト孔１と浮遊ゲ
ート電極３に対しても同様にマスク工程で規定される一
定の間隔、及びずれ余裕をあらかじめ確保する必要があ
る。
のドレイン・コンタクト孔１が存在する為、セルサイズ
は、コンタクト孔１と素子分離領域２に対してマスク工
程で規定される一定の間隔、及びずれ余裕をあらかじめ
確保する必要があり、さらに、コンタクト孔１と浮遊ゲ
ート電極３に対しても同様にマスク工程で規定される一
定の間隔、及びずれ余裕をあらかじめ確保する必要があ
る。
この為、この部分がスケーリングされず、微細化、大
容量化に大きな障害となるという欠点を有する。
容量化に大きな障害となるという欠点を有する。
他方、大容量化を実現する為にソース及びドレイン拡
散層と、ソース・ドレイン間のチャネル領域上に形成さ
れ電気的に浮遊状態にされた浮遊ゲート電極と、この浮
遊ゲート電極上の絶縁膜上に形成された制御ゲート電極
を有し、ソース拡散層及びドレイン拡散配線層が浮遊ゲ
ート電極の幅方向に平行に形成されており、浮遊ゲート
電極チャネル方向（電流の流れる方向）に平行に制御ゲ
ート電極が形成され、上記ソース拡散層及びドレイン拡
散配線層と制御ゲート電極層の配線方向を交差して配置
するセル配置構造が提案されている。第８図に回路図を
示す。この場合には平行して配置されてある拡散層は選
択セル８の位置に応じてデコードされてドレイン（Ｈ）
６、ソース（OV）７が指定される。書込みを行う場合、
選択セル８をはさむ拡散層がドレイン６、ソース７に指
定されるが、ドレイン６を共有する隣接セルではソース
に相当する拡散層をオープン９とすることにより誤書込
みを防ぐようにする。しかし、拡散層をオープン９とし
ても該拡散層の容量が大きくこれを充電して隣接する拡
散層６と同じ電位になるまで充電電流が流れることにな
る。素子が高密度になるとこの時間が長くなり、この充
電電流が流れている間にドレイン近傍の空乏層で生じる
チャネルホット電子が浮遊ゲート電極に注入される誤書
込みが発生し、誤動作をおこす欠点があった。
散層と、ソース・ドレイン間のチャネル領域上に形成さ
れ電気的に浮遊状態にされた浮遊ゲート電極と、この浮
遊ゲート電極上の絶縁膜上に形成された制御ゲート電極
を有し、ソース拡散層及びドレイン拡散配線層が浮遊ゲ
ート電極の幅方向に平行に形成されており、浮遊ゲート
電極チャネル方向（電流の流れる方向）に平行に制御ゲ
ート電極が形成され、上記ソース拡散層及びドレイン拡
散配線層と制御ゲート電極層の配線方向を交差して配置
するセル配置構造が提案されている。第８図に回路図を
示す。この場合には平行して配置されてある拡散層は選
択セル８の位置に応じてデコードされてドレイン（Ｈ）
６、ソース（OV）７が指定される。書込みを行う場合、
選択セル８をはさむ拡散層がドレイン６、ソース７に指
定されるが、ドレイン６を共有する隣接セルではソース
に相当する拡散層をオープン９とすることにより誤書込
みを防ぐようにする。しかし、拡散層をオープン９とし
ても該拡散層の容量が大きくこれを充電して隣接する拡
散層６と同じ電位になるまで充電電流が流れることにな
る。素子が高密度になるとこの時間が長くなり、この充
電電流が流れている間にドレイン近傍の空乏層で生じる
チャネルホット電子が浮遊ゲート電極に注入される誤書
込みが発生し、誤動作をおこす欠点があった。
［発明が解決しようとする課題］ 本発明は従来技術では微細化、大容量化が困難である
点及び誤動作をおこす点に鑑みてなされたもので、制御
ゲート電極配線の抵抗を大幅に減少し素子の高速化を可
能とし、同時ユニット・セルのサイズが素子分離能力と
ゲート−ゲート間隔で決まる様、コンタクト孔を省略で
きる配置構造をとることにより、セルの大輻な微細化を
可能とし、さらに一方の拡散層濃度が低い非対称セル構
造をとることにより、隣接セルの誤書込みを十分防止で
きる半導体装置を提供することを目的とする。
点及び誤動作をおこす点に鑑みてなされたもので、制御
ゲート電極配線の抵抗を大幅に減少し素子の高速化を可
能とし、同時ユニット・セルのサイズが素子分離能力と
ゲート−ゲート間隔で決まる様、コンタクト孔を省略で
きる配置構造をとることにより、セルの大輻な微細化を
可能とし、さらに一方の拡散層濃度が低い非対称セル構
造をとることにより、隣接セルの誤書込みを十分防止で
きる半導体装置を提供することを目的とする。
［課題を解決するための手段と作用］ 本発明は上記目的を達成するめに、ソース及びドレイ
ン領域間のチャネル領域上に形成され電気的に浮遊状態
にされた浮遊ゲート電極と、この浮遊ゲート電極上に形
成された絶縁膜と、この絶縁膜上に形成された制御ゲー
ト電極とを備えており、上記ソース及びドレイン配線層
が浮遊ゲート電極長辺方向に平行に形成されており、浮
遊ゲート電極の短辺方向に平行に制御ゲート電極が形成
され、上記ソース及びドレイン配線層と制御ゲート電極
層の配線方向が垂直に交差して配置されている事を特徴
とし、ソース、ドレンイン各拡散層の浮遊ゲート電極に
隣接している部分の不純物濃度が互いに異なるよう形成
されており、浮遊ゲート電極の長辺方向長と制御ゲート
電極幅が相等しく設定しており、さらに、ユニット・セ
ルのサイズが素子分離能力とゲート−ゲート間隔で決ま
る様、コンタクト孔を省略できる構造をとっている。本
発明は、これらの事により、制御ゲート電極配線の抵抗
を大幅に減少し素子の高速化を可能としセルの大幅な微
細化を可能とし、隣接セルの誤書込みを十分防止でき
る。
ン領域間のチャネル領域上に形成され電気的に浮遊状態
にされた浮遊ゲート電極と、この浮遊ゲート電極上に形
成された絶縁膜と、この絶縁膜上に形成された制御ゲー
ト電極とを備えており、上記ソース及びドレイン配線層
が浮遊ゲート電極長辺方向に平行に形成されており、浮
遊ゲート電極の短辺方向に平行に制御ゲート電極が形成
され、上記ソース及びドレイン配線層と制御ゲート電極
層の配線方向が垂直に交差して配置されている事を特徴
とし、ソース、ドレンイン各拡散層の浮遊ゲート電極に
隣接している部分の不純物濃度が互いに異なるよう形成
されており、浮遊ゲート電極の長辺方向長と制御ゲート
電極幅が相等しく設定しており、さらに、ユニット・セ
ルのサイズが素子分離能力とゲート−ゲート間隔で決ま
る様、コンタクト孔を省略できる構造をとっている。本
発明は、これらの事により、制御ゲート電極配線の抵抗
を大幅に減少し素子の高速化を可能としセルの大幅な微
細化を可能とし、隣接セルの誤書込みを十分防止でき
る。
［実施例］ 以下、本発明をEPROMセルの構造に適用した一実施例
について、第１図〜第６図を参照して詳細に説明する。
について、第１図〜第６図を参照して詳細に説明する。
まず、第１図、第５図、第６図に示すように、例えば
Ｐ型シリコン基板21表面のメモリセル形成予定領域にゲ
ート絶縁膜23を介して浮遊ゲート電極パターン201を素
子分離領域22と自己整合に形成する。その後、互いに濃
度の異なるソース27・ドレイン領域207よりなる拡散層
を形成し、その上に第２図に示すように、自己整合的に
シリサイド層29を形成した。続いて、第３図、第５図、
第６図に示すように選択的に絶縁膜30をシリサイド層29
上のみ形成した後、制御ゲート電極と浮遊ゲート電極間
絶縁膜25,26を介して制御ゲート電極31を浮遊ゲート電
極32の短辺方向と平行に形成した。この後、第４図に示
すように所望のコンタクト孔33、金属配線層34を形成
し、最終構造を得る。第５図及び第６図の35は絶縁被覆
層である。
Ｐ型シリコン基板21表面のメモリセル形成予定領域にゲ
ート絶縁膜23を介して浮遊ゲート電極パターン201を素
子分離領域22と自己整合に形成する。その後、互いに濃
度の異なるソース27・ドレイン領域207よりなる拡散層
を形成し、その上に第２図に示すように、自己整合的に
シリサイド層29を形成した。続いて、第３図、第５図、
第６図に示すように選択的に絶縁膜30をシリサイド層29
上のみ形成した後、制御ゲート電極と浮遊ゲート電極間
絶縁膜25,26を介して制御ゲート電極31を浮遊ゲート電
極32の短辺方向と平行に形成した。この後、第４図に示
すように所望のコンタクト孔33、金属配線層34を形成
し、最終構造を得る。第５図及び第６図の35は絶縁被覆
層である。
しかして、本実施例によれば、浮遊ゲート電極パター
ン201と自己整合的に素子分離領域22が形成され、浮遊
ゲート電極32の長辺方向と平行に自己整合的に低抵抗シ
リサイド層29を配置し、浮遊ゲート電極32の短辺方向に
平行に制御ゲート電極31を配置しているため、制御ゲー
ト電極31の配線抵抗を大幅に減少し（従来型セルに比べ
略1/6程度）、素子の大幅な高速化を可能とした。さら
に、低抵抗シリサイド層29を用いている為、従来必要で
あった１セル当り1/2個のコンタクト孔が不要となり、
単位セルの大きさは浮遊ゲート電極32間の最小間隔と浮
遊ゲート電極32の最小面積に因って決まる限界セル面積
まで微細化することが可能となった。さらにこの構造に
よって半導体メモリを製造すれば、原理的には、メモリ
セル内にはほとんどコンタクト孔が存在しないため、コ
ンタクト孔の加工に関する不良は発生せず、大幅な歩留
り向上が可能となる。書込み動作時には、高濃度側の拡
散層をドレイン、低濃度側の拡散層をソースとしてデコ
ードする為、隣接するセルでは低濃度側の拡散層がドレ
イン、高濃度側の拡散層をソースとして電圧が印加され
ることになるが、誤書込みされることは充分防止でき
る。一方、読みだし時には、低濃度側の拡散層をドレイ
ン、高濃度側の拡散層をソースとして電圧を印加するよ
うにすれば、ホットキャリアに起因する誤書込みを招く
ことなく、読みだし時のドレイン電圧をより高くでき、
高速読み出しが可能となる。
ン201と自己整合的に素子分離領域22が形成され、浮遊
ゲート電極32の長辺方向と平行に自己整合的に低抵抗シ
リサイド層29を配置し、浮遊ゲート電極32の短辺方向に
平行に制御ゲート電極31を配置しているため、制御ゲー
ト電極31の配線抵抗を大幅に減少し（従来型セルに比べ
略1/6程度）、素子の大幅な高速化を可能とした。さら
に、低抵抗シリサイド層29を用いている為、従来必要で
あった１セル当り1/2個のコンタクト孔が不要となり、
単位セルの大きさは浮遊ゲート電極32間の最小間隔と浮
遊ゲート電極32の最小面積に因って決まる限界セル面積
まで微細化することが可能となった。さらにこの構造に
よって半導体メモリを製造すれば、原理的には、メモリ
セル内にはほとんどコンタクト孔が存在しないため、コ
ンタクト孔の加工に関する不良は発生せず、大幅な歩留
り向上が可能となる。書込み動作時には、高濃度側の拡
散層をドレイン、低濃度側の拡散層をソースとしてデコ
ードする為、隣接するセルでは低濃度側の拡散層がドレ
イン、高濃度側の拡散層をソースとして電圧が印加され
ることになるが、誤書込みされることは充分防止でき
る。一方、読みだし時には、低濃度側の拡散層をドレイ
ン、高濃度側の拡散層をソースとして電圧を印加するよ
うにすれば、ホットキャリアに起因する誤書込みを招く
ことなく、読みだし時のドレイン電圧をより高くでき、
高速読み出しが可能となる。
尚、浮遊ゲート電極32の両側に形成された第１の拡散
層電極及び第２の拡散層電極は、第２の拡散層電極の浮
遊ゲート電極に隣接している部分の不純物濃度が第１の
拡散層電極の浮遊ゲート電極に隣接している部分の不純
物濃度よりも約１桁から２桁低く形成することができ
る。
層電極及び第２の拡散層電極は、第２の拡散層電極の浮
遊ゲート電極に隣接している部分の不純物濃度が第１の
拡散層電極の浮遊ゲート電極に隣接している部分の不純
物濃度よりも約１桁から２桁低く形成することができ
る。
この場合、上記第２の拡散層電極中の浮遊ゲート電極
に隣接している低不純物濃度部分は、浮遊ゲート電極か
ら上記第２の拡散層電極への水平距離が略0.7μｍ以下
に形成することができる。
に隣接している低不純物濃度部分は、浮遊ゲート電極か
ら上記第２の拡散層電極への水平距離が略0.7μｍ以下
に形成することができる。
又、浮遊ゲート電極の長辺方向長と制御ゲート電極幅
は、自己整合的に規定、形成することができる。
は、自己整合的に規定、形成することができる。
更に、制御ゲート電極配線層の１つのワード線に連な
る総線長は１つのワード線に属する浮遊ゲート電極の短
辺方向長の総和長の２〜2.5倍に形成することができ
る。
る総線長は１つのワード線に属する浮遊ゲート電極の短
辺方向長の総和長の２〜2.5倍に形成することができ
る。
又、上記第１の拡散層電極及び第２の拡散層電極は浮
遊ゲート電極の長辺方向と自己整合的に形成することが
できる。
遊ゲート電極の長辺方向と自己整合的に形成することが
できる。
又、上記第１の拡散層電極の浮遊ゲート電極に隣接し
ている部分はヒ素を含んで形成することができる。
ている部分はヒ素を含んで形成することができる。
又、上記第２の拡散層電極の浮遊ゲート電極に隣接し
ている部分はリンにより形成することができる。
ている部分はリンにより形成することができる。
又、上記第１の拡散層電極及び第２の拡散層電極の上
面はシリサイド層で形成することができる。
面はシリサイド層で形成することができる。
又、上記第１の拡散層電極及び第２の拡散層電極と制
御ゲート電極配線層間の絶縁膜は第１の拡散層電極及び
第２の拡散層電極の熱酸化膜を含む膜で形成することが
できる。
御ゲート電極配線層間の絶縁膜は第１の拡散層電極及び
第２の拡散層電極の熱酸化膜を含む膜で形成することが
できる。
又、上記第１の拡散層電極及び第２の拡散層電極の上
のシリサイド層上に形成される絶縁膜として、酸化膜を
1500Å以上形成することができる。
のシリサイド層上に形成される絶縁膜として、酸化膜を
1500Å以上形成することができる。
又、上記浮遊ゲート電極は多結晶シリコン層で形成す
ることができる。
ることができる。
又、上記制御ゲート電極配線層は多結晶シリコン層、
又はシリサイド層、あるいは多結晶シリコン／シリサイ
ドの複合膜層で形成することができる。
又はシリサイド層、あるいは多結晶シリコン／シリサイ
ドの複合膜層で形成することができる。
又、上記浮遊ゲート電極上に形成された絶縁膜は多結
晶シリコンの酸化膜、又はシリコンの酸化膜とシリコン
窒化膜の積層膜、あるいは、多結晶シリコンの酸化膜と
シリコン窒化膜とシリコン酸化膜の積層膜を含んで形成
することができる。
晶シリコンの酸化膜、又はシリコンの酸化膜とシリコン
窒化膜の積層膜、あるいは、多結晶シリコンの酸化膜と
シリコン窒化膜とシリコン酸化膜の積層膜を含んで形成
することができる。
尚、上記実施例ではEPROMに適用した場合について述
べたが、これに限らず、２層以上のゲート電極を有する
半導体装置の製造にも適用できる。
べたが、これに限らず、２層以上のゲート電極を有する
半導体装置の製造にも適用できる。
［発明の効果］ 以上詳述した如く、本発明によれば、不揮発性半導体
装置のソース及びドレイン配線層が浮遊ゲート電極の長
辺方向に平行に形成されており、浮遊ゲート電極の短辺
方向に平行に制御ゲート電極が形成され、上記ソース及
びドレイン配線層と制御ゲート電極層の配線方向が垂直
に交差して配置されており、又、浮遊ゲート電極の長辺
方向長と制御ゲート電極幅が相等しく設定されている
為、制御ゲート電極配線の抵抗を大幅に減少し素子の高
速化を可能とし、さらに、ユニット・セルのサイズが素
子分離能力とゲート−ゲート間隔で決まる最小面積とな
るべく、コンタクト孔を省略できる様に、低抵抗シリサ
イド層を用いたソース・ドレイン配線構造をとることに
より、大容量化を実現するセルの大幅な微細化を可能と
し、浮遊ゲート電極をはさんで形成されている拡散層が
濃度の異なっている非対象ドレイン構造の為隣接セルの
誤書込みを十分防止できる半導体装置を提供できる。
装置のソース及びドレイン配線層が浮遊ゲート電極の長
辺方向に平行に形成されており、浮遊ゲート電極の短辺
方向に平行に制御ゲート電極が形成され、上記ソース及
びドレイン配線層と制御ゲート電極層の配線方向が垂直
に交差して配置されており、又、浮遊ゲート電極の長辺
方向長と制御ゲート電極幅が相等しく設定されている
為、制御ゲート電極配線の抵抗を大幅に減少し素子の高
速化を可能とし、さらに、ユニット・セルのサイズが素
子分離能力とゲート−ゲート間隔で決まる最小面積とな
るべく、コンタクト孔を省略できる様に、低抵抗シリサ
イド層を用いたソース・ドレイン配線構造をとることに
より、大容量化を実現するセルの大幅な微細化を可能と
し、浮遊ゲート電極をはさんで形成されている拡散層が
濃度の異なっている非対象ドレイン構造の為隣接セルの
誤書込みを十分防止できる半導体装置を提供できる。
第１図〜第４図は本発明の一実施例に係るEPROMの構造
を示す平面図、第５図は第４図のＹ−Ｙ方向に沿う断面
図、第６図は第４図のＸ−Ｘ線に沿う断面図、第７図は
従来のEPROMの構造を示す平面図、第８図は従来のEPROM
を示す回路図である。 21……Ｐ型シリコン基板、22……素子分離領域、23……
ゲート絶縁膜、25,26……制御ゲート電極と浮遊ゲート
電極間用絶縁膜、27……ソース領域、28……半導体基板
表面、29……シリサイド層、30……絶縁膜、32……浮遊
ゲート電極、31……制御ゲート電極、33……コンタクト
孔、34……金属配線層、207……ドレイン領域。
を示す平面図、第５図は第４図のＹ−Ｙ方向に沿う断面
図、第６図は第４図のＸ−Ｘ線に沿う断面図、第７図は
従来のEPROMの構造を示す平面図、第８図は従来のEPROM
を示す回路図である。 21……Ｐ型シリコン基板、22……素子分離領域、23……
ゲート絶縁膜、25,26……制御ゲート電極と浮遊ゲート
電極間用絶縁膜、27……ソース領域、28……半導体基板
表面、29……シリサイド層、30……絶縁膜、32……浮遊
ゲート電極、31……制御ゲート電極、33……コンタクト
孔、34……金属配線層、207……ドレイン領域。
Claims (5)
- 【請求項１】半導体基板と、前記半導体基板の表面領域
に形成されるソース・ドレイン領域と、前記ソース・ド
レイン領域間のチャネル領域と、前記チャネル領域上に
形成され電気的に浮遊状態にされる浮遊ゲート電極と、
前記浮遊ゲート電極上に絶縁膜を介して形成される制御
ゲート電極とを有する複数のメモリセルを具備し、 前記ソース・ドレイン領域が複数列形成され、前記複数
列のソース・ドレイン領域と交差して前記制御ゲート電
極が複数行形成され、前記複数列のソース・ドレイン領
域と前記複数行の制御ゲート電極との交差部及び該交差
部で挟まれた制御電極部の全ての位置に前記メモリセル
を配置した不揮発性半導体装置において、 前記ソース・ドレイン領域の浮遊ゲート電極の一方側と
隣接している一部分の不純物濃度を浮遊ゲート電極の他
方側と隣接している部分の不純物濃度よりも低く形成
し、浮遊ゲート電極と隣接する部分が高い不純物濃度の
ソース・ドレイン領域をドレインとし、浮遊ゲート電極
と隣接する部分が低い不純物濃度のソース・ドレイン領
域をソースとして書込み動作を行い、隣接メモリセルへ
の誤書込みを防止することを特徴とする半導体装置。 - 【請求項２】浮遊ゲート電極と隣接する部分が高い不純
物濃度のソース・ドレイン領域をソースとし、浮遊ゲー
ト電極と隣接する部分が低い不純物濃度のソース・ドレ
イン領域をドレインとして読み出し動作を行うことを特
徴とする請求項１記載の半導体装置。 - 【請求項３】ソース・ドレイン領域の浮遊ゲート電極の
一方側と隣接している一部分の不純物濃度を浮遊ゲート
電極の他方側と隣接している部分の不純物濃度よりも約
１桁から２桁低く形成することを特徴とする請求項１記
載の半導体装置。 - 【請求項４】ソース・ドレイン領域の上面に低抵抗シリ
サイド層が形成されたことを特徴とする請求項１記載の
半導体装置。 - 【請求項５】ソース・ドレイン領域が浮遊ゲート電極の
長辺方向に平行に形成されており、浮遊ゲート電極の短
辺方向に平行に制御ゲート電極が形成され、浮遊ゲート
電極の長辺方向長と制御ゲート電極幅が相等しいことを
特徴とする請求項１記載の半導体装置。
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|---|---|---|---|
| JP63240002A JP2755613B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
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| JP63240002A JP2755613B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
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- 1989-09-26 DE DE8989117743T patent/DE68905425T2/de not_active Expired - Fee Related
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|---|---|---|---|
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