JP3264241B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H—ELECTRICITY
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Description
【0001】
【発明の属する技術分野】この発明は、フローティング
ゲートを備えたメモリセルを有する半導体装置およびそ
の製造方法に関する。
ゲートを備えたメモリセルを有する半導体装置およびそ
の製造方法に関する。
【0002】
【従来の技術】従来の一般的なフラッシュメモリを、図
5を用いて説明する。図5において、(a)はフラッシ
ュメモリの一部であるメモリセル部分を示す平面図であ
る。また、(b),(c)は断面図である。このフラッ
シュメモリのメモリセルは、半導体基板501上にゲー
ト絶縁膜502を介してフローティングゲート503が
形成されている。このフローティングゲートは、図5
(b)に示すように、その断面が「T」文字形に形成さ
れ、上部が横にせり出すように形成されている。このよ
うな形状とすることで、フローティングゲート503の
容量を大きくしている。
5を用いて説明する。図5において、(a)はフラッシ
ュメモリの一部であるメモリセル部分を示す平面図であ
る。また、(b),(c)は断面図である。このフラッ
シュメモリのメモリセルは、半導体基板501上にゲー
ト絶縁膜502を介してフローティングゲート503が
形成されている。このフローティングゲートは、図5
(b)に示すように、その断面が「T」文字形に形成さ
れ、上部が横にせり出すように形成されている。このよ
うな形状とすることで、フローティングゲート503の
容量を大きくしている。
【0003】また、半導体基板501のゲート絶縁膜5
02両脇には、ソース504およびドレイン505が形
成され、また、素子分離用の分離酸化膜506により領
域が区画され分離されている。また、フローティングゲ
ート503上にはONO膜507を介して制御ゲート5
08が形成されている。この制御ゲート508がワード
線の一部となる。また、複数のフローティングゲート5
03共通にソース504およびドレイン505が形成さ
れ、その共通に形成されたドレイン505がビット線の
一部として用いられている。
02両脇には、ソース504およびドレイン505が形
成され、また、素子分離用の分離酸化膜506により領
域が区画され分離されている。また、フローティングゲ
ート503上にはONO膜507を介して制御ゲート5
08が形成されている。この制御ゲート508がワード
線の一部となる。また、複数のフローティングゲート5
03共通にソース504およびドレイン505が形成さ
れ、その共通に形成されたドレイン505がビット線の
一部として用いられている。
【0004】このフラッシュメモリは、図5に示すよう
に、紙面横方向に分離酸化膜506で区画されたメモリ
セルが複数配列している。また、紙面縦方向には、フロ
ーティングゲート複数が配置され、それらで1つのメモ
リセル列を構成している。そして、図5(c)に示すよ
うに、ビット線の一部として用いられている共通のドレ
イン505より、1つのメモリセル端部において、コン
タクト509を介してビット配線511に接続してい
る。このビット配線511は、制御ゲート508上に層
間絶縁膜510を介して形成されている。
に、紙面横方向に分離酸化膜506で区画されたメモリ
セルが複数配列している。また、紙面縦方向には、フロ
ーティングゲート複数が配置され、それらで1つのメモ
リセル列を構成している。そして、図5(c)に示すよ
うに、ビット線の一部として用いられている共通のドレ
イン505より、1つのメモリセル端部において、コン
タクト509を介してビット配線511に接続してい
る。このビット配線511は、制御ゲート508上に層
間絶縁膜510を介して形成されている。
【0005】以上示したように、上述のフラッシュメモ
リでは、複数のメモリセルに共通してソース・ドレイン
を配置し、そのドレインをビット線の一部として用い、
ビット線に引き出すためのコンタクトを複数のメモリセ
ルに1つ配置するようにした。このため、図5の紙面縦
方向にメモリセルの間隔を狭めることが可能となり、セ
ルサイズの縮小化を図ることが可能となる。
リでは、複数のメモリセルに共通してソース・ドレイン
を配置し、そのドレインをビット線の一部として用い、
ビット線に引き出すためのコンタクトを複数のメモリセ
ルに1つ配置するようにした。このため、図5の紙面縦
方向にメモリセルの間隔を狭めることが可能となり、セ
ルサイズの縮小化を図ることが可能となる。
【0006】
【発明が解決しようとする課題】ところで、例えばマイ
コン混載用のフラッシュメモリでは、高速で動作するマ
イコンに対応させるため、より高速な読み出しが要求さ
れる。しかし、上述したように、複数個のメモリセルに
ドレインを共通とし、その1カ所でコンタクトをとるセ
ルアレイでは、ドレイン領域のシート抵抗が100Ω/
□もあるので、コンタクトから遠いメモリセルには大き
なドレイン抵抗がつき、高速動作を阻害するという問題
があった。
コン混載用のフラッシュメモリでは、高速で動作するマ
イコンに対応させるため、より高速な読み出しが要求さ
れる。しかし、上述したように、複数個のメモリセルに
ドレインを共通とし、その1カ所でコンタクトをとるセ
ルアレイでは、ドレイン領域のシート抵抗が100Ω/
□もあるので、コンタクトから遠いメモリセルには大き
なドレイン抵抗がつき、高速動作を阻害するという問題
があった。
【0007】この発明は、以上のような問題点を解消す
るためになされたものであり、より高速に動作できるよ
うにすることを目的とする。
るためになされたものであり、より高速に動作できるよ
うにすることを目的とする。
【0008】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、下部電極とこの下部電極上に接触しドレイ
ンおよびソース上の領域にまで延在して形成された上部
電極とから構成されたフローティングゲートを有するメ
モリセルを備えた半導体装置の製造方法において、下部
電極上に保護膜を形成した後、ドレインおよびソース表
面にシリサイド層を形成し、保護膜を除去した後、下部
電極上に上部電極を形成しようとしたものである。この
発明によれば、下部電極と上部電極の間にはシリサイド
層が形成されることなく直接接触した状態に形成され、
ソース・ドレイン上にシリサイド層が形成される。
製造方法は、下部電極とこの下部電極上に接触しドレイ
ンおよびソース上の領域にまで延在して形成された上部
電極とから構成されたフローティングゲートを有するメ
モリセルを備えた半導体装置の製造方法において、下部
電極上に保護膜を形成した後、ドレインおよびソース表
面にシリサイド層を形成し、保護膜を除去した後、下部
電極上に上部電極を形成しようとしたものである。この
発明によれば、下部電極と上部電極の間にはシリサイド
層が形成されることなく直接接触した状態に形成され、
ソース・ドレイン上にシリサイド層が形成される。
【0009】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図1は、この発明の実施の形態にお
ける半導体装置の製造方法を示す説明図である。以下、
この発明の実施の形態における半導体装置に関して、そ
の製造方法とともに説明する。まず、図1(a)に示す
ように、半導体基板101上の素子分離領域102で区
画された領域に、次に示す構造体を形成する。これは、
メモリセルを構成するフローティングゲートを有するト
ランジスタの一部であり、ゲート絶縁膜103上に形成
された下部電極104aと、下部電極104aの側壁に
形成されたサイドウォール105下の領域に形成された
低濃度領域106と、その低濃度領域106に連続して
形成された不純物領域であるソース107およびドレイ
ン108から構成されている。
参照して説明する。図1は、この発明の実施の形態にお
ける半導体装置の製造方法を示す説明図である。以下、
この発明の実施の形態における半導体装置に関して、そ
の製造方法とともに説明する。まず、図1(a)に示す
ように、半導体基板101上の素子分離領域102で区
画された領域に、次に示す構造体を形成する。これは、
メモリセルを構成するフローティングゲートを有するト
ランジスタの一部であり、ゲート絶縁膜103上に形成
された下部電極104aと、下部電極104aの側壁に
形成されたサイドウォール105下の領域に形成された
低濃度領域106と、その低濃度領域106に連続して
形成された不純物領域であるソース107およびドレイ
ン108から構成されている。
【0010】なお、下部電極104aは、ポリシリコン
から構成されている。また、半導体基板101はたとえ
ばp形であり、低濃度領域106はたとえばn形不純物
が低濃度に導入された領域であり、また、ソース107
およびドレイン108は、たとえばn形の不純物が導入
された領域である。そして、下部電極104a上に、シ
リコン窒化物からなる保護膜109が形成された状態と
しておく。下部電極104aは、例えばその電極材料か
らなる膜を形成した後、公知のフォトリソグラフィ技術
などによりパターニングすることで形成する。したがっ
て、その電極材料膜上にシリコン窒化物からなる絶縁膜
を所定の膜厚に形成しておき、この後、上述したパター
ニングを行うようにすれば、図1(a)に示すように、
下部電極104a上に保護膜109が形成された状態が
得られる。
から構成されている。また、半導体基板101はたとえ
ばp形であり、低濃度領域106はたとえばn形不純物
が低濃度に導入された領域であり、また、ソース107
およびドレイン108は、たとえばn形の不純物が導入
された領域である。そして、下部電極104a上に、シ
リコン窒化物からなる保護膜109が形成された状態と
しておく。下部電極104aは、例えばその電極材料か
らなる膜を形成した後、公知のフォトリソグラフィ技術
などによりパターニングすることで形成する。したがっ
て、その電極材料膜上にシリコン窒化物からなる絶縁膜
を所定の膜厚に形成しておき、この後、上述したパター
ニングを行うようにすれば、図1(a)に示すように、
下部電極104a上に保護膜109が形成された状態が
得られる。
【0011】また、サイドウォール105は、絶縁物か
ら構成されている。このサイドウォール105は、よく
知られているように、下部電極104aを形成した後、
この上に絶縁膜を所定の厚さに形成し、ついで、垂直異
方性を有するドライエッチングによりエッチバックする
ことなどにより形成すればよい。ところで、メモリセル
形成領域周辺に形成される周辺回路領域においては、図
1(a’)に示すように、図1(a)における下部電極
104aをゲート電極104cとしたトランジスタが同
時に形成されることになるが、この周辺回路領域におい
ては、ゲート電極104c上に保護膜が形成されないよ
うにする。すなわち、前述したシリコン窒化物からなる
絶縁膜がこの領域には形成されないようにすればよい。
ら構成されている。このサイドウォール105は、よく
知られているように、下部電極104aを形成した後、
この上に絶縁膜を所定の厚さに形成し、ついで、垂直異
方性を有するドライエッチングによりエッチバックする
ことなどにより形成すればよい。ところで、メモリセル
形成領域周辺に形成される周辺回路領域においては、図
1(a’)に示すように、図1(a)における下部電極
104aをゲート電極104cとしたトランジスタが同
時に形成されることになるが、この周辺回路領域におい
ては、ゲート電極104c上に保護膜が形成されないよ
うにする。すなわち、前述したシリコン窒化物からなる
絶縁膜がこの領域には形成されないようにすればよい。
【0012】次に、図1(b)に示すように、半導体基
板101上全域にコバルト膜110を形成する。このと
き、図1(b’)に示すように、周辺回路領域において
も、コバルト膜110が形成される。そして、この状態
で加熱するなどによりコバルト膜110に直接接触して
いるシリコンの領域をシリサイド化することで、図1
(c)に示すように、ソース107およびドレイン10
8表面にシリサイド層110aおよびシリサイド層11
0bを形成する。ここで、下部電極104a上には保護
膜109があるのでシリサイド層は形成されないが、図
1(c’)に示すように、周辺回路領域におけるゲート
電極104c上には保護膜がないのでシリサイド層11
0’が形成される。なお、図1(c’)に示すように、
ゲート電極104c両脇のソース107’およびドレイ
ン108’表面にもシリサイド層110’が形成され
る。
板101上全域にコバルト膜110を形成する。このと
き、図1(b’)に示すように、周辺回路領域において
も、コバルト膜110が形成される。そして、この状態
で加熱するなどによりコバルト膜110に直接接触して
いるシリコンの領域をシリサイド化することで、図1
(c)に示すように、ソース107およびドレイン10
8表面にシリサイド層110aおよびシリサイド層11
0bを形成する。ここで、下部電極104a上には保護
膜109があるのでシリサイド層は形成されないが、図
1(c’)に示すように、周辺回路領域におけるゲート
電極104c上には保護膜がないのでシリサイド層11
0’が形成される。なお、図1(c’)に示すように、
ゲート電極104c両脇のソース107’およびドレイ
ン108’表面にもシリサイド層110’が形成され
る。
【0013】次に、コバルト膜110を除去し(図1
(d),(d’))、この後、図1(e),(e’)に
示すように、半導体基板101上にシリコン酸化物から
なる層間膜111を形成する。次に、図2(f)に示す
ように、化学的機械研磨法などにより、保護膜109表
面が露出するまで層間膜111をエッチバックする。こ
のとき、図2(f’)に示すように、シリサイド層11
0aが上部に形成されているゲート電極104c上に
は、層間膜111が残っており、シリサイド層110’
が露出していない。
(d),(d’))、この後、図1(e),(e’)に
示すように、半導体基板101上にシリコン酸化物から
なる層間膜111を形成する。次に、図2(f)に示す
ように、化学的機械研磨法などにより、保護膜109表
面が露出するまで層間膜111をエッチバックする。こ
のとき、図2(f’)に示すように、シリサイド層11
0aが上部に形成されているゲート電極104c上に
は、層間膜111が残っており、シリサイド層110’
が露出していない。
【0014】次に、図2(g)に示すように、シリコン
酸化物に対してシリコン窒化物を選択的にエッチングす
ることで、保護膜109を除去する。次に、図2(h)
に示すように、保護膜109が除去されることで露出し
た下部電極104a表面を含む層間膜111上に、下部
電極104aと同様の導電性材料であるポリシリコンか
らなる導電性膜を形成し、これを部分的に除去すること
で、下部電極104a上の領域に下部電極104aに接
触して上部電極104bを形成する。そして、それら下
部電極104aと上部電極104bとでフローティング
ゲート104が形成される。これら図2(g)から図2
(h)における工程の間、図2(g’)および図2
(h’)に示すように、周辺回路領域においては変化は
ない。
酸化物に対してシリコン窒化物を選択的にエッチングす
ることで、保護膜109を除去する。次に、図2(h)
に示すように、保護膜109が除去されることで露出し
た下部電極104a表面を含む層間膜111上に、下部
電極104aと同様の導電性材料であるポリシリコンか
らなる導電性膜を形成し、これを部分的に除去すること
で、下部電極104a上の領域に下部電極104aに接
触して上部電極104bを形成する。そして、それら下
部電極104aと上部電極104bとでフローティング
ゲート104が形成される。これら図2(g)から図2
(h)における工程の間、図2(g’)および図2
(h’)に示すように、周辺回路領域においては変化は
ない。
【0015】次に、図2(i)に示すように、フローテ
ィングゲート104を含む層間膜111上にONO膜1
12を形成する。このONO膜112は、シリコン窒化
物からなる絶縁膜をシリコン酸化物からなる絶縁膜で挾
んだ3層構造となっている。このとき、周辺回路領域に
おいては、図2(i’)に示すように、層間膜111上
に、ONO膜112が形成された状態となる。次に、図
2(j)に示すように、フローティングゲート104を
跨ぐように制御ゲート113を形成する。この制御ゲー
ト113は、図2の紙面に平行な方向に延在しているも
のである。なお、図2(j’)に示すように、この制御
ゲート113は、周辺回路領域上には形成されない。
ィングゲート104を含む層間膜111上にONO膜1
12を形成する。このONO膜112は、シリコン窒化
物からなる絶縁膜をシリコン酸化物からなる絶縁膜で挾
んだ3層構造となっている。このとき、周辺回路領域に
おいては、図2(i’)に示すように、層間膜111上
に、ONO膜112が形成された状態となる。次に、図
2(j)に示すように、フローティングゲート104を
跨ぐように制御ゲート113を形成する。この制御ゲー
ト113は、図2の紙面に平行な方向に延在しているも
のである。なお、図2(j’)に示すように、この制御
ゲート113は、周辺回路領域上には形成されない。
【0016】そして、制御ゲート113を含む全域に層
間膜114を形成した後、図3(a)に示すように、フ
ローティングゲートおよび制御ゲートが形成されていな
い領域において、ドレイン108に続いて形成されてい
る不純物領域108aに、シリサイド層110bを介し
て接続するコンタクト115を形成し、これに接続する
ビット配線116を形成する。なお、ソース107に続
いて形成されている不純物領域107a上には、シリサ
イド層110aが形成されいる。この結果、図3
(a),(b)に示すように、このビット配線116
は、「コンタクト115」および「ドレイン108およ
びこれに連続している不純物領域108a上にかけて形
成されているシリサイド層110b」を介し、フローテ
ィングゲート104が形成されているトランジスタのド
レイン108に接続することになる。
間膜114を形成した後、図3(a)に示すように、フ
ローティングゲートおよび制御ゲートが形成されていな
い領域において、ドレイン108に続いて形成されてい
る不純物領域108aに、シリサイド層110bを介し
て接続するコンタクト115を形成し、これに接続する
ビット配線116を形成する。なお、ソース107に続
いて形成されている不純物領域107a上には、シリサ
イド層110aが形成されいる。この結果、図3
(a),(b)に示すように、このビット配線116
は、「コンタクト115」および「ドレイン108およ
びこれに連続している不純物領域108a上にかけて形
成されているシリサイド層110b」を介し、フローテ
ィングゲート104が形成されているトランジスタのド
レイン108に接続することになる。
【0017】ここで、この実施の形態におけるメモリセ
ルの等価回路を図4に示す。図4に示すように、点線で
囲った領域401が1つのメモリセル列を構成してい
る。また、ソースライン402とドレインライン403
とが1つのメモリセル列の中で、複数のメモリトランジ
スタに共通に形成されている。ここで、この実施の形態
においては、ソースライン402は、上述したソース1
07およびこれに連続している不純物領域107aで構
成された共通ソースと、それらの上に形成されたシリサ
イド層110aで構成されることになる。また、同様
に、ドレインライン403は、上述したドレイン108
およびこれに連続している不純物領域108aで構成さ
れた共通ドレインと、それらの上に形成されたシリサイ
ド層110bで構成されることになる。
ルの等価回路を図4に示す。図4に示すように、点線で
囲った領域401が1つのメモリセル列を構成してい
る。また、ソースライン402とドレインライン403
とが1つのメモリセル列の中で、複数のメモリトランジ
スタに共通に形成されている。ここで、この実施の形態
においては、ソースライン402は、上述したソース1
07およびこれに連続している不純物領域107aで構
成された共通ソースと、それらの上に形成されたシリサ
イド層110aで構成されることになる。また、同様
に、ドレインライン403は、上述したドレイン108
およびこれに連続している不純物領域108aで構成さ
れた共通ドレインと、それらの上に形成されたシリサイ
ド層110bで構成されることになる。
【0018】したがって、シリサイド層110a,11
0bが形成された共通ソース,共通ドレインが、1つの
メモリセル列の中で各トランジスタに共通に形成され、
ビット線の一部となっている。そして、そのビット線の
一部として用いているシリサイド層110a,110b
のシート抵抗は5Ω/□程度と非常に低い。この結果、
この実施の形態のように、複数個のメモリセルでドレイ
ンを共通とし、そのドレイン表面にシリサイド層を備え
るようにすれば、そのドレイン領域上のシリサイド層の
1カ所でコンタクトをとるセルアレイとしても、コンタ
クトから遠いメモリセルであっても大きなドレイン抵抗
がつかず、高速動作を阻害するようなことがない。
0bが形成された共通ソース,共通ドレインが、1つの
メモリセル列の中で各トランジスタに共通に形成され、
ビット線の一部となっている。そして、そのビット線の
一部として用いているシリサイド層110a,110b
のシート抵抗は5Ω/□程度と非常に低い。この結果、
この実施の形態のように、複数個のメモリセルでドレイ
ンを共通とし、そのドレイン表面にシリサイド層を備え
るようにすれば、そのドレイン領域上のシリサイド層の
1カ所でコンタクトをとるセルアレイとしても、コンタ
クトから遠いメモリセルであっても大きなドレイン抵抗
がつかず、高速動作を阻害するようなことがない。
【0019】
【発明の効果】以上説明したように、この発明では、下
部電極上に保護膜を形成した後、ドレインおよびソース
表面にシリサイド層を形成し、保護膜を除去した後、下
部電極上にドレインおよびソース上の領域にまで延在す
る上部電極を形成するようにしたので、フローティング
ゲートの上部がソースおよびドレイン領域上に延在して
形成されていても、ソースおよびドレイン上にシリサイ
ド層を形成することができる。この結果、たとえば、ソ
ースおよびドレインを共通として複数のメモリセルを配
置し、それら複数のメモリセルにおいて1カ所でドレイ
ンコンタクトをとるように構成し、共通のドレインをビ
ット線の一部として用いるようにしても、コンタクトか
ら離れたメモリセルにおいてもドレイン抵抗による遅延
が抑制され、より高速動作に動作させることができるよ
うになる。また、共通のドレイン,ソースの抵抗を低く
できるので、より多くのメモリセルを束としたメモリセ
ルアレイに対して、ビット線引き出しのためのコンタク
トを1つとるようにでき、メモリセル形成領域の面積を
小さくできるようになる。
部電極上に保護膜を形成した後、ドレインおよびソース
表面にシリサイド層を形成し、保護膜を除去した後、下
部電極上にドレインおよびソース上の領域にまで延在す
る上部電極を形成するようにしたので、フローティング
ゲートの上部がソースおよびドレイン領域上に延在して
形成されていても、ソースおよびドレイン上にシリサイ
ド層を形成することができる。この結果、たとえば、ソ
ースおよびドレインを共通として複数のメモリセルを配
置し、それら複数のメモリセルにおいて1カ所でドレイ
ンコンタクトをとるように構成し、共通のドレインをビ
ット線の一部として用いるようにしても、コンタクトか
ら離れたメモリセルにおいてもドレイン抵抗による遅延
が抑制され、より高速動作に動作させることができるよ
うになる。また、共通のドレイン,ソースの抵抗を低く
できるので、より多くのメモリセルを束としたメモリセ
ルアレイに対して、ビット線引き出しのためのコンタク
トを1つとるようにでき、メモリセル形成領域の面積を
小さくできるようになる。
【図1】 この発明の実施の形態における半導体装置の
製造方法を示す説明図である。
製造方法を示す説明図である。
【図2】 図1に続く、この発明の実施の形態における
半導体装置の製造方法を示す説明図である。
半導体装置の製造方法を示す説明図である。
【図3】 この発明の実施の形態における半導体装置の
一部構成を示す断面図である。
一部構成を示す断面図である。
【図4】 この発明の実施の形態における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図5】 従来の一般的なフラッシュメモリのメモリセ
ルの構成を示す平面図と断面図である。
ルの構成を示す平面図と断面図である。
101…半導体基板、102…素子分離領域、103…
ゲート絶縁膜、104…フローティングゲート、104
a…下部電極、104b…上部電極、104c…ゲート
電極、105…サイドウォール、106…低濃度領域、
107…ソース、108…ドレイン、109…保護膜、
110…コバルト膜、110a,110b,110’…
シリサイド層、111…層間膜、112…ONO膜、1
13…制御ゲート、114…層間膜、115…コンタク
ト、116…ビット配線。
ゲート絶縁膜、104…フローティングゲート、104
a…下部電極、104b…上部電極、104c…ゲート
電極、105…サイドウォール、106…低濃度領域、
107…ソース、108…ドレイン、109…保護膜、
110…コバルト膜、110a,110b,110’…
シリサイド層、111…層間膜、112…ONO膜、1
13…制御ゲート、114…層間膜、115…コンタク
ト、116…ビット配線。
フロントページの続き (56)参考文献 特開 平10−12750(JP,A) 特開 平2−87578(JP,A) 特開 平8−23041(JP,A) 特開 昭62−45165(JP,A) 特開 平8−107158(JP,A) 特開 平9−55442(JP,A) 特開 平9−312351(JP,A) 特開 平9−213821(JP,A) 特開 平9−102554(JP,A) 特開 平8−180696(JP,A) 特開 平8−69698(JP,A) 特開 平7−142618(JP,A) 特開 平2−275668(JP,A) 特開 昭61−111581(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項1】 下部電極と前記下部電極上に接触しドレ
インおよびソース上の領域にまで延在して形成された上
部電極とから構成されたフローティングゲートを有する
メモリセルを備えた半導体装置の製造方法において、 前記下部電極上に保護膜を形成した後、前記ドレインお
よびソース表面にシリサイド層を形成し、 前記保護膜を除去した後、前記下部電極上に前記上部電
極を形成することを特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、前記シリサイド層は、半導体基板を加熱するこ
とで形成することを特徴とする半導体装置の製造方法。 - 【請求項3】 請求項1記載の半導体装置の製造方法に
おいて、前記保護膜は、シリコン窒化膜であることを特
徴とする半導体装置の製造方法。 - 【請求項4】 請求項1記載の半導体装置の製造方法に
おいて、 前記半導体装置は、前記メモリセル形成領域周辺に形成
される周辺回路領域をさらに備え、 前記保護膜は、前記周辺回路領域に形成されるトランジ
スタのゲート電極には形成しない ことを特徴とする半導
体装置の製造方法。 - 【請求項5】 請求項1記載の半導体装置の製造方法に
おいて、 前記上部電極は、前記保護膜を除去して前記下部電極表
面を露出させた上に形成する ことを特徴とする半導体装
置の製造方法。 - 【請求項6】 請求項1記載の半導体装置の製造方法に
おいて、 前記下部電極と前記上部電極とは、同様の導電材料で形
成する ことを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項1記載の半導体装置の製造方法に
おいて、 前記下部電極と前記上部電極とは、ポリシリコンで形成
する ことを特徴とする半導体装置の製造方法。 - 【請求項8】 請求項1記載の半導体装置の製造方法に
おいて、 前記下部電極上に前記保護膜が形成され、かつ前記ドレ
インおよびソース表面が露出した状態で、前記ドレイン
および前記ソース表面に前記シリサイド層を形成し、 前記シリサイド層を形成した後、前記下部電極周囲を埋
め込むようにシリコン酸化物からなる層間膜を形成し、 前記層間膜を形成した後、前記保護膜を除去して前記下
部電極上部を露出させ、 前記下部電極の露出した上面を含む前記層間膜上に、前
記下部電極の露出した上面に接触して前記上部電極を形
成する ことを特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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EP99102389A EP0936672A3 (en) | 1998-02-10 | 1999-02-08 | Semiconductor device and method of manufacturing the same |
KR1019990004477A KR100328332B1 (ko) | 1998-02-10 | 1999-02-09 | 반도체 장치 및 그 제조방법 |
CNB991007123A CN1139993C (zh) | 1998-02-10 | 1999-02-10 | 半导体器件的制造方法 |
US09/924,472 US6673674B2 (en) | 1998-02-10 | 2001-08-09 | Method of manufacturing a semiconductor device having a T-shaped floating gate |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH11233652A JPH11233652A (ja) | 1999-08-27 |
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Family
ID=12240528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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EP (1) | EP0936672A3 (ja) |
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KR (1) | KR100328332B1 (ja) |
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JP3830704B2 (ja) | 1999-12-10 | 2006-10-11 | Necエレクトロニクス株式会社 | 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 |
KR100317488B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
JP4117998B2 (ja) * | 2000-03-30 | 2008-07-16 | シャープ株式会社 | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 |
JP4733810B2 (ja) * | 2000-05-25 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置およびその製造方法 |
JP4096507B2 (ja) | 2000-09-29 | 2008-06-04 | 富士通株式会社 | 半導体装置の製造方法 |
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SE453547B (sv) * | 1985-03-07 | 1988-02-08 | Stiftelsen Inst Mikrovags | Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges |
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DE4422791C2 (de) | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
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JPH08107158A (ja) * | 1994-10-04 | 1996-04-23 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
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- 1998-02-10 JP JP02814298A patent/JP3264241B2/ja not_active Expired - Fee Related
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1999
- 1999-02-08 EP EP99102389A patent/EP0936672A3/en not_active Withdrawn
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-
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- 2001-08-09 US US09/924,472 patent/US6673674B2/en not_active Expired - Fee Related
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---|---|---|---|
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