JPS60147165A - 不揮発性半導体メモリセル及びその使用方法 - Google Patents
不揮発性半導体メモリセル及びその使用方法Info
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- JPS60147165A JPS60147165A JP59003754A JP375484A JPS60147165A JP S60147165 A JPS60147165 A JP S60147165A JP 59003754 A JP59003754 A JP 59003754A JP 375484 A JP375484 A JP 375484A JP S60147165 A JPS60147165 A JP S60147165A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は不揮発性半導体メモリセル、特に絶縁ゲート電
界効果半導体素子からなる不揮発性半導体メモリセル及
びその使用方法に関する。
界効果半導体素子からなる不揮発性半導体メモリセル及
びその使用方法に関する。
(従来技術)
近年の不揮発性半導体メモリセル(以下、メモリセルと
いう。)の発展には目ざましいものがあシ種々の製品が
考案発表されてい・る。しかしそれらの中で特に、スタ
ックドゲート型絶縁ゲート’t 7界効果半導体素子を
利用したメモリセルは、その製造方法の容易さ及びデー
タ保持等の信頼性の高さから広く普及している。しかも
その記憶容置はメモリセル寸法の縮小I(より大容曖化
が非酸に進んでいる。しかしメモリセル寸法の縮小や高
能力化に伴ないソース・ドレイン間耐圧、ドレインアバ
ランシェ耐圧の減少が問題になってきている。
いう。)の発展には目ざましいものがあシ種々の製品が
考案発表されてい・る。しかしそれらの中で特に、スタ
ックドゲート型絶縁ゲート’t 7界効果半導体素子を
利用したメモリセルは、その製造方法の容易さ及びデー
タ保持等の信頼性の高さから広く普及している。しかも
その記憶容置はメモリセル寸法の縮小I(より大容曖化
が非酸に進んでいる。しかしメモリセル寸法の縮小や高
能力化に伴ないソース・ドレイン間耐圧、ドレインアバ
ランシェ耐圧の減少が問題になってきている。
この乏めプログラミング電圧の設定にも制限が加えられ
、低電圧によるメモリセルプログラミングの要請、が大
きくなってきている。
、低電圧によるメモリセルプログラミングの要請、が大
きくなってきている。
ところがかかるメモリセルは、制御ゲート電極及びドレ
イン4極に電圧全印加しチャンネル゛t!L流を流すモ
ードで動作する。仁の結果、プログラミングはドレイン
電界により加速され定エレクトロンがホットエレクトロ
ンとなり浮遊ゲート絶縁膜に注入されることで行われる
。この現象はホットエレクトロン注入現象としてよく知
られている。メモリセルは読出し時にも同一モードで動
作するが、従来は、プログラミング電圧が高く読出し時
の動作電圧との差が大きく設定できた几め続出し時のホ
ットエレクトロン注入現象は問題にならなかった。とこ
ろがメモリセルを低電圧プログラミング用に設計すれば
、読出し一作鑞圧との差が小さくなシ%続出し時にも緩
やかにプログラミングが進むことが起こってくる。この
現象はすでに“ソフトライト”現象としてよく仰られて
いる。
イン4極に電圧全印加しチャンネル゛t!L流を流すモ
ードで動作する。仁の結果、プログラミングはドレイン
電界により加速され定エレクトロンがホットエレクトロ
ンとなり浮遊ゲート絶縁膜に注入されることで行われる
。この現象はホットエレクトロン注入現象としてよく知
られている。メモリセルは読出し時にも同一モードで動
作するが、従来は、プログラミング電圧が高く読出し時
の動作電圧との差が大きく設定できた几め続出し時のホ
ットエレクトロン注入現象は問題にならなかった。とこ
ろがメモリセルを低電圧プログラミング用に設計すれば
、読出し一作鑞圧との差が小さくなシ%続出し時にも緩
やかにプログラミングが進むことが起こってくる。この
現象はすでに“ソフトライト”現象としてよく仰られて
いる。
この“ソフトライト”現象は、通常の読出し電圧に対し
てだけでなく、瞬間的に発生するサージ電圧などに対し
ても考慮されなければいけない。
てだけでなく、瞬間的に発生するサージ電圧などに対し
ても考慮されなければいけない。
従りて、この現象は長期使用時の保持データの変化など
信頼性上の大きな問題となる。ま几低プログラミング電
圧を有するメモリセル構造の設計。
信頼性上の大きな問題となる。ま几低プログラミング電
圧を有するメモリセル構造の設計。
製造においても、それらの自由度を少なくしてしまうと
匹う問題を発生する。次にこれらの問題点を従来のメモ
リセルを例にとって具体的に説明する。
匹う問題を発生する。次にこれらの問題点を従来のメモ
リセルを例にとって具体的に説明する。
第1図は、従来のメモリセルの一例の要部を示す断面図
でちる。1は一導電型の半導体基板、2゜3はそれぞれ
反対導戒型不純物拡層からなるソース領域及びドレイン
領域、4はプログラミングを容易にするために導入され
た半導体基板lと同一導電型のチャネルドーピング領域
、5は第1のゲート絶縁膜、6は浮遊ゲート電極で他の
部分と慮気的に絶縁されている。7は第2のゲート絶縁
膜、8は制御ゲート成極、9はソース電極、10はドレ
イン′戒極、11はフィールド絶縁膜である。この従来
のメモリセル構造では、ソース・ドレイン領域2.3の
拡攻層は、浮遊ゲート1.極6にセルファラインに形成
され、ソース・ドレインが同−形状金有する構造が一般
的である。
でちる。1は一導電型の半導体基板、2゜3はそれぞれ
反対導戒型不純物拡層からなるソース領域及びドレイン
領域、4はプログラミングを容易にするために導入され
た半導体基板lと同一導電型のチャネルドーピング領域
、5は第1のゲート絶縁膜、6は浮遊ゲート電極で他の
部分と慮気的に絶縁されている。7は第2のゲート絶縁
膜、8は制御ゲート成極、9はソース電極、10はドレ
イン′戒極、11はフィールド絶縁膜である。この従来
のメモリセル構造では、ソース・ドレイン領域2.3の
拡攻層は、浮遊ゲート1.極6にセルファラインに形成
され、ソース・ドレインが同−形状金有する構造が一般
的である。
上目己のように、このメモリセルは、プログラミング時
にも読出し時にも同一のモード、すなわちi1i!I鍔
ゲート電極8とドレイン′電極10に電圧を印加し、ソ
ース4ti9を低1位にしチャネル電流全光すモードで
動作する。
にも読出し時にも同一のモード、すなわちi1i!I鍔
ゲート電極8とドレイン′電極10に電圧を印加し、ソ
ース4ti9を低1位にしチャネル電流全光すモードで
動作する。
しかも従来は、メモリセルアレイを構成する場もそのド
レイン電極は続出し時もプログラミング時も同一の不純
物拡散層から取出したものを固定して使用していtoと
ころがこのメモリセル構造において、プログラミング電
圧の低下をはかれば、必然的にプログラミング時のドレ
イン電界と読出し時のドレインφ亀界の差が小さくなり
、“ソフトライト”現象が問題となって(る。
レイン電極は続出し時もプログラミング時も同一の不純
物拡散層から取出したものを固定して使用していtoと
ころがこのメモリセル構造において、プログラミング電
圧の低下をはかれば、必然的にプログラミング時のドレ
イン電界と読出し時のドレインφ亀界の差が小さくなり
、“ソフトライト”現象が問題となって(る。
第2図は、従来のメモリセルでのプログラミング時(制
御ゲート電圧Vca= 13 V、ドレイン螺圧V、p
=6V)、gffiL時(Vco=5V、VI)=2.
5V)におけるメモリセルのスレッシュホールド亀圧V
Tの読出し、プログラミング時間tに対する変動量ΔV
Tを示す’(?性図である。メモリセル畦、低電圧で十
分速くプログラミングが行なわれるよう設計されている
ので、読出し時の動作電圧とプログラミング電圧との差
は小さくなっている。しかし、低電圧での読出し時にお
いて長時間の繰返し動作時に、メモリセルのスレッシュ
ホールド電圧VTの増加が起こり、このため10〜10
’(6)程度の読出し時において、メモリセルのスレッ
シュホールド電圧VTはセンス回路の“l”。
御ゲート電圧Vca= 13 V、ドレイン螺圧V、p
=6V)、gffiL時(Vco=5V、VI)=2.
5V)におけるメモリセルのスレッシュホールド亀圧V
Tの読出し、プログラミング時間tに対する変動量ΔV
Tを示す’(?性図である。メモリセル畦、低電圧で十
分速くプログラミングが行なわれるよう設計されている
ので、読出し時の動作電圧とプログラミング電圧との差
は小さくなっている。しかし、低電圧での読出し時にお
いて長時間の繰返し動作時に、メモリセルのスレッシュ
ホールド電圧VTの増加が起こり、このため10〜10
’(6)程度の読出し時において、メモリセルのスレッ
シュホールド電圧VTはセンス回路の“l”。
“0”判定スレッシュホールド電圧Vtoi越えデータ
の反転が起こってしまう。このような現象を避ける几め
には読出し電圧をプログラミング電圧の低電圧化に応じ
て低く設定する必要がある。しかしこれは読出し時に流
せるメモリセルのオン電流の低下を引起しセンス回路の
能力及び設計に負担がかかることになる。すなわち、従
来のメモリセルには、′ソフトライト”現象の発生に伴
う種々の間頃点がある。
の反転が起こってしまう。このような現象を避ける几め
には読出し電圧をプログラミング電圧の低電圧化に応じ
て低く設定する必要がある。しかしこれは読出し時に流
せるメモリセルのオン電流の低下を引起しセンス回路の
能力及び設計に負担がかかることになる。すなわち、従
来のメモリセルには、′ソフトライト”現象の発生に伴
う種々の間頃点がある。
(発明の目的)
本発明の目的は、L記問題点t−解消することにより、
低プログラミング逍圧設計においても。
低プログラミング逍圧設計においても。
“ソフトライト”間頓が発生せず安定に動作するところ
の不揮発性半導本メモリセル及びその使用方法を提供す
ることにある。
の不揮発性半導本メモリセル及びその使用方法を提供す
ることにある。
(発明の構成)
本発明の不揮発性半導体メモリセルは、−導電型の半導
体基板の一生面の所ポの領域に設けられた反応導磁型の
、igl、第2の領域と、該第1.第2の領域に挾まれ
友前記半導体基板の一生面からなるチャネル領域と、該
チャネル領域を覆うごとく設けられt第1のゲート絶縁
膜と、該第1のゲート絶縁幌上に他の部分から1気的に
絶縁され几浮遊ゲート鎮極とヲIJえる不暉発性半導体
メモリセルにおいて、前記第1.第2の領域が、前記第
1の4峨と前記半導体基板間に形成されるWJlの空乏
層電界の強さが前記$2の領域と前記半導体基板間に形
成される第2の空乏層電界の雀さよ抄も強くなる工うに
構成されてなることからなっている。
体基板の一生面の所ポの領域に設けられた反応導磁型の
、igl、第2の領域と、該第1.第2の領域に挾まれ
友前記半導体基板の一生面からなるチャネル領域と、該
チャネル領域を覆うごとく設けられt第1のゲート絶縁
膜と、該第1のゲート絶縁幌上に他の部分から1気的に
絶縁され几浮遊ゲート鎮極とヲIJえる不暉発性半導体
メモリセルにおいて、前記第1.第2の領域が、前記第
1の4峨と前記半導体基板間に形成されるWJlの空乏
層電界の強さが前記$2の領域と前記半導体基板間に形
成される第2の空乏層電界の雀さよ抄も強くなる工うに
構成されてなることからなっている。
又5本発明の不揮発性半導体メモリセルの使用方法は、
本発明の不揮発性半導体メモリセルを、プログラミング
時においては前記第1の領域をドレイン領域前記第2の
領域をソース置載とし、読出し時においては前記第2の
領域をドレイン領域前記第1の@@1ソース領域として
1吏用することからなっている。
本発明の不揮発性半導体メモリセルを、プログラミング
時においては前記第1の領域をドレイン領域前記第2の
領域をソース置載とし、読出し時においては前記第2の
領域をドレイン領域前記第1の@@1ソース領域として
1吏用することからなっている。
(実施例)
以下、本発明の実m(!IJについて図面tl−参照し
て説明する。
て説明する。
第3図は本発明のメモリセルの第1の実施例の要St示
す断面図である。
す断面図である。
本実施例は、−導電型の半導体基板21の一生面の所定
の領域に設けられ几反対導電型の第1゜第2の領域22
.23と、この第1.第2の領域22.23に挾まれ九
半導体基板21の一生面に設けられたチャネル領域とし
ての一導電型のチャネルドーピング領域24と、このチ
ャネルドーピング領域24を覆うごとく設けられたit
のゲート絶縁膜25と、この第1のゲート絶縁膜25上
に他の部分から屯気的に絶縁された浮遊ゲート電極26
とこの浮遊ゲート電極26を覆うごとく設けられた第2
のゲート絶縁膜27と、この雨2のゲート絶縁膜27上
に接して設けられた判御グー)を極28’を含むメモリ
セルにおいて、第1の領域22と半導体基板21間に形
成される第1の空乏rf& 電界の強さが第2の領域2
3と半導本基板21間に形成される第2の空乏層電界の
強さよりも強くなるように、第2の領域23の不純物濃
度を第1の領域22の不純物濃度よりも1氏くしたこと
から成っている。
の領域に設けられ几反対導電型の第1゜第2の領域22
.23と、この第1.第2の領域22.23に挾まれ九
半導体基板21の一生面に設けられたチャネル領域とし
ての一導電型のチャネルドーピング領域24と、このチ
ャネルドーピング領域24を覆うごとく設けられたit
のゲート絶縁膜25と、この第1のゲート絶縁膜25上
に他の部分から屯気的に絶縁された浮遊ゲート電極26
とこの浮遊ゲート電極26を覆うごとく設けられた第2
のゲート絶縁膜27と、この雨2のゲート絶縁膜27上
に接して設けられた判御グー)を極28’を含むメモリ
セルにおいて、第1の領域22と半導体基板21間に形
成される第1の空乏rf& 電界の強さが第2の領域2
3と半導本基板21間に形成される第2の空乏層電界の
強さよりも強くなるように、第2の領域23の不純物濃
度を第1の領域22の不純物濃度よりも1氏くしたこと
から成っている。
なお、同図で29は第1の@賊亀1水、30は第2の領
域電極、31はフィールド絶縁膜である。
域電極、31はフィールド絶縁膜である。
すなわち、第2の須I或23の不純物#度は第1の領域
22のそれよりも低いので、第2の領域における空乏層
電界は第1の領域22のそれよりも弱くなる。
22のそれよりも低いので、第2の領域における空乏層
電界は第1の領域22のそれよりも弱くなる。
従って、本実施例のメモリセルにおいて、プログラミン
グ時には、空乏1稽′1界の強い第1の領域22t″ド
レイン領域、空乏層電界の弱い第2の領域23全ソース
領域となるように第1の領域FIE極29と第2の領域
を極30間に所定のシ圧を印加し、一方読出し時には、
これと反対にi2の領域23がドレイン領域、第1の領
域29がソース領域になるように所定の1圧を印加する
。
グ時には、空乏1稽′1界の強い第1の領域22t″ド
レイン領域、空乏層電界の弱い第2の領域23全ソース
領域となるように第1の領域FIE極29と第2の領域
を極30間に所定のシ圧を印加し、一方読出し時には、
これと反対にi2の領域23がドレイン領域、第1の領
域29がソース領域になるように所定の1圧を印加する
。
かくすることにより、プログラミング時には強められた
ドレインα界が得られ、低ドレインル圧でも効率の良い
プログラミングが実現でき、一方読出し時には弱められ
定ドレイン屯界により、ホットエレクトロンの注入が抑
制され“ノットライト現象が防止できる。
ドレインα界が得られ、低ドレインル圧でも効率の良い
プログラミングが実現でき、一方読出し時には弱められ
定ドレイン屯界により、ホットエレクトロンの注入が抑
制され“ノットライト現象が防止できる。
本実施例においては、プログラミング時にソース領域に
空乏II覗電界弱い第2の領域23が用い 2られる点
、従来例のプログラミング時と条件が異なることになる
。しかしプログラミング効率はドレイン電界だけで決定
されるので、ノース・ドレイン間の距離全同一にすれば
同じプログラミング特性を得ることができる。
空乏II覗電界弱い第2の領域23が用い 2られる点
、従来例のプログラミング時と条件が異なることになる
。しかしプログラミング効率はドレイン電界だけで決定
されるので、ノース・ドレイン間の距離全同一にすれば
同じプログラミング特性を得ることができる。
第4図は本発明のメモリセルの第2の実施例の要部を示
す断面図である。
す断面図である。
本実施列は、第2の領域32の不捕物虚度が。
第1の碩威22よりも低く、かつ第2の領域32の妾什
深さが第1の領域22の接合深さよりも栗いことからで
きている。すなわち、本実施例は第3図の第1の実施例
に比べて、第2の領域32の接合深さがより深くなって
いるために、接合周縁の曲率半径が犬となり、空乏1i
it界の強さ、従って読出し時におけるドレインα界の
強さがより弱められることになり、より一層“ソフトラ
イト”現象の発生を防止できる。
深さが第1の領域22の接合深さよりも栗いことからで
きている。すなわち、本実施例は第3図の第1の実施例
に比べて、第2の領域32の接合深さがより深くなって
いるために、接合周縁の曲率半径が犬となり、空乏1i
it界の強さ、従って読出し時におけるドレインα界の
強さがより弱められることになり、より一層“ソフトラ
イト”現象の発生を防止できる。
第51凶は本発明のメモリセルの第3の実施例の要部を
示す断面図である。
示す断面図である。
本実施例は、第2の領域32′が、第1の領域22とほ
ぼ同じ第3の領域33と、この第3の領域33の外周に
接して設けられその不純物濃度が第1の領域22の不純
物濃度よりも低い第4の領域34とからなることででき
ている。
ぼ同じ第3の領域33と、この第3の領域33の外周に
接して設けられその不純物濃度が第1の領域22の不純
物濃度よりも低い第4の領域34とからなることででき
ている。
すなわち1本実施例においては、@2の領域32′を不
純濃度の高い第3の領域33を設けることにより、第4
図の第2の実施例で問題と考えられる読出し時における
ドレイン領域における等価抵抗の高くなるのを軽減した
もので、より浸れt特性のメモリセルが得られる。
純濃度の高い第3の領域33を設けることにより、第4
図の第2の実施例で問題と考えられる読出し時における
ドレイン領域における等価抵抗の高くなるのを軽減した
もので、より浸れt特性のメモリセルが得られる。
第6図は1本発明の第4の実m例の反部を示す断面図で
ある。
ある。
本実施例は、第2の領域32“が、浮遊ゲート電極26
との重なりを有せず設けられた高不純物濃度の第5の領
域36と、この第5の領域36と浮遊ゲートg極26下
の間に設けられその不純物濃度が第5の領域36の不純
物濃度よシも低い第6の領域35とからなることででき
ている。
との重なりを有せず設けられた高不純物濃度の第5の領
域36と、この第5の領域36と浮遊ゲートg極26下
の間に設けられその不純物濃度が第5の領域36の不純
物濃度よシも低い第6の領域35とからなることででき
ている。
本実施例によると、読出し時において、第2の領域32
“の空乏層は、低不純物濃度の第6の領域35内に拡が
る之め、ドレイン′電界は大きく緩和され、より“ソフ
トライト”現象の発生全防止することができる。
“の空乏層は、低不純物濃度の第6の領域35内に拡が
る之め、ドレイン′電界は大きく緩和され、より“ソフ
トライト”現象の発生全防止することができる。
第7図は、第6図の第4の実施例のメモ+7セルについ
て、上記のプログラミング時及び読1慣し時における、
メモリセルのスレッシュホールド1圧VTに対する読出
し、プログラミング時1司tK対する変動量ΔVTf示
す特性図である。実効チャンネル長は第2図に示した従
来例のメモ1)セルと同一である。プログラミング時(
VCG= l 3 V。
て、上記のプログラミング時及び読1慣し時における、
メモリセルのスレッシュホールド1圧VTに対する読出
し、プログラミング時1司tK対する変動量ΔVTf示
す特性図である。実効チャンネル長は第2図に示した従
来例のメモ1)セルと同一である。プログラミング時(
VCG= l 3 V。
VD=6 V )のスレッシュホールド電圧VTの変化
特性は第2図とほぼ同一であるものの、続出し時(Vc
c = 5 V 、 V D = 2.5 V ) (
D スL’ ツ’/ z ホールド電圧VTの変化は全
くない。従って、長期間繰返し続出し及びサー ジ電圧
等による“ソフトライビ現象はなく信頼性も高い、又、
これら実施例のメモリセルによると、スレッシュホール
ド這王VTの非刈称註は少なく、製造・条件に上る特性
変動の小さいメモリセIしが得られる。
特性は第2図とほぼ同一であるものの、続出し時(Vc
c = 5 V 、 V D = 2.5 V ) (
D スL’ ツ’/ z ホールド電圧VTの変化は全
くない。従って、長期間繰返し続出し及びサー ジ電圧
等による“ソフトライビ現象はなく信頼性も高い、又、
これら実施例のメモリセルによると、スレッシュホール
ド這王VTの非刈称註は少なく、製造・条件に上る特性
変動の小さいメモリセIしが得られる。
更に、これら実施例によると°“ソフトドライ”現象が
問題にならなくなることから、低プログラミング電圧に
対応したメモリセル構欲の設δ干も゛自由になる。例え
ば第1のゲート絶縁膜の薄膜イヒ。
問題にならなくなることから、低プログラミング電圧に
対応したメモリセル構欲の設δ干も゛自由になる。例え
ば第1のゲート絶縁膜の薄膜イヒ。
プログラミングモード時のドレイン領域(第1の領域)
の浅い接合化、チャネルドーピング領域の不純物濃度の
高濃度化、チャネル長の短チヤネル化等が、プログラミ
ング電圧に応じて自由に進めることができる。という効
果が付加される。
の浅い接合化、チャネルドーピング領域の不純物濃度の
高濃度化、チャネル長の短チヤネル化等が、プログラミ
ング電圧に応じて自由に進めることができる。という効
果が付加される。
なお、本発明は上記の実施例に限定されるものではなく
、要は、空乏層電圧の強い第1の・領域と、空乏層の弱
い第2の領域と全備え、グログラミング時には第1の領
域をドレイン領域、読出し時には@2の領域をドレイン
領域として使用することにより達せられる。
、要は、空乏層電圧の強い第1の・領域と、空乏層の弱
い第2の領域と全備え、グログラミング時には第1の領
域をドレイン領域、読出し時には@2の領域をドレイン
領域として使用することにより達せられる。
なお又、以上の説明は、すべてスタックドゲート型
できた。このメモリセルは一般にNチャンネlし型が使
用される例が多い。しかしその’anBの意力1らPチ
ャンネル型であってもよい。又、スタックドゲート型の
メモリセルだけでなく ’1ilJI卸ゲート屈極 7
のないいわゆるFAMO8型でも本発明を適用すること
は可能である。
用される例が多い。しかしその’anBの意力1らPチ
ャンネル型であってもよい。又、スタックドゲート型の
メモリセルだけでなく ’1ilJI卸ゲート屈極 7
のないいわゆるFAMO8型でも本発明を適用すること
は可能である。
(発明の効果)
以上、詳細に説明しtとおり5本発明によれば、空乏層
電界の強い第1の領域と、空乏層電界の弱い第2の領域
を備えt不揮発性半導体メモリセルを用い、プログラミ
ング時には第1の領域をドレイン領域、読出し時には第
2の領域全ドレイン領域として使用することにより、従
来問題とされた“ソフトライト”現象の発生を防止する
ことができ、プログラミング効率が良く信頼性の高い不
揮発性半導本メモリセル及びその使用方法が得られる。
電界の強い第1の領域と、空乏層電界の弱い第2の領域
を備えt不揮発性半導体メモリセルを用い、プログラミ
ング時には第1の領域をドレイン領域、読出し時には第
2の領域全ドレイン領域として使用することにより、従
来問題とされた“ソフトライト”現象の発生を防止する
ことができ、プログラミング効率が良く信頼性の高い不
揮発性半導本メモリセル及びその使用方法が得られる。
さらに、低プログラミング電圧に対応したメモリセルの
設計の自由度や製造上の余裕Ifヲ増すという効果が付
加される。
設計の自由度や製造上の余裕Ifヲ増すという効果が付
加される。
第1図は従来の不揮発性半導体メモリセルの要部金示す
:@面図、第2図はそα持性図%第3図。 第4図、第5図及び第6図はそれぞれ本発明の不揮発性
半導体メモリセルの41.第2.第3及び第4の実IM
列の要部金示す断面図、第7図は第4の実anの特性図
である。 1・・・・・・半導体基板、2・・・・・・ソース領域
、3・・・・・・ドレイン領域、4・・・・・・チャネ
ルドーピング領域、5・・・・・・第1のゲート絶鏝゛
膜、6・・団・浮遊ゲート電極、7・・・・・・第2の
ゲート絶縁膜、8・旧・・+jIJ(IIJゲーグー4
1.9・・・・・・ソース電極、10・・・・・・ドレ
イン1極、11・・・・・・フィールド絶縁膜、21・
・・・・・半導体基板、22・・・・・・第1の領域、
23・・・・・・第2の領域、24・・・・・・チャネ
ルドーピング領吠、25・・・・・・第1のゲート絶縁
膜、26・・・・・・浮遊ゲート電極、27・・・・・
・第2の’l−wmt 2s・・・・・・制御ゲート電
極。 29・・・・・・第1の領域電極、30・・・・・・第
2の領域電極、31・・・・・・フィールド絶縁膜、3
2.32’。 32“・・・・・・第2の領域% 33・・・・・・第
3の領域、34・・・・・・第4の領域、35・・・・
・・第5の領域、36・・・・・・第6の領域、t・・
・・・・時間、ΔVT・・・・・・スレッシュホールド
電圧VTの変@址。 第1回 イ −3 4 −/ 6 t 2 J す t41Ol
ρ /l) 10 /l) 10 /θ /ρ lθ
/ρ lθt(Seり 茅Z侶 察3S!1 茅4回 亭を回
:@面図、第2図はそα持性図%第3図。 第4図、第5図及び第6図はそれぞれ本発明の不揮発性
半導体メモリセルの41.第2.第3及び第4の実IM
列の要部金示す断面図、第7図は第4の実anの特性図
である。 1・・・・・・半導体基板、2・・・・・・ソース領域
、3・・・・・・ドレイン領域、4・・・・・・チャネ
ルドーピング領域、5・・・・・・第1のゲート絶鏝゛
膜、6・・団・浮遊ゲート電極、7・・・・・・第2の
ゲート絶縁膜、8・旧・・+jIJ(IIJゲーグー4
1.9・・・・・・ソース電極、10・・・・・・ドレ
イン1極、11・・・・・・フィールド絶縁膜、21・
・・・・・半導体基板、22・・・・・・第1の領域、
23・・・・・・第2の領域、24・・・・・・チャネ
ルドーピング領吠、25・・・・・・第1のゲート絶縁
膜、26・・・・・・浮遊ゲート電極、27・・・・・
・第2の’l−wmt 2s・・・・・・制御ゲート電
極。 29・・・・・・第1の領域電極、30・・・・・・第
2の領域電極、31・・・・・・フィールド絶縁膜、3
2.32’。 32“・・・・・・第2の領域% 33・・・・・・第
3の領域、34・・・・・・第4の領域、35・・・・
・・第5の領域、36・・・・・・第6の領域、t・・
・・・・時間、ΔVT・・・・・・スレッシュホールド
電圧VTの変@址。 第1回 イ −3 4 −/ 6 t 2 J す t41Ol
ρ /l) 10 /l) 10 /θ /ρ lθ
/ρ lθt(Seり 茅Z侶 察3S!1 茅4回 亭を回
Claims (1)
- 【特許請求の範囲】 (1)−導電型の半導体基板の一生面の所定の領域に設
けられた反対導電型の第1.@2の領域と、該第1.第
2の領域に挾まれ几前記半導体基板の一生面からなるチ
ャネル領域と、該チャネル領域を覆うごとく設けられた
第1のゲート絶縁膜と、該第1のゲート絶縁膜上に他の
部分から電気的に絶縁された浮遊ゲート成極とを含む不
揮発性半導体メモリセルにおいて、前記Mlの領域と前
記半導体基板間に形成される第1の空乏層電界の強さが
前記第2の領域と前記半導体基板間に形成される第2の
空乏層電界の強さよりも強くなるように前記第1.第2
の領域が構成されてなることを特徴とする不揮発性半導
体メモリセル。 2)浮遊ゲート電極上に該浮遊ゲート電極を覆うごとく
設けられ定第2のゲート絶縁膜と、該第2のゲート絶縁
膜上に接して設けられた制御ゲート電極を含む特許請求
の範囲第t11項記載の不揮発性半導体メモリセル。 、3)第2の領域の不純物濃度が、第1の領域の不純物
濃度よりも低いことからなる特許請求の範囲第(1)項
あるいは第(2)項記載の不揮発性半導体メモリセル。 :4)第2の領域の不純物濃度が、第1の領域の不純物
濃度よりも低く、かつ第2の領域の接合深さが前記第1
の領域の接合深さよりも深いことからなる特許請求の範
囲!(1)項あるいは第(2)項記載の不揮発性半導体
メモリ。 (5) 第2の領域が、第1の領域とほぼ同じ$3の領
域と該第3の領域の外周に接して設けられその不純物濃
度が前記第1の領域の不純物濃度よシも低い第4の領域
とからなる特許請求の範囲第(1)項あるいは第2項記
載の不揮発性半導体メモリセル。 (6)第2の領域が、浮遊ゲート1極との重なりを有せ
ず設けられた第5の領域と、該第5の領域と前記浮遊グ
ーhFIEffi下の間に設けられその不純物濃度が前
記第5の領域の不純物濃度よりも低い第6の領域とから
なる特許請求の範囲第(1)項あるいは第(2)項記載
の不揮発性半導体メモリセル。 (7)−導電型の半導体基板の一生面の所定の領域に設
けられt反対導電型の第1.$2の領域と。 該4!1.第2の領域に挾まれL@11記半導体基体の
一生面からなるチャネル領域と、該チャネル領域を覆う
ごとく設けられた第1のゲート絶縁膜と、該第1のゲー
ト絶縁膜上に他の部分からシス的に絶縁された浮遊ゲー
ト電極と金備える不揮発性半導体メモリセルにおいて、
前記$1の領域と前記半導体基板間に形成される第1の
空乏1−電界の強さが前記第2の領域と前記半導体基板
間に形成される窮2の空乏層電界の強さよりも強くなる
ように前記第1. 第2の領域が構成されてなる不揮発
性半導体メモリセルを、プログラミング時に訃いては前
記第1の領域をドレイン領域前記第2の領域をノース領
域とし。 読出し時においては前記第2の領域をドレイン領域前記
第1の領域全ソース須咳として開用することt−特徴と
する不揮発性半導体メモリセルの使用方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59003754A JPS60147165A (ja) | 1984-01-12 | 1984-01-12 | 不揮発性半導体メモリセル及びその使用方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59003754A JPS60147165A (ja) | 1984-01-12 | 1984-01-12 | 不揮発性半導体メモリセル及びその使用方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60147165A true JPS60147165A (ja) | 1985-08-03 |
Family
ID=11565972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59003754A Pending JPS60147165A (ja) | 1984-01-12 | 1984-01-12 | 不揮発性半導体メモリセル及びその使用方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60147165A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62287668A (ja) * | 1986-06-06 | 1987-12-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH0287578A (ja) * | 1988-09-26 | 1990-03-28 | Toshiba Corp | 半導体装置 |
JPH02187994A (ja) * | 1989-01-13 | 1990-07-24 | Toshiba Corp | 半導体記憶装置 |
US5153684A (en) * | 1988-10-19 | 1992-10-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with offset transistor |
JPH05327152A (ja) * | 1992-05-18 | 1993-12-10 | Sanken Electric Co Ltd | 配線基板及びその製造方法 |
JP2010045374A (ja) * | 2009-09-09 | 2010-02-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1984
- 1984-01-12 JP JP59003754A patent/JPS60147165A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62287668A (ja) * | 1986-06-06 | 1987-12-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH0287578A (ja) * | 1988-09-26 | 1990-03-28 | Toshiba Corp | 半導体装置 |
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JPH05327152A (ja) * | 1992-05-18 | 1993-12-10 | Sanken Electric Co Ltd | 配線基板及びその製造方法 |
JP2010045374A (ja) * | 2009-09-09 | 2010-02-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP4585027B2 (ja) * | 2009-09-09 | 2010-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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