KR100295136B1 - 불휘발성메모리장치및그제조방법 - Google Patents

불휘발성메모리장치및그제조방법 Download PDF

Info

Publication number
KR100295136B1
KR100295136B1 KR1019980013091A KR19980013091A KR100295136B1 KR 100295136 B1 KR100295136 B1 KR 100295136B1 KR 1019980013091 A KR1019980013091 A KR 1019980013091A KR 19980013091 A KR19980013091 A KR 19980013091A KR 100295136 B1 KR100295136 B1 KR 100295136B1
Authority
KR
South Korea
Prior art keywords
region
source
layer
forming
active region
Prior art date
Application number
KR1019980013091A
Other languages
English (en)
Other versions
KR19990080091A (ko
Inventor
주경중
김건수
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980013091A priority Critical patent/KR100295136B1/ko
Priority to JP32958198A priority patent/JPH11307746A/ja
Publication of KR19990080091A publication Critical patent/KR19990080091A/ko
Application granted granted Critical
Publication of KR100295136B1 publication Critical patent/KR100295136B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 일정간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 형성된 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인; 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역; 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 및 드레인 영역; 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역; 및 상기 제1 액티브 영역이 드레인 영역의 상부와 상기 제3 액티브 영역의 상부, 그리고 상기 워드라인을 형성하는 컨트롤 게이트의 상부에 형성된 금속 실리사이드층을 구비한다. SAS 공정과 실리사이드 공정을 이용하여 셀 어레이의 집적도를 증가시키고, 소오스 라인 저항 및 워드라인 저항을 감소시키며 워드라인의 시밍 현상을 개선할 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법
본 발명은 불휘발성 메모리 장치(non-volatile memory device) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는 NOR형 플래쉬(flash) EEPROM 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM이나 일괄 소거 기능을 갖는 플래쉬 EEPROM의 셀은 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.
플래쉬 EEPROM 셀을 회로적 관점에서 살펴보면, n개의 셀들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리한 반면, NOR형은 고속 동작에 유리하다.
기본적인 NOR형 플래쉬 EEPROM 셀의 구조 및 그 동작 방식이 미합중국 특허공보 제4,868,619호 및 제4,698,787호에 개시되어 있다.
제1도는 상기 NOR형 플래쉬 EEPROM 셀 어레이의 일부를 도시한 레이아웃도이고, 제2도는 제1도의 d-d′선에 따른 단면도이다. 여기서, 참조 번호 10은 실리콘 기판, 12는 필드 산화막, 14는 액티브 영역, 16은 터널 산화막, 18은 플로팅 게이트, 20은 층간 유전막, 22는 컨트롤 게이트, 28은 비트라인 콘택, 30은 소오스 라인 콘택, 32는 비트라인, 그리고 34는 더미 소오스 라인을 나타낸다.
제1도 및 제2도를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(bit line)(32) 및 워드라인(word line)(22)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(22)과 금속층으로 이루어진 비트라인(32)이 직교하는 영역에 플로팅 게이트(18)와 컨트롤 게이트(22)가 적층된 스택형 게이트 구조로 이루어진 단위 셀(A)이 형성된다. 두 개의 단위 셀(A)은 하나의 비트라인 콘택(28)에 의해 비트라인(32)과 연결된다.
단위 셀(A)의 구조를 살펴보면, 플로팅 게이트(18)와 기판(10)의 액티브 영역(14) 사이에 터널 산화막(16)이 형성되고, 상기 플로팅 게이트(18)와 워드라인으로 제공되는 컨트롤 게이트(22)의 사이에 층간 유전막(20)이 형성된다. 또한, 기판(10)의 액티브 영역(14)에는 상기 스택형 게이트에 셀프-얼라인되어 소오스/드레인 영역이 형성된다. 상기 플로팅 게이트(18)는 액티브 영역(14)과 상기 액티브 영역(14) 양측의 필드 산화막(12) 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(18)와 분리된다. 상기 컨트롤 게이트(22)는 필드 산화막(12)을 사이에 두고 독립적으로 형성된 플로팅 게이트(18)를 포함하여 이웃한 셀의 컨트롤 게이트(22)와 연결됨으로써 워드라인을 형성한다.
인접한 단위 셀(A)들은 서로 반대 방향으로 형성되어 소오스/드레인 영역을 공유한다. 즉, 제1도에 도시한 바와 같이 액티브 영역(14)이 “†”모양으로 형성되므로, 비트라인에 대해 평행한 비트라인 액티브 영역(14b)을 따라 단위 셀(A)의 소오스 및 드레인 영역은 동일 행의 인접한 셀의 소오스 및 드레인 영역과 각각 연결된다. 또한, 워드라인에 대해 평행한 불순물 확산층으로 이루어진 액티브 소오스 영역(14a)에 의해 단위 셀(A)의 소오스 영역은 동일 열의 인접한 셀의 소오스 영역과 연결된다.
인접한 두개의 단위 셀(A)이 공유하는 드레인 영역에는 비트라인 콘택(28)이 형성되며, 동일 행에 형성된 비트라인 콘택(28)들은 워드라인(22)에 대해 수직으로 배치되는 비트라인(32)에 의해 전기적으로 연결된다. 또한, 상기 액티브 소오스 영역(14a)에는 복수개의 비트라인(32)마다 하나씩 소오스 라인 콘택(30)이 형성되며, 상기 비트라인(32)과 평행하게 형성된 더미 소오스 라인(dummy source line)(34)이 상기 소오스 라인 콘택(30)을 통해 액티브 소오스 영역(14a)에 전기적으로 연결된다. 상기 더미 소오스 라인(34)은 소오스 라인 콘택(30) 형성시 공정 마진을 확보하고 비트라인 액티브 영역(14b)과 플로팅 게이트(18)의 형성시 발생하는 패턴들간의 간섭 현상, 즉 로딩 효과(loading effect)를 감소시키는 역할을 한다.
여기서, 비트라인(32)과 워드라인(22)이 교차하는 부위에 단위 셀(A)이 형성되는 것과 마찬가지로, 더미 소오스 라인(34)과 워드라인(22)이 교차하는 부위에도 더미 셀(dummy cell)(B)이 형성된다.
상술한 구조를 갖는 플래쉬 EEPROM 장치에 있어서, 소자의 고집적화를 위해 더욱 작은 셀 사이즈가 요구되고 있으며 이로 인하여 워드라인(22)의 폭이 작아지면서 워드라인 저항이 증가하게 된다. 따라서, 워드라인(22)의 저항을 줄이기 위하여 폴리실리콘층 상에 금속 실리사이드층을 적층한 폴리사이드(polycide) 구조로 워드라인을 형성하는 것이 가장 양산화되어 있다. 상기 금속 실리사이드층으로는 텅스텐 실리사이드(WSix)를 가장 많이 사용한다. 그러나, 제2도에 도시한 바와 같이, 워드라인으로 제공되는 컨트롤 게이트(22)를 형성할 때 워드라인 방향으로 플로팅 게이트(18)와 플로팅 게이트(18) 사이의 간격(a)이 어느 정도 이하로 좁으면, 컨트롤 게이트용 폴리실리콘층(22a)을 증착한 후 플로팅 게이트(18)와 플로팅 게이트(18) 사이의 영역에서 간격이 좁은 단차(b)가 생기게 된다. 그 결과, 상기 폴리실리콘층(22a)의 상부에 실리사이드층(22b)을 증착할 때, 상기 실리사이드층(22b)의 단차 도포성(step coverage)에 따라 상기 좁은 단차(b) 부위에서 실리사이드층(22b)이 움푹 패이는 시밍(seamming) 현상이 일어나 워드라인(22)의 저항이 증가하게 된다.
한편, 통상적인 EERPOM이나 플래쉬 EEPROM 장치에서는 메모리 셀의 사이즈를 축소하고 소자의 고집적화를 구현하기 위하여 소위, 셀프-얼라인 소오스(self-aligned source; 이하 “SAS”라 한다) 공정이라 불리우는 식각 기술을 사용하고 있다. 종래의 SAS 공정이 미합중국 특허 공보 제5,120,671호 (발명의 명칭: 필드 산화막 영역과 폴리실리콘 게이트에 소오스 영역을 셀프-얼라인하는 공정)에 개시되어 있는데, 이를 제3(a)도 및 제3(b)도를 참조하여 설명하면 다음과 같다. 여기서, 참조번호 50은 실리콘 기판, 52는 필드 산화막, 54는 게이트 산화막, 56은 게이트, 그리고 58은 SAS 마스크를 나타낸다.
제3(a)도를 참조하면, 폴리실리콘이나 폴리사이드로 이루어진 게이트(즉, 워드라인)(56)를 형성한 후, 그 상부에 통상의 사진 공정으로 SAS 마스크(58)를 형성한다. 상기 SAS 마스크(58)는 소오스 영역 양 옆의 게이트(56) 상부에서 드레인 영역쪽은 피복하고 상기 소오스 영역만을 노출시키도록 패터닝한다.
제3(b)도를 참조하면, 상기 SAS 마스크(58)를 이용하여 게이트(56), 실리론 기판(50) 및 필드 산화막(52)의 식각 선택비로써 상기 필드 산화막(52)을 식각해낸다. 이어서, 상기 SAS 마스크(58)를 제거한 후, 불순물을 이온 주입하여 상기 필드산화막(52)의 식각에 의해 노출되어진 기판(50)의 표면에 워드라인 방향으로 이웃한 셀의 소오스 영역들을 연결시키기 위한 공통 소오스 라인(common source line)(도시하지 않음)을 형성한다. 즉, 상기 공통 소오스 라인은 워드라인에 대해 평행한 불순물 확산층으로 이루어진다.
상기한 SAS 공정에 의하면, 셀 영역에서 소오스 영역 쪽으로의 필드 산화막(52)의 엣지 부위가 워드라인(56)에 얼라인되고, 상기 엣지 부위와 이웃한 셀의 필드 산화막(52)의 엣지 사이에 형성되는 공통 소오스 라인이 양쪽의 워드라인(56)과 필드 산화막(52)의 엣지에 셀프-얼라인된다. 또한, 공통 소오스 라인 쪽으로의 필드 산화막(52) 엣지부에 어떠한 버즈비크 침식(bird′s beak encroachment)이나 코너 라운딩 효과(corner rounding effect)가 나타나지 않는다. 따라서, SAS 공정에 의하면, 셀 면적의 축소와 이 과정에서 발생하는 필드 산화막의 버즈 비크 침식 및 코너 라운딩 효과를 제거하여 공통 소오스 라인의 폭 감소없이 워드라인들 사이의 간격을 좁힐 수 있으며, 이에 따라 셀과 셀 사이의 간격이 줄어들어 고집적화의 구현이 용이하게 된다.
제4도는 종래의 SAS 공정을 이용하여 공통 소오스 라인 영역에서 워드라인과 워드라인 사이의 간격을 좁힌 NOR형 플래쉬 EEPROM 셀 어레이의 레이아웃도이다. 여기서, 참조 번호 71은 액티브 영역, 72는 플로팅 게이트, 74는 컨트롤 게이트(즉, 워드라인), 76은 비트라인 콘택, 78은 소오스 라인 콘택, 80은 비트라인, 그리고 82는 더미 소오스 라인을 나타낸다.
제4도를 참조하면, 액티브 영역(71)이 제1도의 레이아웃과는 달리 비트라인(80)에 대해 평행하게 일직선으로 레이아웃되므로, 워드라인 방향으로 이웃하는 셀의 소오스 영역들을 연결시키기 위하여 SAS 공정을 통해 워드라인(74)에 대해 평행한 불순물 확산층으로 이루어진 공통 소오스 라인을 참조 번호 73으로 표시된 영역에 형성한다. 수십개의 비트라인(80)마다 하나씩 상기 비트라인과 평행하게 형성된 더미 소오스 라인(82)은 소오스 라인 콘택(78)을 통해 상기 공통 소오스 라인에 전기적으로 연결된다.
통상적인 콘택 구조에서의 콘택홀은 소오스/드레인 영역과 게이트 영역에서 서로 다른 마스크로 얼라인되기 때문에 미스얼라인먼트(misalignment)를 허용하는 여분의 면적이 필요하게 되므로 일정 사이즈 이상의 레이아웃 면적이 요구된다. 이와 같은 레이아웃 면적의 증가는 소오스/드레인 영역과 기판 간의 접합 캐패시턴스를 증가시켜 소자의 동작 속도를 저하시키는 요인으로 작용한다. 또한, 셀 사이즈를 줄이기 위하여 콘택홀의 사이즈를 축소시키는 방법은 특정 장비나 공정 기술을 사용하여야 하는 단점이 있을 뿐만 아니라, 콘택 저항이 증가하거나 세정 이슈와 같은 문제가 발생한다는 단점이 있다.
SAS 공정을 의하면 공통 소오스 라인 영역(73)에서 워드라인(74)과 워드라인(74) 간의 간격을 줄일 수 있지만, 비트라인 콘택(76)이 형성되는 셀의 드레인 영역과 소오스 라인 콘택(78)이 형성되는 소오스 라인 액티브 영역은 상기한 콘택들을 형성할 때 콘택 면적의 축소에 제한을 받게 되고, 이로 인하여 일정 사이즈 이상의 레이아웃 면적이 필요하게 된다. 따라서, 비트라인(80) 영역에서는 워드라인(74)과 워드라인(74) 간의 간격 (즉, 공통 소오스 라인의 폭)을 최소 간격으로 레이아웃하고, 더미 소오스 라인(82) 영역에서는 소오스 라인 콘택(78)의 형성을 위해 워드라인(74)과 워드라인(74) 간의 간격을 넓혀서 레이아웃한다. 이에 따라, 비트라인(80)과 더미 소오스 라인(82)의 경계 부위에서 워드라인(74)이 제4도에 도시한 바와 같이 꺽여지게 된다. 이와 같이 워드라인(74)이 꺽여지게 되면, 셀 어레이 면적을 축소할 때 X축 방향(즉, 수평 방향)으로의 스케일 다운(scale down)에 제약을 주게 된다. 또한, 비트라인 콘택(76)과 소오스 라인 콘택(78)과의 레이아웃 차이로 인하여 상기 콘택들을 형성할 때 서로간의 패턴 간섭이 다르게 나타나는 로딩 효과가 발생하게 된다.
더욱이, 상술한 바와 같이 공통 소오스 라인의 폭을 작게 하면 소오스 라인 저항이 증가하는 문제가 발생한다. 제5도는 이러한 문제를 해결할 수 있는 종래의 또다른 방법에 의한 불휘발성 메모리 장치의 메모리 셀 어레이의 일부를 도시한 레이아웃도이다 (참조 문헌: 1989년 IEEE 학회, “16Mb EPROM에 대한 3.9μm2메모리 셀 구조”). 여기서, 참조 번호 91은 필드 영역, 92는 플로팅 게이트, 93은 워드라인, 94는 공통 소오스 라인, 95는 실리사이드 패드, 96은 비트라인 콘택, 그리고 97은 비트라인을 나타낸다.
제5도에 도시한 바와 같이 종래의 또다른 방법에 의하면, 플로팅 게이트(92)의 상부와 비트라인 콘택(96) 영역 및 공통 소오스 라인(94) 영역의 상부에 실리사이드 패드(95)를 형성한다. 따라서, 공통 소오스 라인(94) 영역에 형성된 실리사이드 패드(95)에 의해 소오스 라인 저항을 감소시킬 수 있다. 상기 실리사이드 패드(95)는 층간 유전막을 형성하기 전에 형성하는데, 비트라인 콘택(96) 영역과 공통 소오스 라인(94) 영역에 실리사이드 패드(95)를 형성할 때 콘택 패드와 소오스 라인 패드 간의 간격이 최소 디자인 룰에 제약을 받게 되어 셀 사이즈를 축소하는데 한계가 있게 된다.
한편, 상술한 바와 같은 콘택 형성의 문제점을 해결하여 고집적화를 구현하기 위한 여러 가지 방법들이 연구되고 있는데, 그중의 하나가 셀프-얼라인 실리사이드(self-aligned silicide, salicide) 공정이다. 실리사이드 공정은 폴리실리콘 게이트와 불순물 확산층으로 이루어진 콘택 영역 위에 동시에 실리사이드층을 형성하여 소자의 직렬 저항을 낮추고 전기 전도도를 높이는 기술이다.
제6(a)도 및 제6(b)도는 종래의 실리사이드 공정을 설명하기 위한 단면도들이다 (참조 문헌: 초고집적 시대에 대한 실리콘 공정, Vol. 2, Chap.3).
제6(a)도를 참조하면, 실리콘 기판(1)의 상부에 필드 산화막(2)을 형성하여 상기 기판(1)을 액티브 영역과 필드 영역으로 구분한 후, 통상의 모스(metal oxide semiconductor; MOS) 트랜지스터 제조 공정에 의해 상기 기판(1)의 액티브 영역에 게이트 산화막(3), 폴리실리콘 게이트(4) 및 소오스/드레인 영역(5)으로 이루어진 트랜지스터를 형성한다. 이어서, 상기 폴리실리콘 게이트(4)의 측벽에 산화막 스페이서(6)를 형성한 후, 결과물의 전면에 금속층을 증착한다. 다음에, 웨이퍼에 적당한 열을 가하여 금속층과 실리콘층과의 콘택 영역에서 금속과 실리콘 간에 살리사이드 반응이 일어나게 함으로써 실리사이드층(8)을 형성한다. 이때, 온도와 시간을 조절하여 적당한 두께만큼 금속과 실리콘이 반응하게 함으로써, 반응하지 않은 금속층(7)을 남긴다.
제6(b)도를 참조하면, 산화막 스페이서(6)와 실리콘 기판(1), 그리고 실리사이드층(8)에 손상(attack)을 주지 않는 식각 용액(etchant)을 사용하여 반응하지 않고 남아있는 금속층(7)만을 선택적으로 제거한다. 그 결과, 폴리실리콘 게이트(3)과 소오스/드레인 영역(5)이 실리사이드층(8)으로 덮이게 된다.
이어서, 도시하지는 않았으나, 결과물의 전면에 절연막을 형성하고 사진식각 공정을 통해 상기 절연막을 식각하여 실리사이드층(8)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀의 상부에 금속층을 증착한다.
상술한 바와 같은 종래의 살리사이드 공정에 의하면 다음과 같은 이점들을 얻을 수 있다.
① 실리사이드의 비저항(ρsh)이 통상 1.2Ω/sq으로 확산 접합 영역의 40~120Ω/sq에 비해 극히 작기 때문에 면저항(Rsh) 값이 매우 작다.
② 전체 면적이 동일한 소자에 있어서, 실리사이드층과 실리콘층 간의 콘택면적이 통상적인 금속층과 실리콘층 간의 콘택 면적에 비해 훨씬 크기 때문에 동일한 콘택 비저항(ρc) 값에 대하여 콘택 저항(Rc)이 많이 줄어든다.
③ 실리사이드층과 금속층 간의 계면에 존재하는 콘택 비저항(ρc) 값은 통상 ≤ 10-19-cm2으로 금속층과 실리콘층 간의 비콘택(specific contact) 저항값인 ∼10-17Ω-cm2에 비해 두 오더 정도 작기 때문에, 실리사이드층 위에 형성하는 금속 콘택에서 금속층과 실리사이드층 간의 콘택 저항(Rc)이 무시할 수 있을 정도로 작다.
④ 확산 콘택 영역과 폴리실리콘 게이트 위에 동시에 셀프-얼라인되도록 실리사이드층을 형성하기 때문에 마스크 공정이 추가되지 않는다.
따라서, 본 발명의 목적은 워드라인 시밍 현상을 제거하고 소오스 라인 저항과 워드라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 워드라인을 일직선으로 레이아웃하여 셀 어레이의 레이아웃 면적을 축소하고 소오스 라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 또다른 목적은 SAS 공정과 실리사이드 공정을 이용하여 워드라인 시밍 현상을 제거하고 소오스 라인 저항과 워드라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 SAS 공정과 살리사이드 공정을 이용하여 워드라인을 일직선으로 레이아웃하여 셀 어레이의 레이아웃 면적을 축소하고 소오스 라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
제1도는 종래 방법에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
제2도는 제1도의 d-d′선에 따른 단면도이다.
제3(a)도 및 제3(b)도는 종래의 SAS 공정을 설명하기 위한 단면도들이다.
제4도는 종래의 SAS 공정을 이용한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
제5도는 종래의 다른 방법에 의한 불휘발성 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
제6(a)도 및 제6(b)도는 종래의 실리사이드 공정을 설명하기 위한 단면도들이다.
제7도는 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
제8(a)도 및 제14도는 제7도에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.
제15도는 본 발명의 제2 실시예에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
제16도 및 제22(b)도는 제15도에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
100, 200 : 실리콘 기판 101, 201 : 액티브 영역
102 : 필드 산화막 104, 204 : 터널 산화막
106, 206 : 제1 도전층 108, 208 : 층간 유전막
110, 210 : 컨트롤 게이트 112, 212 : 제1 절연층
116, 216 : 소오스/드레인 영역 118, 218 : 스페이서
120, 219 : 제1 금속층 124, 220 : 제3 절연층
122, 222 : 티타늄 실리사이드층 224 : 제4 절연층
126, 226 : 비트라인 콘택 128, 228 : 소오스 라인 콘택
130, 230 : 비트라인 132, 232 : 소오스 라인
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 형성된 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인; 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역; 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 및 드레인 영역; 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역 ; 및 상기 제1 액티브 영역의 드레인 영역의 상부와 상기 제3 액티브 영역의 상부, 그리고 상기 워드라인을 형성하는 컨트롤 게이트의 상부에 형성된 금속 실리사이드층을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 금속 실리사이드층의 상부에 형성되며, 상기 제1 액티브 영역의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택 및 상기 제3 액티브 영역과 더미 소오스 라인을 연결하기 위한 소오스 라인 콘택을 더 구비한다.
바람직하게는, 상기 액티브 영역들 사이에 형성된 필드 영역을 더 구비한다.
바람직하게는, 상기 금속 실리사이드층은 상기 제2 액티브 영역의 드레인 영역의 상부에도 형성된다.
바람직하게는, 상기 금속 실리사이드층은 상기 제1 액티브 영역의 소오스 영역의 상부에도 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 형성된 제1 액티브 영역; 상기 메모리 셀 어레이 내에서 일직선으로 레이아웃되어 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인; 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역; 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 및 드레인 영역; 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역 ; 상기 제1 액티브 영역의 드레인 영역의 상부, 상기 제2 액티브 영역의 소오스 및 드레인 영역의 상부, 그리고 상기 제3 액티브 영역의 상부에 형성된 금속 실리사이드층; 및 상기 제1 액티브 영역의 드레인 영역상의 금속 실리사이드층의 상부와 상기 워드라인의 가장자리에 걸쳐서 형성되고, 상기 제2 액티브 영역의 소오스 및 드레인 영역 상의 금속 실리사이드층과 콘택되어 상기 더미 소오스 라인과 동일하게 형성된 금속 패드를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 금속 패드의 상부에 형성되며, 상기 제1 액티브 영역의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택 및 상기 제3 액티브 영역과 더미 소오스 라인을 연결하기 위한 소오스 라인 콘택을 더 구비한다.
바람직하게는, 상기 금속 실리사이드층은 상기 제1 액티브 영역의 소오스 영역의 상부에도 형성된다.
상기 또다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 터널 산화막, 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 순차적으로 적층된 스택형 게이트를 형성하는 단계; SAS 마스크를 사용하여 소오스 액티브 영역의 필드 산화막을 제거하는 단계; 상기 결과물의 상부에 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 스택형 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 결과물의 상부에 제1 금속층을 형성하는 단계; 그리고 살리사이드 공정에 의해 상기 제1 금속층과 실리콘과의 콘택 영역에만 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 스택형 게이트를 형성하는 단계는, 상기 필드 산화막이 형성된 기판의 상부에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하는 단계; 상기 필드 산화막 상부의 플로팅 게이트를 식각하는 단계; 상기 결고물의 상부에 층간 유전막 및 컨트롤 게이트를 순차적으로 형성하는 단계; 및 상기 컨트롤 게이트, 층간 유전막 및 플로팅 게이트를 식각하여 스택형 게이트를 형성하는 단계로 이루어진다.
바람직하게는, 상기 SAS 마스크는 소오스 영역 양옆의 스택형 게이트의 상부에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 패터닝된다.
바람직하게는, 상기 소오스/드레인 영역을 형성하는 단계에서 복수개의 마스크를 사용하여 서로 다른 구조의 소오스/드레인 영역을 형성한다.
바람직하게는, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 결과물의 상부에 산화 공정을 실시하여 산화막을 형성하는 단계를 더 구비한다.
바람직하게는, 상기 금속 실리사이드층을 형성하는 단계는, 상기 제1 금속층이 형성된 기판에 700℃ 이하의 열을 가하여 제1 금속층과 실리콘과의 콘택 영역에서 실리사이드 반응을 일으키는 단계; 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계; 상기 결과물에 700℃ 이상의 열을 가하는 단계; 및 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계로 이루어진다.
바람직하게는, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 드레인 영역 및 소오스 영역 상부의 금속 실리사이드층을 노출시키는 비트라인 콘택 및 소오스 라인 콘택을 형성하는 단계; 및 상기 결과물의 상부에 제2 금속층을 증착하고 이를 패터닝하여, 상기 비트라인 콘택을 통해 금속 실리사이드층과 연결되는 비트라인 및 상기 소오스 라인 콘택을 통해 금속 실리사이드층과 연결되는 더미 소오스 라인을 형성하는 단계를 더 구비한다.
상기 또다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 터널 산화막, 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 순차적으로 적층된 스택형 게이트를 형성하는 단계; SAS 마스크를 사용하여 소오스 액티브 영역의 필드 산화막을 제거하는 단계; 상기 결과물의 상부에 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 스택형 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 결과물의 상부에 제1 금속층을 형성하는 단계; 비트라인 콘택 영역과 더미 소오스 라인 영역의 상기 제1 금속층의 상부에 절연층 패턴을 형성하는 단계; 및 살리사이드 공정에 의해 상기 제1 금속층과 실리콘과의 콘택 영역에만 금속 살리사이드층을 형성하고, 상기 절연층 패턴과 실리사이드층의 사이에 상기 제1 금속층으로 이루어진 금속 패드를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 금속 살리사이드층을 형성하는 단계는, 상기 절연층 패턴이 형성된 기판에 700℃ 이하의 열을 가하여 제1 금속층과 실리콘과의 콘택 영역에서 실리사이드 반응을 일으키는 단계; 상기 절연층 패턴이 형성되지 않은 영역의 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계; 상기 결과물에 700℃ 이상의 열을 가하는 단계; 및 상기 절연층 패턴이 형성되지 않은 영역의 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계로 이루어진다.
바람직하게는, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층 및 절연층 패턴을 식각하여 상기 드레인 영역 및 소오스 영역 상부의 금속 패드를 노출시키는 비트라인 콘택 및 소오스 라인 콘택을 형성하는 단계; 및 상기 결과물의 상부에 제2 금속층을 증착하고 이를 패터닝하여, 상기 비트라인 콘택을 통해 금속 패드와 연결되는 비트라인 및 상기 소오스 라인 콘택을 통해 금속 패드와 연결되는 더미 소오스 라인을 형성하는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 의하면, SAS 공정을 이용하여 워드라인과 워드라인 사이의 간격을 줄일 수 있으며, 실리사이드 공정을 이용하여 메모리 셀의 소오스/드레인 영역과 워드라인용 컨트롤 게이트의 상부에 실리사이드층을 형성함으로써 소오스 라인 저항 및 워드라인 저항을 줄일 수 있다. 따라서, 셀 어레이의 집적도를 증가시킬수 있다. 또한, 실리사이드 공정으로 워드라인에 실리사이드층을 형성하므로 워드라인의 시밍 현상을 개선할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제7도는 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도로서, 제4도에 도시한 종래의 레이아웃과 동일하다.
제7도를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(130) 및 워드라인(110)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(110)과 금속층으로 이루어진 비트라인(130)이 직교하는 영역에 플로팅 게이트(106)와 컨트롤 게이트(110)가 적층된 스택형 게이트 구조로 이루어진 단위 셀이 형성된다. 두 개의 단위 셀은 하나의 비트라인 콘택(126)에 의해 비트라인(130)과 연결된다. 상기 플로팅 게이트(106)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트와 분리된다. 상기 컨트롤 게이트(110)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(106)를 포함하여 이웃한 셀의 컨트롤 게이트와 연결됨으로써 워드라인을 형성한다.
상기 비트라인(130)의 하부에는 비트라인과 평행한 제1 액티브 영역(101a)이 형성된다. 복수개의 비트라인(130)마다 비트라인에 평행한 더미 소오스 라인(132)이 형성되며, 상기 더미 소오스 라인(132)의 하부에는 더미 소오스 라인과 평행한 제2 액티브 영역(101b)이 형성된다. 상기 비트라인(130)과 워드라인(110)이 교차하는 부위에 단위 셀이 형성되는 것과 마찬가지로, 상기 더미 소오스 라인(132)과 워드라인(110)이 교차하는 부위의 제2 액티브 영역(101b)에 더미 셀이 형성된다. 인접한 단위 셀들은 서로 반대 방향으로 형성되어 소오스/드레인 영역을 공유하며, 제3 액티브 영역(101c)이 워드라인(110)을 따라 상기 소오스 영역에 셀프-얼라인되어 형성된다. 여기서, 상기 제3 액티브 영역(101c)은 SAS 공정에 의해 형성되는 공통 소오스 라인을 일컫는다.
또한, 본 발명의 NOR형 플래쉬 EEPROM 셀 어레이에 의하면, 상기 제1 및 제2 액티브 영역(101a, 101b)의 소오스/드레인 영역의 상부와 상기 제3 액티브 영역(101c)의 상부, 그리고 상기 워드라인을 형성하는 컨트롤 게이트(110)의 상부에 금속 실리사이드층(도시하지 않음)이 형성된다. 상기 금속 실리사이드층의 상부에는 제1 액티브 영역(101a)의 드레인 영역과 비트라인(130)을 연결하기 위한 비트라인 콘택(126) 및 상기 제3 액티브 영역(101c)과 더미 소오스 라인(132)을 연결하기 위한 소오스 라인 콘택(128)이 형성된다.
제8(a)도 내지 제14도는 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 (a)도는 제7도의 A-A'선에 따른 단면도이고, 각 (b)도는 제7도의 B-B′선에 따른 단면도이다.
제8(a)도 및 제8(b)도는 메모리 셀의 스택형 게이트를 형성하는 단계를 도시한다.
먼저, p형의 실리콘 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n형 웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n형 웰을 제외한 기판 표면 및 상기 n형 웰 내의 메모리 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p형 웰을 형성한다. 통상적으로, 주변 회로부의 NMOS 트랜지스터가 형성되어질 웰을 p형 웰이라 칭하고, 상기 n형 웰 내의 메모리 셀 어레이 영역에 형성되는 웰을 포켓 p형 웰(pocket p-well)이라 칭한다.
이어서, 상기와 같이 웰을 형성한 후, 통상의 아이솔레이션 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정이나 버퍼-폴리실리콘 LOCOS(polysilicon buffered LOCOS; PBL) 공정을 실시하여 상기 기판(100)의 상부에 4000∼6000Å의 두께를 갖는 필드 산화막(102)을 형성하여 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각공정으로 상기 희생 산화막을 모두 제거한다.
이어서, 상기 액티브 영역의 상부에 얇은 산화막 또는 산질화막을 70∼100Å 두께로 얇게 성장시킴으로써 터널 산화막(104)을 형성한다. 계속해서, 결과물의 상부에 플로팅 게이트(106)로, 예컨대 폴리실리콘층을 화학 기상 증착(chemical vapor deposition; 이하 “CVD”라 한다) 방법에 의해 1000∼2000Å의 두께로 증착하고 인(P)을 다량 함유한 POCl3을 침적하여 상기 플로팅 게이트(106)를 n+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 어레이 영역의 필드 산화막(102) 상부의 플로팅 게이트(106)를 건식 식각으로 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 이어서, 상기 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(108)으로, 예컨대 ONO막을 형성한다. 즉, 상기 플로팅 게이트(106)를 산화시켜 약 50∼100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 100∼200Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 40Å 정도의 두께의 제2 산화막을 성장시킴으로써, 환산 산화막 두께가 150∼200Å 정도인 ONO막(108)을 형성한다. 다음에, 상기 층간 유전막(108)의 상부에 컨트롤 게이트(110)로, 예컨대 폴리실리콘층을 CVD 방법에 의해 1000∼2000Å의 두께로 증착하고 인(P)을 다량 함유한 POCl3을 침적하여 상기 컨트롤 게이트(110)를 n+형으로 도핑시킨다. 이어서, 사진식각 공정을 통해 상기 컨트롤 게이트(110), 층간 유전막(108) 및 플로팅 게이트(106)를 셀프-얼라인적으로 차례로 식각하여 메모리 셀의 스택형 게이트를 형성한다.
제9(a)도 및 제9(b)도는 SAS 식각 공정을 실시하는 단계를 도시한다. 상기와 같이 메모리 셀의 스택형 게이트를 형성한 후, 제7도의 레이아웃도에 도시한 SAS 식각 영역과 같이 메모리 셀의 소오스 영역 양옆의 컨트롤 게이트(110) 위에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 사진 공정을 통해 포토레지스트 패턴(111)을 형성한다. 이어서, 폴리실리콘막과 산화막 간에 높은 식각 선택비를 갖는 레시피(recipe)를 적용하여 상기 폴리실리콘 컨트롤 게이트(110)를 마스크로 하여 노출된 소오스 영역의 필드 산화막(102)을 식각한다.
제10(a)도 및 제10(b)도는 메모리 셀의 소오스/드레인 영역(116a, l16b) 및 공통 소오스 라인 (즉, 제3 액티브 영역)(101c)을 형성하는 단계를 도시한다. 상기 SAS 포토레지스트 패턴(111)을 제거한 후, 셀 어레이 영역에 n+불순물(114), 예컨대 비소(As)를 5.0E15#/cm3의 도즈와 75keV의 에너지로 이온주입함으로써 메모리 셀의 소오스/드레인 영역(116a, l16b)을 형성한다. 이와 동시에, 상기 SAS 식각 공정에 의해 노출된 소오스 액티브 영역에도 상기 n+불순물(114)이 이온주입됨으로써 워드라인 방향으로 인접한 셀의 소오스 영역들을 연결시키는 공통 소오스 라인(101c)을 형성한다.
여기서, 도시하지는 않았으나, 복수개의 마스크를 사용하여 여러 종류의 소오스/드레인 접합 구조를 형성할 수도 있다.
이어서, 상기와 같이 소오스/드레인 영역(116a, 116b) 및 공통 소오스 라인(101c)을 형성한 후, 열산화 공정을 진행하여 노출된 실리콘 기판 상에서 100Å 내외의 두께를 갖는 제1 절연층(112)을 형성한다. 상기 제1 절연층(112)은 스택형 게이트를 형성하기 위한 셀프-얼라인 식각 공정시 터럴 산화막(104)이 받은 손상(damage)을 큐어링함과 동시에, 기주입된 불순물을 스택형 게이트의 엣지와 적절히 오버랩되도록 원하는 깊이까지 확산시키는 역할을 한다. 또한, 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 차단막을 형성하여 주기 위하여 상기 이온주입 공정 전에 열산화 공정을 실시하여 제1 절연층(112)을 형성하고, 상기 이온주입 공정 후에 실시되는 후속 열처리 공정에 의해 기주입된 불순물의 확산을 유도할 수도 있다. 또한, 소자에 영향이 없다면 상기 제1 절연층(112)을 형성하는 공정을 생략할 수 있다.
제11(a)도 및 제11(b)도는 절연막 스페이서(118)를 형성하는 단계를 도시한다. 상기와 같이 제1 절연층(112)을 형성한 후, 결과물의 상부에 제2 절연층으로서, 예컨대 500∼1500Å 두께의 산화막을 증착하고 이를 에치백(etch-back)하여 상기 스택형 게이트의 측벽에 스페이서(118)를 형성한다.
제12(a)도 및 제12(b)도는 제1 금속층(120)을 형성하는 단계를 도시한다. 상기와 같이 스페이서(118)를 형성한 후, 결과물의 상부에 실리사이드를 형성하기 위한 제1 금속층(120)으로, 예컨대 티타늄(Ti)을 스퍼터링이나 CVD 방법을 통해 300∼1000Å의 두께로 증착한다. 여기서, 상기 제1 금속층(120)으로 티타늄 대신에 8족 금속물(Pt, Pd, Co 등)을 사용할 수도 있다.
제13(a)도 및 제13(b)도는 티타늄 실리사이드층(122)을 형성하는 단계를 도시한다. 상기와 같이 제1 금속층(120)을 형성한 후, 웨이퍼에 첫 번째로 700℃ 이하의 열, 바람직하게는 650℃, 질소(N2) 분위기에서 30분 정도 열을 가하여 티타늄층(120)과 실리콘과의 콘택 영역에서 티타늄과 실리콘 간에 실리사이드 반응이 일어나게 함으로써 티타늄 실리사이드층(TiSix)(122)을 형성한다. 이때, 상기 열처리의 온도와 시간을 조절하여 적당한 두께만큼만 반응하게 함으로써 반응하지 않은 티타늄층을 남긴다. 이어서, 산화막, 실리콘 기판(100) 및 티타늄 실리사이드층(122)에는 손상을 주지 않는 식각 용액, 예컨대 황산(H2SO4) 또는 질산(NH4OH)을 사용한 습식 식각 방법으로 반응하지 않고 남아있는 티타늄층(120)만을 선택적으로 제거한다. 그 결과, 노출된 소오스/드레인 영역(116a, l16b), 공통 소오스 라인(101c) 및 컨트롤 게이트(110)의 상부가 티타늄 실리사이드층(122)으로 덮이게 된다. 다음에, 웨이퍼에 두 번째로 700℃ 이상의 열, 바람직하게는 850℃, 질소(N2) 분위기에서 30분 정도 열을 가하여 첫 번째 실리사이드 반응으로 형성된 티타늄 실리사이드(TiSix)를 완전한 티타늄 실리사이드(TiSi2)로 형성한다. 계속해서, 산화막, 실리콘 기판(100) 및 실리사이드층(122)에는 손상을 주지 않는 식각 용액, 예컨대 H2SO4또는 NH4OH를 사용한 습식 식각 방법으로 반응하지 않고 남아있는 티타늄층(120)만을 선택적으로 제거한다.
여기서, 상기한 두 번째 열처리와 선택적 습식 식각 공정을 생략하고 후속하는 공정들에서 적당한 열, 예컨대 750∼950℃의 열을 가할 수도 있다.
제14도는 제7도의 A-A′선에 따른 단면도이다. 상기와 같이 티타늄 실리사이드층(122)을 형성한 후, 결과물의 상부에 제3 절연층(124)을 증착한다. 구체적으로, 티타늄 실리사이드층(122)이 형성된 결과물의 상부에 고온 산화막(HTO)을 약 1000Å의 두께로 증착한 후, 그 위에 BPSG막을 약 5000Å의 두께로 증착하고 900℃에서 리플로우(reflow) 공정을 수행하여 상기 BPSG막의 표면을 평탄화시킴으로써 제3 절연층(124)을 형성한다.
이어서, 사진식각 공정을 통해 셀의 드레인 영역(l16b) 상부에 적층되어 있는 제3 절연층(124)을 식각하여 비트라인 콘택(126)을 형성한다. 바람직하게는, 습식 식각과 건식 식각을 연속적으로 실시하여 콘택홀을 형성함으로써, 콘택 프로파일을 개선한다. 이때, 예컨대 16∼32 비트마다 하나씩 소오스 영역(116a)의 상부에 적층되어 있는 제3 절연층(124)도 식각되어 소오스 라인 콘택(제7도의 참조 번호 128)이 형성된다. 상기 소오스 라인 콘택은 필요에 따라 원하는 간격으로 형성한다.
다음에, 상기 콘택홀들이 형성된 결과물의 상부에 제2 금속층으로, 예컨대 실리사이드층이나 폴리사이드층을 증착하고 이를 사진식각 공정을 통해 패터닝함으로써, 비트라인 콘택(126)을 통해 셀의 드레인 영역(l16b)에 전기적으로 연결되는 비트라인(130)을 형성한다. 이때, 상기 소오스 라인 콘택을 통해 공통 소오스 라인(101c)에 전기적으로 연결되는 더미 소오스 라인(제7도의 참조 번호 132)이 함께 형성된다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 살리사이드 공정으로 워드라인(110)에 실리사이드층을 형성하기 때문에, 폴리실리콘층에 실리사이드층을 증착하는 종래의 방법에서 발생하는 워드라인의 시밍 현상을 개선할 수 있다. 또한, 메모리 셀의 소오스/드레인 영역(116a, 116b)과 워드라인용 컨트롤 게이트(110)의 상부에 실리사이드층(122)을 형성함으로써 소오스 라인 저항 및 워드라인 저항을 줄일 수 있다.
제15도는 본 발명의 제2 실시예에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
제15도를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(230) 및 워드라인(210)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(210)과 금속층으로 이루어진 비트라인(230)이 직교하는 영역에 플로팅 게이트(206)와 컨트롤 게이트(210)가 적층된 스택형 게이트 구조로 이루어진 단위 셀이 형성된다. 두 개의 단위 셀은 하나의 비트라인 콘택(도시하지 않음)에 의해 비트라인(230)과 연결된다. 상기 플로팅 게이트(206)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트와 분리된다. 상기 컨트롤 게이트(210)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(206)를 포함하여 이웃한 셀의 컨트롤 게이트와 연결됨으로써 워드라인을 형성한다.
상기 비트라인(230)의 하부에는 비트라인과 평행한 제1 액티브 영역(201a)이 형성된다. 복수개의 비트라인(230)마다 비트라인에 평행한 더미 소오스 라인(232)이 형성되며, 상기 더미 소오스 라인(232)의 하부에는 더미 소오스 라인과 평행한 제2 액티브 영역(201b)이 형성된다. 상기 비트라인(230)과 워드라인(210)이 교차하는 부위에 단위 셀이 형성되는 것과 마찬가지로, 상기 더미 소오스 라인(232)과 워드라인(210)이 교차하는 부위의 제2 액티브 영역(201b)에 더미 셀이 형성된다. 인접한 단위 셀들은 서로 반대 방향으로 형성되어 소오스/드레인 영역을 공유하며, 제3 액티브 영역(201c)이 워드라인(210)을 따라 상기 소오스 영역에 셀프-얼라인되어 형성된다. 여기서, 상기 제3 액티브 영역(201c)은 SAS 공정에 의해 형성되는 공통 소오스 라인을 일컫는다.
또한, 본 발명의 NOR형 플래쉬 EEPROM 셀 어레이에 의하면, 상기 제1 액티브 영역(201b)의 소오스/드레인 영역의 상부, 상기 제2 액티브 영역(201b)의 소오스/드레인 영역의 상부, 그리고 상기 제3 액티브 영역(201c)의 상부에 금속 실리사이드층(222)이 형성된다. 인접한 두 개의 셀이 공유하는 드레인 영역은 그 상부에 형성된 비트라인 콘택을 통해 비트라인(230)과 연결되며, 제3 액티브 영역(201c)은 복수개의 비트라인마다 제2 액티브 영역(201c) 상에 형성된 소오스 라인 콘택(도시하지 않음)을 통해 더미 소오스 라인(232)에 연결된다.
제16도 내지 제22(b)도는 본 발명의 제2 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 (a)도는 제15도의 C-C′선에 따른 단면도이고, 각 (b)도는 제7도의 D-D′선에 따른 단면도이다. 또한, 제16도 내지 제19도의 단계까지는 제15도의 C-C′선 및 D-D′선에 따른 단면들이 동일하므로 도면을 하나씩만 제시하였다.
제16도는 메모리 셀의 스택형 게이트를 형성하는 단계를 도시한다. 먼저, 상술한 본 발명의 제1 실시예와 동일한 제조 공정으로 p형 실리콘 기판(200)의 상부에 웰 및 필드 산화막(도시하지 않음)을 순차적으로 형성한 후, 기판(200)의 액티브 영역 상에 얇은 산화막 또는 산질화막을 80∼120Å 두께로 얇게 성장시킴으로써 터널 산화막(204)을 형성한다. 계속해서, 결과물의 상부에 플로팅 게이트(206)로, 예컨대 폴리실리콘층을 CVD 방법에 의해 1500Å 내외의 두께로 증착하고 인(P)을 다량 함유한 POCl3을 침적하여 상기 플로팅 게이트(206)를 n+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 어레이 영역의 필드 산화막 상부의 플로팅 게이트(206)를 건식 식각으로 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 이어서, 상기 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(208)으로, 예컨대 ONO막을 환산 산화막 두께가 150∼200Å 정도가 되도록 형성한다. 다음에, 상기 층간 유전막(208)의 상부에 컨트롤 게이트(210)로, 예컨대 n+형으로 도핑된 폴리실리콘층(210a) 및 텅스텐 실리사이드층(WSix)(210b)을 CVD 방법에 의해 각각 1500Å의 두께로 증착한 후, 상기 컨트롤 게이트(210)의 상부에 예컨대 질화막을 1000∼2000Å 정도의 두께로 증착하여 제1 절연층(212)을 형성한다. 이어서, 사진식각 공정을 통해 상기 제1 절연층(212), 컨트롤 게이트(210), 층간 유전막(208) 및 플로팅 게이트(206)를 셀프-얼라인적으로 차례로 식각하여 메모리 셀의 스택형 게이트를 형성한다.
제17도는 SAS 식각 공정을 실시하는 단계를 도시한다. 상기와 같이 메모리 셀의 스택형 게이트를 형성한 후, 제15도의 레이아웃도에 도시한 SAS 식각 영역과 같이 메모리 셀의 소오스 영역 양옆의 컨트롤 게이트(210) 위에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 사진 공정을 통해 포토레지스트 패턴(213)을 형성한다. 이어서, 질화막과 산화막 간에 높은 식각 선택비를 갖는 레시피를 적용하여 상기 제1 절연층(212)을 마스크로 하여 노출된 소오스 영역의 필드 산화막을 식각한다.
제18도는 메모리 셀의 소오스/드레인 영역(216a, 216b) 및 공통 소오스 라인(즉, 제3 액티브 영역)(제15도의 참조 번호 201c)을 형성하는 단계를 도시한다. 상기 SAS 포토레지스트 패턴(213)을 제거한 후, 셀 어레이 영역에 n+불순물(214), 예컨대 비소(As)를 5.0E15#/cm3의 도즈와 75keV의 에너지로 이온주입함으로써 메모리 셀의 소오스/드레인 영역(216a, 216b)을 형성한다. 이와 동시에, 상기 SAS 식각 공정에 의해 노출된 소오스 액티브 영역에도 상기 n+불순물(214)이 이온주입됨으로써 워드라인 방향으로 인접한 셀의 소오스 영역들을 연결시키는 공통 소오스 라인을 형성한다.
여기서, 도시하지는 않았으나, 복수개의 마스크를 사용하여 여러 종류의 소오스/드레인 접합 구조를 형성할 수도 있다. 또한, 상기와 같이 소오스/드레인 영역(216a, 216b)을 형성한 후, 열산화 공정을 진행하여 노출된 실리콘 기판 상에서 100Å 내외의 두께를 갖는 산화막(도시하지 않음)을 형성할 수도 있다. 상기 산화막은 스택형 게이트를 형성하기 위한 셀프-얼라인 식각 공정시 터널 산화막(204)이 받은 손상을 큐어링함과 동시에, 기주입된 불순물을 스택형 게이트의 엣지와 적절히 오버랩되도록 원하는 깊이까지 확산시키는 역할을 한다. 또한, 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 차단막을 형성하여 주기 위하여 상기 이온 주입 공정 전에 열산화 공정을 실시하여 산화막을 형성하고, 상기 이온주입 공정후에 실시되는 후속 열처리 공정에 의해 기주입된 불순물의 확산을 유도할 수도 있다.
제19도는 상기 결과물의 상부에 제2 절연층으로서, 예컨대 500∼1500Å 두께의 산화막을 증착하고 이를 에치백하여 상기 스택형 게이트의 측벽에 스페이서(218)를 형성하는 단계를 도시한다.
제20(a)도 및 제20(b)도는 제1 금속층(219) 및 제3 절연층(220)을 형성하는 단계를 도시한다. 상기와 같이 스페이서(218)를 형성한 후, 결과물의 상부에 실리사이드를 형성하기 위한 제1 금속층(219)으로, 예컨대 티타늄(Ti)을 스퍼터링이나 CVD 방법을 통해 300∼1000Å의 두께로 증착한다. 여기서, 상기 제1 금속층(219)으로 티타늄 대신에 8족 금속물(Pt, Pd, Co 등)을 사용할 수도 있다. 이어서, 상기 제1 금속층(219)의 상부에 제3 절연층(220)으로서, 예컨대 산화막을 CVD 방법에 의해 1000∼2000Å의 두께로 증착한 후, 제15도의 레이아웃도에 도시한 마스크 패턴(221)과 같이 사진 공정을 이용하여 비트라인 콘택이 형성될 영역과 더미 소오스 라인 영역에 포토레지스트 패턴(221)을 형성한다.
제21(a)도 및 제21(b)도는 티타늄 실리사이드층(222)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(221)을 식각 마스크로 이용하여 노출된 제3 절연층(220)을 식각함으로써, 비트라인 콘택 영역과 더미 소오스 라인 영역에 절연층 패턴(222a)을 형성한다. 이어서, 상기 포토레지스트 패턴(221)을 제거한 후, 웨이퍼에 첫 번째로 700℃ 이하의 열, 바람직하게는 650℃, 질소(N2) 분위기에서 30분 정도 열을 가하여 티타늄층(219)과 실리콘과의 콘택 영역에서 티타늄과 실리콘 간에 실리사이드 반응이 일어나게 함으로써 티타늄 실리사이드층(TiSix)(222)을 형성한다. 이때, 상기 열처리의 온도와 시간을 조절하여 적당한 두께만큼만 반응하게 함으로써 반응하지 않은 티타늄층을 남긴다. 이어서, 산화막, 실리콘 기판(200) 및 티타늄 실리사이드층(222)에는 손상을 주지 않는 식각 용액, 예컨대 H2SO4또는 NH4OH를 사용한 습식 식각 방법으로 절연층 패턴(220a)이 제거된 영역의 반응하지 않고 남아있는 티타늄층만을 선택적으로 제거한다. 그 결과, 공통 소오스 라인 및 소오스 영역(216a)은 티타늄 실리사이드층(222)으로 덮이게 되고, 비트라인 콘택 영역과 더미 소오스 라인 영역의 절연층 패턴(220a)이 형성된 영역에는 티타늄층이 그대로 남아 금속 패드(219a)를 형성한다. 상기 금속 패드(219a)는 단위 셀의 드레인 영역(216b) 상의 티타늄 실리사이드층(222)의 상부와 상기 워드라인(210)의 가장자리에 걸쳐서 형성되고, 상기 더미 소오스 라인 영역의 소오스 및 드레인영역(216a, 216b) 상의 티타늄 실리사이드층(222)과 콘택되어 더미 소오스 라인과 동일하게 형성된다.
다음에, 웨이퍼에 두 번째로 700℃ 이상의 열, 바람직하게는 850℃, 질소(N2) 분위기에서 30분 정도 열을 가하여 첫 번째 실리사이드 반응으로 형성된 티타늄 실리사이드(TiSix)를 완전한 티타늄 실리사이드(TiSi2)로 형성한다. 계속해서, 티타늄만 제거하는 식각 용액, 예컨대 H2SO4또는 NH4OH를 사용한 습식 식각 방법으로 절연층 패턴(220a)이 제거된 영역의 반응하지 않고 남아있는 티타늄층만을 선택적으로 제거한다. 여기서, 상기한 두 번째 열처리와 선택적 습식 식각 공정을 생략하고 후속하는 공정들에서 적당한 열, 예컨대 750~950℃의 열을 가할 수도 있다.
제22(a)도 및 제22(b)도는 비트라인(230) 및 더미 소오스 라인(232)을 형성하는 단계를 도시한다. 상기와 같이 티타늄 실리사이드층(222)을 형성한 후, 결과물의 상부에 제2 절연층(224)을 증착한다. 구체적으로, 티타늄 실리사이드층(222)이 형성된 결과물의 상부에 고온 산화막(HTO)을 약 1000Å의 두께로 증착한 후, 그 위에 BPSG막을 약 5000Å의 두께로 증착하고 900℃에서 리플로우 공정을 수행하여 상기 BPSG막의 표면을 평탄화시킴으로써 제4 절연층(224)을 형성한다.
이어서, 사진식각 공정을 통해 단위 셀의 드레인 영역(216b) 및 더미 소오스 라인 영역의 소오스 영역(216a)의 상부에 적층되어 있는 제3 절연층(224) 및 절연층 패턴(220a)을 식각하여 금속 패드(219a)를 노출시키는 비트라인 콘택(226) 및 소오스 라인 콘택(228)을 형성한다. 바람직하게는, 습식 식각과 건식 식각을 연속적으로 실시하여 콘택홀을 형성함으로써, 콘택 프로파일을 개선한다. 상기 소오스 라인 콘택(228)은 필요에 따라 원하는 간격으로 형성한다.
다음에, 상기 콘택홀들이 형성된 결과물의 상부에 제2 금속층으로, 예컨대 실리사이드층이나 폴리사이드층을 증착하고 이를 사진식각 공정을 통해 패터닝함으로써, 비트라인 콘택(226) 및 금속 패드(219a)를 통해 셀의 드레인 영역(216b)에 전기적으로 연결되는 비트라인(230), 및 소오스 라인 콘택(228) 및 금속 패드(219b)를 통해 공통 소오스 라인에 전기적으로 연결되는 더미 소오스 라인(232)을 형성한다.
상술한 바와 같이 본 발명의 제2 실시예에 의하면, 더미 소오스 라인(232) 영역의 소오스/드레인 영역(216a, 216b) 상에 형성된 실리사이드층(222)과 콘택되는 금속 패드(219a)를 상기 더미 소오스 라인(232)과 동일하게 형성하고 상기 금속 패드(219a)의 상부에 소오스 라인 콘택(228)을 형성하므로, 소오스 라인 콘택(228)의 형성을 위한 여분의 면적이 불필요해진다. 따라서, 워드라인(210)을 하나의 직선으로 레이아웃할 수 있어 레이아웃 면적을 축소하고 공정 상의 로딩 효과를 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
① 살리사이드 공정으로 워드라인에 실리사이드층을 형성하기 때문에, 폴리실리콘층에 실리사이드층을 증착하는 종래의 방법에서 발생하는 워드라인의 시밍 현상을 개선할 수 있다.
② SAS 공정으로 공통 소오스 라인 (즉, 제3 액티브 영역)을 형성하여 워드라인과 워드라인 사이의 간격을 줄일 수 있으며, 메모리 셀의 소오스/드레인 영역과 워드라인용 컨트롤 게이트의 상부에 실리사이드층을 형성함으로써 소오스 라인 저항 및 워드라인 저항을 줄일 수 있다. 따라서, N개의 비트라인마다 하나씩 형성하던 더미 소오스 라인을 (N + x)개마다 하나씩 형성할 수 있어 메모리 셀 어레이의 집적도를 증가시킬 수 있다.
③ 더미 소오스 라인이 형성되는 제2 액티브 영역의 소오스/드레인 영역 상에 형성된 실리사이드층과 콘택되는 금속 패드를 상기 더미 소오스 라인과 동일하게 형성하고 상기 금속 패드의 상부에 소오스 라인 콘택을 형성하므로, 소오스 라인 콘택의 형성을 위한 여분의 면적이 불필요해진다. 따라서, 워드라인을 하나의 직선으로 레이아웃할 수 있어 레이아웃 면적을 축소하고 공정 상의 로딩 효과를 감소시킬 수 있다.
④ 비트라인 콘택을 실리사이드와 실리콘과의 콘택으로 형성하므로 콘택 저항을 줄일 수 있다.
⑤ 실리사이드와 실리콘과의 콘택 및 금속 패드를 이용하여 비트라인 콘택을 형성할 수 있으므로, 상기 금속 패드에 의해 상대적으로 큰 콘택홀을 형성할 수 있어 공정상의 어려움이나 콘택홀에서의 세정 이슈와 같은 문제를 해결할 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인과, 상기 비트라인과 평행하면서 그 하부에 형성된 제1액티브 영역과, 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인과, 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀과, 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인과, 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역과, 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 영역 및 드레인 영역과, 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역과, 상기 제1 액티브 영역의 드레인 영역의 상부와 상기 제3 액티브 영역의 상부, 그리고 상기 워드라인을 형성하는 컨트롤 게이트의 상부에 형성된 금속 실리사이드층을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 금속 실리사이드층의 상부에 형성되며, 상기 제1 액티브 영역의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택 및 상기 제3 액티브 영역과 더미 소오스 라인을 연결하기 위한 소오스 라인 콘택을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 액티브 영역들 사이에 형성된 필드 영역을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 금속 실리사이드층은 상기 제2 액티브 영역의 소오스 및 드레인 영역의 상부에도 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 금속 실리사이드층은 상기 제1 액티브 영역의 소오스 영역의 상부에도 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인과, 상기 비트라인과 평행하면서 그 하부에 형성된 제1 액티브 영역과, 상기 메모리 셀 어레이 내에서 일직선으로 레이아웃되어 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인과, 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀과, 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인과, 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역과, 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 영역 및 드레인 영역과, 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역과, 상기 제1 액티브 영역의 드레인 영역의 상부, 상기 제2 액티브 영역의 소오스 및 드레인 영역의 상부, 그리고 상기 제3 액티브 영역의 상부에 형성된 금속 실리사이드층, 및 상기 제1 액티브 영역의 드레인 영역 상의 금속 실리사이드층의 상부와 상기 워드라인의 가장자리에 걸쳐서 형성되고, 상기 제2 액티브 영역의 소오스 및 드레인 영역 상의 금속 실리사이드층과 콘택되어 상기 더미 소오스 라인과 동일하게 형성된 금속 패드를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 금속 패드의 상부에 형성되며, 상기 제1 액티브 영역의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택 및 상기 제3 액티브 영역과 더미 소오스 라인을 연결하기 위한 소오스 라인 콘택을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제6항에 있어서, 상기 액티브 영역들 사이에 형성된 필드 영역을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제6항에 있어서, 상기 금속 실리사이드층은 상기 제1 액티브 영역의 소오스 영역의 상부에도 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메로리 셀 어레이를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 터널 산화막, 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 순차적으로 적층된 스택형 게이트를 형성하는 단계; 셀프-얼라인 소오스(SAS) 마스크를 사용하여 소오스 액티브 영역의 필드 산화막을 제거하는 단계; 상기 결과물의 상부에 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 스택형 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 결과물의 상부에 제1 금속층을 형성하는 단계; 그리고 살리사이드 공정에 의해 상기 제1 금속층과 실리콘과의 콘택 영역에만 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 스택형 게이트를 형성하는 단계는, 상기 필드 산화막이 형성된 기판의 상부에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하는 단계; 상기 필드 산화막 상부의 플로팅 게이트를 식각하는 단계; 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트를 순차적으로 형성하는 단계 ; 및 상기 컨트롤 게이트, 층간 유전막 및 플로팅 게이트를 식각하여 스택형 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제10항에 있어서, 상기 SAS 마스크는 소오스 영역 양옆의 스택형 게이트의 상부에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 패터닝된 것임을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제10항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계에서 복수개의 마스크를 사용하여 서로 다른 구조의 소오스/드레인 영역을 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제10항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 결과물의 상부에 산화 공정을 실시하여 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제10항에 있어서, 상기 금속 실리사이드층을 형성하는 단계는, 상기 제1 금속층이 형성된 기판에 700℃ 이하의 열을 가하여 제1 금속층과 실리콘과의 콘택 영역에서 실리사이드 반응을 일으키는 단계; 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계; 상기 결과물에 700℃ 이상의 열을 가하는 단계; 및 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제10항에 있어서, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 드레인 영역 및 소오스 영역 상부의 금속 실리사이드층을 노출시키는 비트라인 콘택 및 소오스 라인 콘택을 형성하는 단계; 및 상기 결과물의 상부에 제2 금속층을 증착하고 이를 패터닝하여, 상기 비트라인 콘택을 통해 금속 실리사이드층과 연결되는 비트라인 및 상기 소오스 라인 콘택을 통해 금속 실리사이드층과 연결되는 더미 소오스 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 터널 산화막, 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 순차적으로 적층된 스택형 게이트를 형성하는 단계; 셀프-얼라인 소오스(SAS) 마스크를 사용하여 소오스 액티브 영역의 필드 산화막을 제거하는 단계; 상기 결과물의 상부에 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 스택형 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 결과물의 상부에 제1 금속층을 형성하는 단계; 비트라인 콘택 영역과 더미 소오스 라인 영역의 상기 제1 금속층의 상부에 절연층 패턴을 형성하는 단계; 및 실리사이드 공정에 의해 상기 제1 금속층과 실리콘과의 콘택 영역에만 금속 실리사이드층을 형성하고, 상기 절연층 패턴과 실리사이드층의 사이에 상기 제1 금속층으로 이루어진 금속 패드를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 제17항에 있어서, 상기 스택형 게이트를 형성하는 단계는, 상기 필드 산화막이 형성된 기판의 상부에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하는 단계; 상기 필드 산화막 상부의 플로팅 게이트를 식각하는 단계; 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트를 순차적으로 형성하는 단계; 및 상기 컨트롤 게이트, 층간 유전막 및 플로팅 게이트를 식각하여 스택형 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  19. 제17항에 있어서, 상기 SAS 마스크는 소오스 영역 양옆의 스택형 게이트의 상부에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 패터닝된 것임을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  20. 제17항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계에서 복수개의 마스크를 사용하여 서로 다른 구조의 소오스/드레인 영역을 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  21. 제17항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 결과물의 상부에 산화 공정을 실시하여 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  22. 제17항에 있어서, 상기 금속 실리사이드층을 형성하는 단계는, 상기 절연층 패턴이 형성된 기판에 700℃ 이하의 열을 가하여 제1 금속층과 실리콘과의 콘택 영역에서 실리사이드 반응을 일으키는 단계; 상기 절연층 패턴이 형성되지 않은 영역의 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계; 상기 결과물에 700℃ 이상의 열을 가하는 단계; 및 상기 절연층 패턴이 형성되지 않은 영역의 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  23. 제17항에 있어서, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층 및 절연층 패턴을 식각하여 상기 드레인 영역 및 소오스 영역 상부의 금속 패드를 노출시키는 비트라인 콘택 및 소오스 라인 콘택을 형성하는 단계; 및 상기 결과물의 상부에 제2 금속층을 증착하고 이를 패터닝하여, 상기 비트라인 콘택을 통해 금속 패드와 연결되는 비트라인 및 상기 소오스 라인 콘택을 통해 금속 패드와 연결되는 더미 소오스 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
KR1019980013091A 1998-04-13 1998-04-13 불휘발성메모리장치및그제조방법 KR100295136B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980013091A KR100295136B1 (ko) 1998-04-13 1998-04-13 불휘발성메모리장치및그제조방법
JP32958198A JPH11307746A (ja) 1998-04-13 1998-11-19 不揮発性メモリ装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980013091A KR100295136B1 (ko) 1998-04-13 1998-04-13 불휘발성메모리장치및그제조방법

Publications (2)

Publication Number Publication Date
KR19990080091A KR19990080091A (ko) 1999-11-05
KR100295136B1 true KR100295136B1 (ko) 2001-09-17

Family

ID=19536161

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980013091A KR100295136B1 (ko) 1998-04-13 1998-04-13 불휘발성메모리장치및그제조방법

Country Status (2)

Country Link
JP (1) JPH11307746A (ko)
KR (1) KR100295136B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020050115A (ko) * 2000-12-20 2002-06-26 가네꼬 히사시 선택적으로 형성된 실리사이드층을 구비한 반도체메모리장치
KR100990551B1 (ko) 2008-09-10 2010-10-29 주식회사 동부하이텍 반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법
KR20160000503A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 반도체 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208645A (ja) * 2001-01-09 2002-07-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP2002217319A (ja) * 2001-01-22 2002-08-02 Nec Corp 不揮発性半導体記憶装置およびその製造方法
JP4841082B2 (ja) * 2001-09-06 2011-12-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP5179692B2 (ja) * 2002-08-30 2013-04-10 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
JP5032056B2 (ja) * 2005-07-25 2012-09-26 株式会社東芝 不揮発性半導体メモリ装置の製造方法
KR100684198B1 (ko) 2005-09-16 2007-02-20 삼성전자주식회사 소스 스트래핑 라인이 구비된 반도체 장치
US7948021B2 (en) * 2007-04-27 2011-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
KR100904464B1 (ko) * 2007-05-07 2009-06-24 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
KR101218097B1 (ko) 2011-05-12 2013-01-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
WO2021225353A1 (ko) * 2020-05-04 2021-11-11 한양대학교 산학협력단 개선된 구조의 3차원 플래시 메모리
CN113130628B (zh) * 2021-04-14 2022-06-24 上海擎茂微电子科技有限公司 一种鲁棒性高的半导体装置及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287578A (ja) * 1988-09-26 1990-03-28 Toshiba Corp 半導体装置
JPH07106441A (ja) * 1993-10-07 1995-04-21 Nec Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287578A (ja) * 1988-09-26 1990-03-28 Toshiba Corp 半導体装置
JPH07106441A (ja) * 1993-10-07 1995-04-21 Nec Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020050115A (ko) * 2000-12-20 2002-06-26 가네꼬 히사시 선택적으로 형성된 실리사이드층을 구비한 반도체메모리장치
KR100990551B1 (ko) 2008-09-10 2010-10-29 주식회사 동부하이텍 반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법
KR20160000503A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 반도체 장치
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
JPH11307746A (ja) 1999-11-05
KR19990080091A (ko) 1999-11-05

Similar Documents

Publication Publication Date Title
US6197639B1 (en) Method for manufacturing NOR-type flash memory device
JP4065310B2 (ja) セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法
US7091087B2 (en) Optimized flash memory cell
KR100381953B1 (ko) 노어형 플래시 메모리 소자의 제조방법
US6570215B2 (en) Nonvolatile memories with floating gate spacers, and methods of fabrication
JP4726368B2 (ja) 不揮発性メモリセルの製造方法
JP2001044391A (ja) 半導体記憶装置とその製造方法
KR100295136B1 (ko) 불휘발성메모리장치및그제조방법
JP3531641B2 (ja) 半導体装置の製造方法
KR20020020934A (ko) Ｎａｎｄ형 플래시 메모리 디바이스에 있어서의 신뢰성과성능을 향상시키기 위한 선택 게이트를 형성하는 방법
US5521110A (en) Method of making EEPROM devices with smaller cell size
JP3008812B2 (ja) 不揮発性半導体記憶装置およびその製造方法
KR100275746B1 (ko) 적층 게이트 측벽 및 활성 영역의 손상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법
JP3075192B2 (ja) 半導体装置の製造方法
EP1330840A1 (en) Non-volatile memory with source side boron implantation
KR100275735B1 (ko) 노아형 플래쉬 메모리장치의 제조방법
KR100251229B1 (ko) 노아형 마스크 롬의 개선된 구조 및 그 제조방법
JP3447179B2 (ja) 不揮発性半導体メモリ装置とその製造方法
US6159803A (en) Method of fabricating flash memory
US6765257B1 (en) Implanted vertical source-line under straight stack for flash eprom
JP4944352B2 (ja) フラッシュメモリセルの製造方法
KR0185637B1 (ko) 불휘발성 반도체 메모리 장치의 제조방법
KR940009645B1 (ko) 불휘발성 메모리장치의 제조방법
KR19990016850A (ko) 불휘발성 메모리 장치의 제조 방법
KR100262002B1 (ko) 플래쉬 메모리 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee