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Die
vorliegende Erfindung bezieht sich auf eine Direktzugriffsspeichervorrichtung.
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Ein
magnetischer Direktzugriffsspeicher („MRAM") ist eine Art eines nichtflüchtigen
Speichers, der für
Langzeitdatenspeicherung in Betracht kommt. Auf Daten kann von MRAM-Vorrichtungen viel
schneller zugegriffen werden als von herkömmlichen Langzeitspeichervorrichtungen,
wie z. B. Festplatten. Darüber
hinaus sind die MRAM-Vorrichtungen kompakter und verbrauchen weniger
Leistung als Festplatten und andere herkömmliche Langzeitspeichervorrichtungen.
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Bestimmte
MRAM-Vorrichtungen (ihren destruktive Leseoperationen durch, bei
denen Werte von Bits gelesen, geändert
und dann erneut gespeichert werden. Die destruktiven Lesevorgänge erhöhen die Zuverlässigkeit
des Lesens der Werte. Jedoch benötigen
die destruktiven Leseoperationen zusätzliche Schaltung zum Durchführen von
Funktionen wie z. B. dem Zurückschreiben.
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Das
Vorsehen von separaten Schaltungen zum Durchführen des Zurückschreibens
ist nicht wünschenswert.
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Die
vorliegende Erfindung hat zur Aufgabe, eine verbesserte Direktzugriffsspeichervorrichtung bereitzustellen.
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Gemäß einem
Gesichtspunkt der vorliegenden Erfindung wird eine Direktzugriffsspeichervorrichtung
bereitgestellt, wie sie in Anspruch 1 spezifiziert ist.
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Bei
der vorliegenden Erfindung beinhaltet eine Eingangs-/Ausgangsschaltung
ein erstes Register mit einem ersten Eingang und einem ersten Ausgang;
ein zweites Regis ter mit einem zweiten Eingang; und ein drittes
Register mit einem dritten Eingang. Der erste Ausgang ist an den
zweiten Eingang und den dritten Eingang gekoppelt. Das dritte Register
kann Daten zum Zurückschreiben
speichern.
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Ausführungsformen
der vorliegenden Erfindung werden unten nur beispielhaft mit Bezug
auf die begleitenden Zeichnungen beschrieben, in denen:
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1 eine
Darstellung einer Direktzugriffsspeichervorrichtung mit einer Mehrzahl
von Multifunktions-I/O-Schaltungen ist.
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2 eine
Darstellung einer seriellen Multifunktions-I/O-Schaltung ist.
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3 eine
Darstellung von Steuersignalen für
eine destruktive Leseoperation ist.
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Die
Ausführungsform
der vorliegenden Erfindung, die unten beschrieben ist, ist eine
MRAM-Vorrichtung mit einer Mehrzahl von Multifunktions-Eingangs-/Ausgangs(I/O)-Schaltungen.
Jede I/O-Schaltung kann die folgenden Funktionen durchführen oder
unterstützen:
serielle I/O, eingebauter Selbsttest (BIST), Zurückschreiben, Schreibverifizierung und
Data Balancing. Nicht viel größer als
Schaltungen, die nur serielle I/O durchführen, sind die Multifunktions-I/O-Schaltungen
besonders geeignet für Direktzugriffsspeichervorrichtungen,
die destruktive Leseoperationen durchführen.
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Es
wird Bezug genommen auf 1, die eine Ausführungsform
in der Form einer MRAM-Vorrichtung 8 mit einem Array 10 von
Speicherzellen 12 darstellt. Spuren, die als Wortleitungen 14 fungieren, erstrecken
sich entlang von Zeilen der Speicherzellen 12, und Spuren,
die als Bitleitungen 16 fungieren, erstrecken sich entlang
von Spalten der Speicherzellen 12. Jede Speicherzelle 12 befindet
sich an einem Kreuzungspunkt einer Wortleitung 14 und einer
Bitleitung 16. Nur eine relativ geringe Anzahl von Speicherzellen 12 ist
gezeigt, um die Beschreibung der Vorrichtung 8 zu vereinfachen.
In der Praxis kann das Array 10 von jeder Größe sein.
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Die
Vorrichtung 8 enthält
Zeilentreiber 18 zum Anlegen von geeigneten Potentialen
zum Auswählen
von Wortleitungen 14 während
Leseoperationen und zum Liefern von Schreibströmen an ausgewählte Wortleitungen 14 während Schreiboperationen.
Die Vorrichtung 8 enthält
Spaltentreiber 20 zum Liefern von Schreibströmen an ausgewählte Bitleitungen 16 während Schreiboperationen,
und zum Verbinden von ausgewählten
Bitleitungen 16 mit Leseverstärkern 22 während Leseoperationen
(eine ausgewählte
Speicherzelle 12 liegt an einem Kreuzungspunkt einer ausgewählten Wortleitung 14 und einer
ausgewählten
Bitleitung 16). Die Leseverstärker 22 fragen die
Widerstandszustände
der ausgewählten
Zellen 12 ab zum Bestimmen der logischen Werte, die in
den ausgewählten
Speicherzellen 12 gespeichert sind.
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Die
Leseverstärker
22 führen destruktive
Leseoperationen durch. Eine destruktive Dreifachabtastungs-Leseoperation
schließt
z. B. das Abtasten des Widerstandszustandes der ausgewählten Speicherzelle
12,
das Schreiben einer logischen „1" in die ausgewählte Speicherzelle
12 und
das Abtasten des Widerstandszustandes, das Schreiben einer logischen „0" in die ausgewählte Speicherzelle
12 und das
Abtasten des Widerstandszustandes, und das Vergleichen aller drei
abgetasteten Widerstandszustände
ein. zum Bestimmen, ob der ursprüngliche Widerstandszustand
einer logischen „1" oder einer logischen „0" entspricht. Ein
drittes Schreiben – ein Zurückschreiben – wird dann
durchgeführt,
bei dem der ursprüngliche
Widerstandszustand der gespeicherten Speicherzelle
12 erneut
gespeichert wird. Wenn eine logische „1" bestimmt wurde, wird eine logische „1" in die ausgewählte Speicherzelle
12 zurückgeschrieben;
wenn eine logische „0" bestimmt wurde,
wird eine logische „0" in die ausgewählte Speicherzelle
12 zurückgeschrieben.
Ein Beispiel einer destruktiven Dreifachabtastungsleseoperation kann
in
US 6,188,615 A gefunden
werden.
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Die
Widerstandszustände
einer Anzahl m von Speicherzellen 12 können gleichzeitig abgetastet werden.
Z. B. wird ein erster Spaltenteil von k benachbarten Bitleitungen 16 in
einen ersten Leseverstärker 22 gemultiplext,
wird ein zweiter Spaltenteil von k benachbarten Bitleitungen 16 in
einen zweiten Leseverstärker 22 gemultiplext,
und so weiter bis ein M-ter Spaltenteil von k Bits in einen M-ten
Leseverstärker 22 gemulti plext
ist (nur drei Spaltenteile sind in 1 gezeigt).
Eine Gesamtzahl von M Bits kann parallel abgetastet werden durch
gleichzeitiges Betreiben aller M Leseverstärker 22.
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Die
Vorrichtung 8 enthält
außerdem
eine Multifunktions-I/O-Schaltung 24 für jeden Spaltenteil. Jede I/O-Schaltung 24 besitzt
einen ersten Eingang (Sin), einen zweiten Eingang (Dout), einen
ersten Ausgang (Sout) und einen zweiten Ausgang (Din). Jeder zweite
Eingang (Dout) ist mit dem Ausgang eines entsprechenden Leseverstärkers 22 verbunden, und
jeder zweite Ausgang (Din) ist mit dem Eingang eines entsprechenden
Spaltentreibers 20 verbunden. Die ersten Eingänge (Sin)
und die ersten Ausgänge (Sout)
der I/O-Schaltungen 24 sind seriell miteinander verbunden
zum Bilden einer Abtastkette. Der erste Eingang der ersten I/O-Schaltung 24 in
der Abtastkette ist mit einer Gruppe von Abtastkettenanschlüssen 28 verbunden,
und der erste Ausgang (Sout) der letzten I/O-Schaltung 24 in
der Abtastkette ist mit der Gruppe von Abtastkettenanschlüssen 28 verbunden. Jede
Gruppe von Abtastanschlüssen 28 enthält einen
Eingangsabtastkettenanschluss und einen Ausgangsabtastkettenanschluss.
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Nur
eine einzelne Abtastkette ist in 1 gezeigt.
Jedoch kann die Vorrichtung 8 stattdessen mehrere Abtastketten
besitzen, die parallel arbeiten zum Erhöhen der I/O-Datenbandbreite. Eine Vorrichtung 8 mit
vier Abtastketten würde
z. B. vier Gruppen von Abtastanschlüssen 28 haben.
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Von
den Leseverstärkern 22 abgetastete
Daten werden an die zweiten Eingänge
(Dout) geliefert und in den I/O-Schaltungen gespeichert. Diese Speicheroperationen
werden parallel durchgeführt.
Nachdem Daten in den I/O-Schaltungen 24 gespeichert wurden,
werden die Daten seriell von einer I/O-Schaltung 24 zu
der nächsten
(z. B. von rechts nach links) zu dem Ausgangsabtastkettenanschluss 28 verschoben.
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In
das Speicherarray 10 zu schreibende Daten werden seriell
an die erste I/O-Schaltung 24 geliefert
(über den
Eingangsabtastkettenanschluss 28). Eine Gesamtmenge von
M-1 Verschiebungen wird durchgerührt
bis die Daten zu jedem der I/O-Schaltungen 24 verschoben
worden sind.
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Eine
Steuerung 26 erzeugt Steuersignale (Ctl) für die I/O-Schaltungen 24.
Die Steuersignale (Ctl) enthalten ein Master-Steuersignal (Mc),
ein Slave-Steuersignal (Sc), ein Datenausgangs-Steuersignal (Doc),
ein Dateneingangs-Steuersignal (Dic), ein Test-Steuersignal (Tc), ein BIST-Signal (Bc)
und zwei Schreibsignale (w1 und w0b). Diese Steuersignale (Ctl)
sind global, da sie alle I/O-Schaltungen 24 derart steuern,
dass sie die gleichen Funktionen gleichzeitig ausführen.
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Zusätzlich zum
Durchführen
des seriellen I/O, unterstützen
die I/O-Schaltungen 24 die destruktive Leseoperation indem
sie Daten für
das Zurückschreiben
verfügbar
machen. Jede I/O-Schaltung 24 führt außerdem BIST, Data Balancing
und Schreibverifikation durch.
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Wenn
ein einzelner Leseverstärker 22 und I/O-Schaltung 24 in
einen Abstand von vier Spalten passen kann, kann eine Gesamtmenge
von 256 Leseverstärkern 22 und 256 I/O-Schaltungen 24 verwendet
werden für
ein 1024 × 1024-Array 10 von Speicherzellen 12.
Eine Gesamtmenge von k = 4 Bitleitungen 16 kann in jeden
Leseverstärker 22 gemultiplext
werden. Wenn 32-Bit-Blöcke
parallel ausgelesen werden, können
die Blöcke
in eine einzelne Abtastkette mit 32 I/O-Schaltungen 24 geladen
werden; oder die Blöcke
können
in vier parallele Abtastketten geladen werden, wobei jede Abtastkette 8 I/O-Schaltungen 24 aufweist;
oder die Blöcke
können
in 8 parallele Abtastketten geladen werden, wobei jede Abtastkette 4 I/O-Schaltungen 24 besitzt,
und so weiter. Eine andere Leseoperation kann durchgeführt werden
während
die Ergebnisse der vorhergehenden Leseoperation noch von der seriellen
I/O-Operation verarbeitet werden.
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Es
wird Bezug genommen auf 2, welche die Multifunktions-I/O-Schaltung 24 näher im Detail zeigt.
Die I/O-Schaltung 24 enthält ein erstes Register (Master) 112,
ein zweites Register (Slave) 114, und ein drittes (Dateneingangs-)Register 116.
Die I/O-Schaltung 24 enthält außerdem ein
erstes Übertragungsgatter 118,
das den ersten Eingang (Sin) an einen Eingang des Masters 112 koppelt;
ein zweites Übertragungsgatter 120,
das einen Ausgang des Masters 112 an einen Eingang des
Slave 114 koppelt; und ein drittes Übertragungsgatter 122,
das einen Ausgang des Masters 112 an einen Ein gang des Dateneingangs-Registers 116 koppelt.
Ein viertes Übertragungsgatter 124 koppelt
den Ausgang des Leseverstärkers 22 an
den Eingang des Masters 112.
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Das
Master-Steuersignal (Mc) wird gepulst zum Übertragen von Daten an den
Master 112. Das Slave-Steuersignal (Sc) wird gepulst zum Übertragen von
Daten an den Slave 114. Das Datenausgangs-Steuersignal
(Dout) wird gepulst zum Übertragen
von Daten von dem Leseverstärker 22 zu
dem Master 112. Das Dateneingangs-Steuersignal (Dic) wird
gepulst zum Übertragen
von Daten von dem Master 112 zu dem Dateneingangs-Register 116.
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Erste
und zweite Transistoren 128 und 130 werden verwendet
zum direkten Schreiben in das Dateneingangs-Register 116.
Eine logische „1" wird in das Dateneingangs-Register 116 geschrieben durch
gepulstes Einschalten des ersten Transistors 128. Der zweite
Transistor 130 bleibt während
einer Operation des Schreibens einer „1" ausgeschaltet. Eine logische „0" wird in das Dateneingangs-Register 116 geschrieben
durch gepulstes Einschalten des zweiten Transistors 130.
Der erste Transistor 128 bleibt während einer Operation des Schreibens
einer „0" ausgeschaltet. Der
zweite Ausgang (Din) des Dateneingangs-Registers 116 wird
an die Zeilen- und Spalten-Treiber 18 und 20 geliefert,
welche die geeigneten Schreibströme
festlegen.
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In
das Speicherarray 10 zu schreibende Daten werden seriell
an den Eingangsabtastkettenanschluss 28 geliefert. Mit
einem Puls des Master-Steuersignals (Mc) wird ein erstes Datenbit
in den Master 112 der ersten I/O-Schaltung 24 getaktet.
Mit einem Puls des Slave-Steuersignals (Sc) gefolgt von einem Puls
des Master-Steuersignals (Mc) wird der Datenwert von einer I/O-Schaltung 24 zu
der nächsten I/O-Schaltung 24 in
der Abtastkette verschoben. Wenn der Datenwert verschoben ist, wird
ein anderes Datenbit von dem Eingangsabtastkettenanschluss 28 an
die erste I/O-Schaltung in der Abtastkette gesendet. Wenn es eine
Gesamtmenge von M I/O-Schaltungen 24 in der Abtastkette
gibt, werden M Datenbits in den Master 112 der M I/O-Schaltungen 24 gespeichert,
nachdem M-1 Verschiebungen durchgeführt sind. Dann wird das Dateneingangs-Steuersignal
(Dic) gepulst, wodurch die M Datenbits parallel zu den M Dateneingangs-Registern 116 übertragen
werden. Die Ausgänge
(Din) der Dateneingangs-Register 116 wer den an die Spaltentreiber 20 und
die Zeilentreiber 18, welche die passenden Schreibströme festlegen,
geliefert.
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Eine
destruktive Dreifachabtastungsleseoperation an einer ausgewählten Speicherzelle
ist in 3 dargestellt. Diese Darstellung zeigt, dass eine logische „1" in der ausgewählten Speicherzelle 12 gespeichert
wurde. Ein „X" gibt einen „nicht
zu beachten"-Zustand
wieder.
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Während des
ersten Abtastens (Lesens) schalten die Dateneingangs- und Datenausgangs-Steuersignale
(Dic und Doc) die dritten und vierten Übertragungsgatter 122 und 124 aus,
und die zwei Schreibsignale (w1 und w0b) schalten die Transistoren 128 und 130 aus.
Während
des Schreibens der logischen „1"/des Abtastens (Lesens)
der logischen „1", wird das erste
Schreibsignal (w1) gepulst zum Laden einer Referenz-„1” in die
Dateneingangs-Register 116, gefolgt von einem Abtasten
(Lesen) der Referenz-„1". Während des
Schreibens einer logischen „0"/des Abtastens (Lesens)
einer logischen „0” wird das
zweite Schreibsignal (w0b) gepulst zum Laden einer Referenz-„0” in die
Dateneingangs-Register 116, gefolgt von einem Abtasten
(Lesen) der Referenz-„0".
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Während dieser
drei Lese- und zwei Schreibvorgänge
werden die Master- und Slave-Steuersignale (Mc und Sc) statisch
gehalten, so dass die ersten und zweiten Übertragungsgatter 118 und 120 ausgeschaltet
sind zum Verhindern, dass Rauschen erzeugt wird.
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Als
nächstes
wird das Datenausgangs-Steuersignal (Doc) gepulst, wodurch die Ausgänge des Leseverstärkers 22 in
dem Master gespeichert werden. Daten werden in die Speicherzellen
zurückgeschrieben
durch Pulsen des Dateneingangs-Steuersignals (Dic), wodurch das
dritte Übertragungsgatter 122 eingeschaltet
wird und der Zustand des Masters 112 in dem Dateneingangs-Register 116 gespeichert wird.
Der Ausgang (Din) des Dateneingangs-Registers 116 wird
an die Zeilen- und Spalten-Treiber 18 und 20 geliefert.
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Nachdem
die Daten in die Master 112 eingelesen wurden, werden die
Daten seriell verschoben. Die dritten und vierten Übertragungsgatter 122 und 124 werden
ausgeschaltet gehalten, und die Master- und Slave-Steuersignale
(Mc und Sc) werden in einer synchronen Art und Weise betrieben zum
Verschieben von Daten von den Masters 112 zu den Slaves (durch
Pulsen des Slave-Steuersignals) und dann zum Verschieben von Daten
von den Slaves 114 zu den Masters 112 der nächsten I/O-Schaltungen 24 (durch
Pulsen des Master-Steuersignals). Das serielle Verschieben in den
I/O-Schaltungen wird durchgeführt
bis die Daten in der ersten I/O-Schaltung 24 zu dem Ausgangsabtastkettenanschluss 28 verschoben sind.
Da die dritten und vierten Übertragungsgatter 122 und 124 offen
gehalten werden, beeinflusst der Datenwert, der seriell durch die
I/O-Schaltungen 24 verschoben wird, nicht irgendwelche
Daten, die in den Dateneingangs-Registern 116 gespeichert
sind.
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Durch
das Hinzufügen
von einigen wenigen Gattern erlaubt das Dateneingangs-Register 116 dem
BIST, dass Schreibverifizierung und Data Balancing durchgeführt werden.
Ein erstrangiger Data Balancing-Versuch wird durchgeführt durch
Hinzufügen eines
einzelnen Inverters 132 zu dem Ausgang einer jeden I/O-Schaltung 24.
Der Inverter 132 invertiert den Ausgang (Sout) des Slaves 114.
Die Inverter 132 der seriell miteinander verbundenen I/O-Schaltungen 24 bewirken,
dass ein Datenwert invertiert wird beim Passieren durch jede I/O-Schaltung 24 und
resultiert in einem 50/50-Verhältnis
von „1"en und „0"en, die tatsächlich in
den Speicherarray geschrieben werden sollen, wenn alle „1"en oder alle „0"en angewiesen sind,
geschrieben zu werden. Wenn somit eine „1" in die erste I/O-Schaltung 24 geschrieben
wird, wird der Inverter 132 der ersten Schaltung eine „0" an die zweite Schaltung
senden, wird der Inverter 132 der zweiten I/O-Schaltung 24 eine „1" an die dritte I/O-Schaltung 24 senden,
wird der Inverter 132 der dritten I/O-Schaltung 24 eine „0" an die vierte I/O-Schaltung 24 senden,
und so weiter die Abtastkette abwärts. Es ist wünschenswert,
dass das Data Balancing den Speicher dazu bringt, physikalisch in etwa
eine gleiche Anzahl an „1"en und „0"en zu speichern.
Typische Daten werden eine Mehrheit an „1"en oder „0"en enthalten (wie bei „set all" oder „reset
all"). Eine gleiche
Anzahl von „1"en und „0"en hilft das im Gleichgewicht
halten der Schreibleistungsanforderungen und hilft Vermeiden des
ungünstigs ten Falles
von Datenbedingungen, welcher die Zuverlässigkeit des Abtastens nachteilig
beeinflussen kann.
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Ein
XOR-Gatter 136, ein dritter Transistor 138 und
ein fünftes Übertragungsgatter 126 werden verwendet
für die
Schreibverifikation und BIST. Die dritten Transistoren 138 aller
I/O-Schaltungen 24 werden miteinander verdrahtet zum Bilden
eines OR-Fehlerflags 140.
Jedes XOR-Gatter 136 wird durch das BIST-Steuersignal (Bc)
freigegeben.
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Während des
BIST wird ein Schachbrettmuster in den Speicherarray 10 geschrieben,
während
die Werte in den Dateneingangs-Registern 116 gespeichert
werden. Das Schachbrettmuster wird zurückgelesen durch die Leseverstärker 22,
und die XOR-Gatter 136 vergleichen die Ausgänge der
Leseverstärker 22 mit
den gespeicherten Werten in den Dateneingangs-Registern 116.
Die fünften Übertragungsgatter 126 verbinden
die Ausgänge
der XOR-Gatter 136 mit der Abtastkette derart, dass sie die
Möglichkeit
des Ladens der Abtastkette mit dem Teststatus jedes Leseverstärkers 22 bieten.
Das Test-Steuersignal
(Tc) wird gepulst zum Laden der Testdaten in die Abtastkette, und
dann kann die Abtastkette derart betrieben werden, dass alle Testdaten
zu den Abtastkettenanschlüssen 28 oder
zu einer Fehlerkorrekturschaltung für eine detaillierte Analyse der
Testdaten verschoben werden. Der Fehlerflag 140 signalisiert
der Steuerung 26, wenn ein Fehler in einem der Leseverstärker 22 erfasst
wurde.
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Schreibverifizierung
ist ähnlich
dem BIST außer
dass Daten, kein Testmuster, in das Speicherarray 10 geschrieben
werden. Die Schreibverifizierungsoperation arbeitet wie folgt: Daten
werden von den Masters 112 zu den Dateneingangs-Registern 116 verschoben
(das Dateneingangs-Steuersignal wird gepulst), die Ausgänge der
Dateneingangs-Register (Din) werden in das Speicherarray 10 geschrieben,
und Abtastoperationen werden durchgeführt, während das Datenausgangs-Steuersignal
(Doc) niedrig gehalten wird (wodurch die vierten Übertragungsgatter 124 ausgeschaltet
sind). Somit werden Ergebnisse der Abtastoperationen nicht in den
Masters 112 gespeichert. Nachdem die Abtastoperationen
durchgeführt
wurden, wird das Dateneingangs-Steuersignal (Dic) gepulst, um vorübergehend die
dritten Übertragungsgatter 122 einzuschalten zum Zurückladen
der Daten in die Dateneingangs-Register 116 mit den ursprünglichen
Eingangsdaten von den Masters 112. An diesem Punkt ist
der ursprüngliche
Datenwert auf Din und der abgetastete Datenwert auf Dout. Das BIST-Steuersignal (Bc)
wird gepulst, so dass die Ergebnisse des XOR-Vergleichs an dem Eingang
des dritten Transistors 138 auftauchen. Wenn die abgetasteten
und gespeicherten Daten nicht übereinstimmen
(d. h. wenn Din≠Dout)
nimmt der Fehlerflag einen hohen Wert an zum Anzeigen eines Schreibfehlers.
Wenn die abgetasteten Daten mit den gespeicherten Daten übereinstimmen
(d. h. wenn Din=Dout), dann werden die gespeicherten Daten schreibverifiziert.
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Die
Ergebnisse des Schreibverifiziertests stellen eine Anzeige an das
System oder eine Fehlerkorrektursteuerung dar, dass ein Schreib-
oder Lese-Problem aufgetreten ist beim Schreiben von Daten, und
dass eine korrektive Maßnahme
vorgenommen werden muss. Die korrektive Maßnahme kann das erneute Schreiben
und die erneute Verifizierung, oder das Entscheiden, die Schreib-Schaltungen und/oder
Lese-Schaltungen neu einzustellen, oder das Markieren von Datenorten
als fehlerhaftes Bit, und so weiter, enthalten.
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Somit
ist eine einfache I/O-Schaltung offenbart, die mehrere Funktionen
durchführt
und dennoch nicht größer ist
als eine Schaltung, die nur I/O durchführt. Das Speichern von Daten
zum Zurückschreiben
ist besonders vorteilhaft für
Vorrichtungen, die destruktive Leseoperationen durchführen. Jedoch
ist die I/O-Schaltung nicht auf Vorrichtungen beschränkt, die
destruktive Leseoperationen durchführen. Das Data Balancing, Schreibverifikation
und eingebauter Selbsttest sind nützlich für andere Arten von Speichervorrichtungen.
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Die
Erfindung ist nicht beschränkt
auf bestimmte Ausführungsformen,
die oben beschrieben und dargestellt wurden, und soll gemäß den Ansprüchen ausgelegt
werden.