KR100255664B1 - 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법 - Google Patents

반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법 Download PDF

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Abstract

데이터 수신단의 동작타이밍 마진을 증가시키고 소비전력을 감소시키는 반도체 집적회로의 클락 포워딩 회로 및 클락 포워딩 방법이 개시된다. 상기 클락 포워딩 방법을 수행하는 상기 클락 포워딩 회로는, 상기 반도체 집적회로의 비정상동작시에 데이터 송신단으로부터 데이터라인을 통해 전달된 지연 송신클락으로부터 데이터 수신단에서 상기 데이터라인의 배선지연의 양을 포착하여 자가발전되는 수신클락을 발생하고, 상기 반도체 집적회로의 정상동작시 상기 데이터 송신단으로부터 상기 데이터라인을 통해 전달된 데이터를 상기 데이터 수신단에서 상기 자가발전된 수신클락에 응답하여 수신한다. 따라서 상기 클락 포워딩 회로에서는, 상기 데이터라인의 배선지연의 양을 미리 포착하여 자가발전되는 상기 수신클락에 응답하여 데이터가 수신되므로, 데이터 수신단의 동작타이밍 마진이 증가된다. 또한 상기 클락 포워딩 회로에서는, 클락라인이 제거되고 상기 반도체 집적회로의 비정상동작시에만 송신클락이 상기 데이터라인을 통해 상기 데이터 수신단에 공급되므로 소비전력이 감소된다.

Description

반도체 집적회로의 클락 포워딩 회로 및 클락 포워딩 방법
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로의 클락 포워딩(Clock Forwarding) 회로 및 클락 포워딩 방법에 관한 것이다.
반도체 집적회로 내부에는 많은 기능블락들이 존재하고 서로 다른 기능블락들 사이에서 데이터들이 송수신된다. 따라서 데이터를 송신 및 수신하기 위해서, 데이터를 송신(Sending)하는 기능블락, 즉 데이터 송신단과 데이터를 수신(Receiving)하는 기능블락, 즉 데이터 수신단 사이에는 데이터라인과 클락라인이 연결된다. 그런데 데이터라인 및 클락라인은 배선의 길이, 두께 및 모양에 따른 부하를 가지며, 이에 따라 데이터 및 클락이 각각 데이터라인 및 클락라인을 통해 전달될 때 배선지연(Interconnection Delay)가 발생된다. 특히 데이터 송신단으로부터 출력되는 데이터가 데이터라인을 통해 데이터 수신단으로 전달될 때, 데이터라인에서 발생되는 배선지연 시간이 과대해 짐으로써 배선지연 시간이 데이터 송신단 및 데이터 수신단에 입력되는 클락의 주기에 근접하거나 커지는 경우 오동작이 발생될 수 있다. 따라서 클락의 주기를 증가시키지 않으면서 데이터를 안정적으로 데이터 송신단으로부터 데이터 수신단으로 전달하기 위해 클락 포워딩 기술이 사용되며, 도 1에 종래의 클락 포워딩 회로의 회로도가 도시되어 있다.
도 1을 참조하면, 종래의 클락 포워딩 회로는, 데이터송신 래치(101), 클락송신 래치(103), 데이터 드라이버(105), 클락 드라이버(107), 데이터라인(109), 클락라인(111), 클락발생기(113), 제1데이터수신 래치(115), 제2데이터수신 래치(117), 선택기(119), 제3데이터수신 래치(121), 및 언로드 제어회로(123)을 구비한다. 상기 데이터송신 래치(101) 및 클락송신 래치(103)은 데이터 송신단에 포함되고, 상기 클락발생기(113), 제1,제2, 및 제3데이터수신 래치(115,117,121), 선택기(119), 및 언로드 제어회로(123)은 데이터 수신단에 포함된다.
그런데 상기 종래의 클락 포워딩 회로에서는 데이터라인(109)에서 발생되는 배선지연 시간과 클락라인(111)에서 발생되는 배선지연 시간이 거의 동일해야 한다. 이에 따라 데이터라인(109)에 대한 배선과 클락라인(111)에 대한 배선은 동일한 부하를 갖도록 설계 및 제조되어야 한다.
따라서 상기 종래의 클락 포워딩 회로에서는, 배선후 데이터라인(109)의 부하와 클락라인(111)의 부하가 서로 다를 경우에, 데이터라인(109)에서 발생되는 배선지연 시간과 클락라인(111)에서 발생되는 배선지연 시간이 달라짐으로써 데이터 수신단의 동작 타이밍 마진이 감소된다. 또한 송신클락(SCLK)이 클락라인(111)을 통하여 데이터 수신단에 계속 공급됨으로써 소비전력이 증가된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 데이터 수신단의 동작타이밍 마진을 증가시키고 소비전력을 감소시키는 반도체 집적회로의 클락 포워딩 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 데이터 수신단의 동작타이밍 마진을 증가시키고 소비전력을 감소시키는 반도체 집적회로의 클락 포워딩 방법을 제공하는 데 있다.
도 1은 종래의 클락 포워딩 회로의 회로도
도 2는 본 발명에 따른 클락 포워딩 회로의 바람직한 일시예의 회로도
도 3은 도 2에 도시된 클락발생기의 상세 회로도
도 4는 도 2에 도시된 회로에서 수행되는 본 발명에 따른 클락 포워딩 방법을 설명하기 위한 플로우차트
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 집적회로의 클락 포워딩 회로는, 데이터송신 래치, 선택기, 데이터라인, 분배기, 클락발생기, 및 데이터수신 래치를 구비하는 것을 특징으로 한다.
상기 데이터송신 래치는 송신클락에 응답하여 데이터를 래치시킨다. 상기 선택기는 제어신호에 응답하여 상기 송신클락 및 상기 데이터송신 래치의 출력중 어느 하나를 선택하여 출력한다. 상기 데이터라인은 상기 선택기의 출력을 전달한다. 상기 분배기는 상기 제어신호에 응답하여 상기 데이터라인을 통해 전달된 지연 송신클락 및 지연 데이터를 분배하여 출력한다. 상기 클락발생기는 목표클락 및 상기 분배기로부터 출력되는 상기 지연 송신클락을 입력으로 하여 수신클락을 발생한다. 상기 데이터수신 래치는 상기 수신클락에 응답하여 상기 분배기로부터 출력되는 상기 지연 데이터를 래치시킨다.
상기 제어신호는, 상기 반도체 집적회로의 비정상동작 및 정상동작을 나타내는 신호이다. 상기 선택기는, 상기 반도체 집적회로의 비정상동작시에는 상기 송신클락을 선택하여 출력하고 상기 반도체 집적회로의 정상동작시에는 상기 데이터송신 래치의 출력을 선택하여 출력한다. 상기 분배기는, 상기 반도체 집적회로의 비정상동작시에는 상기 데이터라인을 통해 전달된 상기 지연 송신클락을 상기 클락발생기로 출력하고, 상기 반도체 집적회로의 정상동작시에는 상기 데이터라인을 통해 전달된 상기 지연 데이터를 상기 데이터수신 래치에 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 집적회로의 클락 포워딩 방법은, 송신클락에 응답하여 데이터를 래치하는 단계, 상기 반도체 집적회로의 비정상동작시 상기 송신클락을 데이터라인으로 출력하는 단계, 목표클락 및 상기 데이터라인을 통해 전달된 지연 송신클락을 입력으로하여 수신클락을 발생하는 단계, 상기 반도체 집적회로의 정상동작시 상기 래치된 데이터를 상기 데이터라인으로 출력하는 단계, 및 상기 데이터라인을 통해 전달된 지연 데이터를 상기 수신클락에 응답하여 래치하는 단계를 구비하는 것을 특징으로 한다.
이하 본 발명에 따른 반도체 집적회로의 클락 포워딩 회로의 구성 및 동작과 그 회로에서 수행되는 클락 포워딩 방법을 첨부도면을 참조하여 상세히 설명하겠다.
도 2는 본 발명에 따른 클락 포워딩 회로의 바람직한 일시예의 회로도이다.
도 2를 참조하면, 상기 클락 포워딩 회로는, 데이터송신 래치(201), 선택기(203), 드라이버(205), 데이터라인(207), 분배기(209), 클락발생기(211), 제1데이터수신 래치(213), 및 제2데이터수신 래치(215)로 구성된다. 상기 데이터송신 래치(201) 및 선택기(203)은 데이터 송신단에 포함되고, 상기 분배기(209), 클락발생기(211), 제1 및 제2데이터수신 래치(213,215)는 데이터 수신단에 포함된다.
상기 데이터송신 래치(201)은, 송신클락(SCLK)에 응답하여 데이터(DATA)를 래치한다. 멀티플렉서로 구성되는 상기 선택기(203)은, 상기 반도체 집적회로의 비정상동작 및 정상동작을 나타내는 제어신호(CNT)에 응답하여 상기 송신클락(SCLK) 및 상기 데이터송신 래치(201)의 출력중 어느 하나를 선택하여 출력한다. 상기 데이터라인(207)은 상기 선택기(203)의 출력을 전달한다. 필요에 따라 상기 선택기(203)과 상기 데이터라인(207) 사이에 접속되는 상기 드라이버(205)는, 상기 선택기(203)의 출력을 입력으로하여 상기 데이터라인(207)을 구동한다. 디멀티플렉서로 구성되는 상기 분배기(209)는, 상기 제어신호(CNT)에 응답하여 상기 데이터라인(207)을 통해 전달된 지연 송신클락(DSCLK) 및 지연 데이터(DDATA)를 분배하여 출력한다. 상기 지연 송신클락(DCLK)는 상기 송신클락(SCLK)가 상기 데이터라인(207)에서 소정의 시간만큼 지연된 신호이고, 상기 지연 데이터(DDATA)는 상기 데이터(DATA)가 상기 데이터라인(207)에서 소정의 시간만큼 지연된 신호이다. 상기 클락발생기(211)은, 목표클락(TCLK) 및 상기 분배기(209)로부터 출력되는 상기 지연 송신클락(DSCLK)를 입력으로 하여 수신클락(RCLK)를 발생한다. 상기 제1데이터수신 래치(213)은, 상기 수신클락(RCLK)에 응답하여 상기 분배기(209)로부터 출력되는 상기 지연 데이터(DDATA)를 래치한다. 상기 제2데이터수신 래치(215)는, 상기 목표클락(TCLK)에 응답하여 상기 제1데이터수신 래치(213)의 출력을 래치하고 그 결과를 수신 데이터(RDATA)로서 출력한다.
도 3은 도 2에 도시된 클락발생기의 상세 회로도이다.
도 3을 참조하면, 상기 클락발생기는, 선택기(301), 논리곱수단(303), 반전 논리합수단(305), 및 셋-리셋 플립플롭(307)로 구성된다.
멀티플렉서로 구성되는 상기 선택기(301)는, 상기 제어신호(CNT)에 응답하여 상기 지연 송신클락(DSCLK) 및 상기 수신클락(RCLK)중 어느 하나를 선택한다. 상기 논리곱수단(303)은, 상기 선택기(301)의 출력 및 상기 목표클락(TCLK)를 논리곱한다. 상기 반전 논리합수단(305)는, 상기 선택기(301)의 출력 및 상기 목표클락(TCLK)를 논리합하고 그 결과를 반전시킨다. 상기 셋-리셋 플립플롭(307)은, 상기 논리곱수단(303)의 출력 및 상기 반전 논리합수단(305)의 출력을 입력으로 하여 상기 수신클락(RCLK)를 발생한다. 상기 수신클락(RCLK)는 계속 자가 발전되는 신호이다.
좀더 설명하면, 상기 클락발생기는 반도체 집적회로의 비정상동작시 상기 데이터라인(207)의 배선지연의 양을 포착하여 상기 수신클락(RCLK)를 발생한다. 또한 상기 클락발생기에 대한 조건은 Δ(int)>Δ(skew)이고, 여기에서 Δ(int)는 상기 데이터라인(207)의 배선지연의 양을 나타내고 Δ(skew)는 상기 송신클락(SCLK)와 상기 지연 송신클락(DSCLK) 간의 스큐(Skew)의 양을 나타낸다. Δ(int)<Δ(skew)일 경우에는 상기 지연 송신클락(DSCLK)의 반전신호가 상기 선택기(301)에 입력된다.
도 4는 도 2에 도시된 회로에서 수행되는 본 발명에 따른 클락 포워딩 방법을 설명하기 위한 플로우차트이다.
도 4를 참조하면, 상기 클락 포워딩 방법은, 송신클락에 응답하여 데이터를 래치하는 단계(제301단계), 반도체 집적회로의 비정상동작시 상기 송신클락을 데이터라인으로 출력하고 목표클락 및 상기 데이터라인을 통해 전달된 지연 송신클락으로부터 수신클락을 발생하는 단계(제303단계 내지 제307단계), 상기 반도체 집적회로의 정상동작시에는 상기 래치된 데이터를 상기 데이터라인으로 출력하고 상기 데이터라인을 통해 전달된 지연 데이터를 상기 수신클락에 응답하여 래치하는 단계(제309 및 제311단계)로 이루어진다.
이하 도 2 및 도 4를 참조하여 본 발명에 따른 클락 포워딩 회로의 동작 및 클락 포워딩 방법을 좀더 상세히 설명하겠다.
도 2 및 도 4들을 참조하면, 먼저 상기 데이터송신 래치(201)은 송신클락(SCLK)에 응답하여 데이터(DATA)를 래치시킨다(제301단계). 제301단계후에, 상기 반도체 집적회로의 비정상동작, 예컨데 파우워업(Power-up) 또는 초기화(Initialization)시에는 상기 선택기(203)은 제어신호(CNT)에 응답하여 상기 송신클락(SCLK)을 선택하여 상기 데이터라인(207)로 출력한다(제303단계 및 제305단계). 이때 상기 선택기(203)과 상기 데이터라인(207) 사이에 상기 드라이버(205)가 접속되어 있는 경우에는, 상기 드라이버(205)가 상기 선택기(203)의 출력인 상기 송신클락(SCLK)를 입력으로하여 상기 데이터라인(207)을 구동한다. 제305단계후에, 상기 분배기(209)는 상기 제어신호(CNT)에 응답하여 상기 데이터라인(207)을 통해 전달된 상기 지연 송신클락(DSCLK)를 출력하고, 상기 클락발생기(211)이 상기 목표클락(TCLK) 및 상기 지연 송신클락(DSCLK)를 입력으로 하여 수신클락(RCLK)를 발생한다(제307단계).
제307단계후에, 상기 반도체 집적회로의 정상동작시 상기 선택기(203)은 제어신호(CNT)에 응답하여 상기 데이터송신 래치(201)에 래치된 데이터를 선택하여 상기 데이터라인(207)로 출력한다(제309단계). 이때 상기 선택기(203)과 상기 데이터라인(207) 사이에 상기 드라이버(205)가 접속되어 있는 경우에는, 상기 드라이버(205)가 상기 선택기(203)의 출력인 상기 래치된 데이터를 입력으로하여 상기 데이터라인(207)을 구동한다. 제309단계후에, 상기 분배기(209)는 상기 데이터라인(207)을 통해 전달된 상기 지연 데이터(DDATA)를 상기 제어신호(CNT)에 응답하여 출력하고, 상기 제1데이터수신 래치(213)이 상기 수신클락(RCLK)에 응답하여 상기 지연 데이터(DDATA)를 래치한다(제311단계). 제311단계후에, 상기 제2데이터수신 래치(215)는, 상기 목표클락(TCLK)에 응답하여 상기 제1데이터수신 래치(213)의 출력을 래치하고 그 결과를 수신 데이터(RDATA)로서 출력한다.
결론적으로 상술한 본 발명에 따른 클락 포워딩 방법을 수행하는 클락 포워딩 회로는, 반도체 집적회로의 비정상동작시에 데이터 송신단으로부터 데이터라인을 통해 전달된 지연 송신클락으로부터 데이터 수신단에서 상기 데이터라인의 배선지연의 양을 포착하여 자가발전되는 수신클락을 발생하고, 상기 반도체 집적회로의 정상동작시 상기 데이터 송신단으로부터 상기 데이터라인을 통해 전달된 데이터를 상기 데이터 수신단에서 상기 자가발전된 수신클락에 응답하여 수신한다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
따라서 본 발명에 따른 클락 포워딩 방법을 수행하는 클락 포워딩 회로에서는, 데이터라인의 배선지연의 양을 미리 포착하여 자가발전되는 수신클락에 응답하여 데이터가 수신되므로, 데이터 수신단의 동작타이밍 마진이 증가되는 장점이 있다. 또한 본 발명에 따른 클락 포워딩 회로에서는, 클락라인이 제거되고 반도체 집적회로의 비정상동작시에만 송신클락이 데이터라인을 통해 데이터 수신단에 공급되므로 소비전력이 감소되는 장점이 있다.

Claims (10)

  1. 반도체 집적회로의 클락 포워딩 회로에 있어서,
    송신클락에 응답하여 데이터를 래치시키는 데이터송신 래치;
    제어신호에 응답하여 상기 송신클락 및 상기 데이터송신 래치의 출력중 어느 하나를 선택하여 출력하는 선택기;
    상기 선택기의 출력을 전달하는 데이터라인;
    상기 제어신호에 응답하여 상기 데이터라인을 통해 전달된 지연 송신클락 및 지연 데이터를 분배하여 출력하는 분배기;
    목표클락 및 상기 분배기로부터 출력되는 상기 지연 송신클락을 입력으로 하여 수신클락을 발생하는 클락발생기; 및
    상기 수신클락에 응답하여 상기 분배기로부터 출력되는 상기 지연 데이터를 래치시키는 데이터수신 래치를 구비하는 것을 특징으로 하는 클락 포워딩 회로.
  2. 제1항에 있어서, 상기 클락 포워딩 회로는, 상기 선택기와 상기 데이터라인 사이에 접속되고 상기 선택기의 출력을 입력으로하여 상기 데이터라인을 구동하는 드라이버를 더 구비하는 것을 특징으로 하는 클락 포워딩 회로.
  3. 제1항에 있어서, 상기 클락 포워딩 회로는, 상기 목표클락에 응답하여 상기 데이터수신 래치의 출력을 래치시키는 다른 데이터수신 래치를 더 구비하는 것을 특징으로 하는 클락 포워딩 회로.
  4. 제1항에 있어서, 상기 제어신호는, 상기 반도체 집적회로의 비정상동작 및 정상동작을 나타내는 신호인 것을 특징으로 하는 클락 포워딩 회로.
  5. 제1항에 있어서, 상기 선택기는, 상기 반도체 집적회로의 비정상동작시에는 상기 송신클락을 선택하여 출력하고 상기 반도체 집적회로의 정상동작시에는 상기 데이터송신 래치의 출력을 선택하여 출력하는 것을 특징으로 하는 클락 포워딩 회로.
  6. 제1항에 있어서, 상기 분배기는, 상기 반도체 집적회로의 비정상동작시에는 상기 데이터라인을 통해 전달된 상기 지연 송신클락을 상기 클락발생기로 출력하고, 상기 반도체 집적회로의 정상동작시에는 상기 데이터라인을 통해 전달된 상기 지연 데이터를 상기 데이터수신 래치에 출력하는 것을 특징으로 하는 클락 포워딩 회로.
  7. 제1항에 있어서, 상기 클락발생기는, 상기 제어신호에 응답하여 상기 지연 송신클락 및 상기 수신클락중 어느 하나를 선택하는 선택기와, 상기 선택기의 출력 및 상기 목표클락을 논리곱하는 논리곱수단과, 상기 선택기의 출력 및 상기 목표클락을 논리합하고 그 결과를 반전시키는 반전 논리합수단, 및 상기 논리곱수단의 출력 및 상기 반전 논리합수단의 출력을 입력으로 하여 상기 수신클락을 발생하는 셋-리셋 플립플롭을 구비하는 것을 특징으로 하는 클락 포워딩 회로.
  8. 반도체 집적회로의 클락 포워딩 방법에 있어서,
    (a) 송신클락에 응답하여 데이터를 래치하는 단계;
    (b) 상기 반도체 집적회로의 비정상동작시 상기 송신클락을 데이터라인으로 출력하는 단계;
    (c) 목표클락 및 상기 데이터라인을 통해 전달된 지연 송신클락을 입력으로하여 수신클락을 발생하는 단계;
    (d) 상기 반도체 집적회로의 정상동작시 상기 래치된 데이터를 상기 데이터라인으로 출력하는 단계;
    (e) 상기 데이터라인을 통해 전달된 지연 데이터를 상기 수신클락에 응답하여 래치하는 단계를 구비하는 것을 특징으로하는 클락 포워딩 방법.
  9. 제8항에 있어서, 상기 클락 포워딩 방법은,
    상기 (b)단계 및 (c)단계 사이에 상기 데이터라인에 출력된 송신클락을 입력으로하여 상기 데이터라인을 구동하는 단계와, 상기 (d)단계 및 (e)단계 사이에 상기 데이터라인에 출력된 데이터를 입력으로하여 상기 데이터라인을 구동하는 단계를 더 구비하는 것을 특징으로하는 클락 포워딩 방법.
  10. 제8항에 있어서, 상기 클락 포워딩 방법은,
    상기 (e)단계후에 상기 수신클락에 응답하여 래치된 데이터를 상기 목표클락에 응답하여 다시 래치하는 단계를 더 구비하는 것을 특징으로 하는 클락 포워딩 방법.
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