DE4023015C1 - - Google Patents
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
Die Erfindung betrifft
eine Halbleiterspeichereinrichtung mit einer Schaltungsanordnung
zur Durchführung eines Mehrfach-Bit-Paralleltestes,
nach dem Oberbegriff des Anspruchs 1.
Die hohe Integration von Halbleiterspeichereinrichtungen
führt generell zur Erhöhung ihrer Produktionskosten bei
Vergrößerung ihrer Chipfläche. Je höher die Integration
bei Halbleiterspeichereinrichtungen wird, um so mehr Zeit
und Aufwand ist zu ihrer Überprüfung erforderlich.
Es wird daher ein Verfahren zur Einsparung an Zeit und Aufwand
beim Prüfen angewendet, bei welchem anstelle eines
seriellen Datenzugriffs mehrere Bits gleichzeitig parallel
getestet werden. Fig. 1 zeigt den Aufbau einer bekannten Halbleitereinrichtung
für einen derartigen Paralleltest, bei dem Acht-
Bit-Paralleldaten für das Testen verarbeitet werden.
In Fig. 1 wird jeweils eines von vier Datenbuspaaren DB0-3
an jeweilige Ausgänge von acht Datenabfühl/Treiberschaltungen
3 bis 10 angeschlossen. Diese Schaltungen empfangen die jeweiligen
Datenpaare über ein Eingangs/Ausgangsleitungspaar
IO0-7 von jeweils einer von zwei Speicherzellengruppen 1 und
2. Vier Übertragungstorschaltungen 11 bis 14 sind in der
Mitte des jeweiligen Datenbuspaares angeordnet und trennen
oder verbinden die Datenbuspaare, die jeweils an eine
linke Gruppe von den Datenempfangs-Treiberschaltungen 3 bis
6 und an eine rechte Gruppe von Datenempfangs-Treiberschaltungen
7 bis 10 angeschlossen sind. Diese Übertragungstorschaltungen
11 bis 14 sind mit N-Kanal und P-Kanal-MOS-
Transistoren ausgestattet, von denen jedes Gate an ein
Paralleltestfreigabesignal ΦPTE angeschlossen ist. An das
andere Ende der Datenbuspaare ist eine Datenauswahlschaltung
16 angeschlossen, an die ferner eine nicht näher dargestellte
Datenausgangspufferschaltung angeschlossen ist. Ein
Paar von ersten Vergleicherschaltungen 17 und 19 besitzen
Eingänge, die mit den jeweiligen Datenbuspaaren verbunden
sind und die jeweils einen Ausgang aufweisen, der ein
Datenpaar an eine zweite Vergleicherschaltung 18 liefert.
Eine Vermittlungsschaltung 20 ist zwischen die zweite Vergleicherschaltung
18 und die Datenausgangspufferschaltung sowie
die Datenauswahlschaltung 16 geschaltet. Die ersten Vergleicherschaltungen
17 und 19, die Datenauswahlschaltung 16,
die zweite Vergleicherschaltung 18 und die Vermittlungsschaltung
20 werden gemeinsam durch das Paralleltestfreigabesignal
ΦPTE bei Ansteuerung der Übertragungstorschaltungen 11 bis 15
angesteuert. Bei der Durchführung des Acht-Bit-Paralleltestverfahrens
werden bei diesem Aufbau einmal acht Paare von
Daten durch acht Paare von Eingangs/Ausgangsleitungen von
den beiden Speicherzellengruppen 1 und 2 geliefert. Diese
Daten werden empfangen und verstärkt und dann von den Datenempfangs-
und -antriebsschaltungen 3 bis 10 vor ihrer Übertragung
auf die vier Datenbuspaare gesteuert. Die acht Paare
der übertragenen Daten werden jeweils in vier Phasen den
beiden ersten Vergleicherschaltungen 17 und 19 zugeführt,
die die empfangenen Daten in jeweilige Datenpaare für
die zweite Vergleicherschaltung 18 decodieren. Anschließend
wandelt die zweite Vergleicherschaltung die empfangenen
zwei Datenpaare in ein einzelnes Datenpaar um, das über die
Vermittlungsschaltung 20 der Datenausgangspufferschaltung
zugeleitet wird.
Wenn in dieser Betriebsstufe das Paralleltestfreigabesignal
ΦPTE einen logisch hohen Zustand hat, der einen Testbetrieb
anzeigt, werden die Übertragungstorschaltungen 11 bis 15,
welche die rechten und linken Datenbuspaare bei
Normalbetrieb zusammenkoppeln, alle ausgeschaltet, und die
Datenauswahlschaltung 16 führt ebenfalls keine Funktion
durch. Wenn im Gegensatz dazu bei Normalbetrieb das Signal
ΦPTE einen logisch niedrigen Zustand hat, führen die ersten
und zweiten Vergleicherschaltungen 17, 19 und 18 sowie die
Vermittlungsschaltung 20 keine Funktion aus. Im Normalbetrieb
ist daher ein Datenübertragungsweg mit einer Folge von Speicherzellengruppen
1 und 2 - Datenempfangs- und -antriebsschaltungen
3 bis 10 - Datenbuspaare - Datenauswahlschaltung
16 - Datenausgangspufferschaltung vorgesehen, wobei die
Übertragungstorschaltungen 11 bis 15 natürlich eingeschaltet
sind. Im Testmodus sind andere Datenübertragungswege in einer
Folge von Speicherzellengruppen - Datenempfangs/Antriebsschaltung -
Datenbuspaare - die ersten Vergleicherschaltungen
17 und 19 - die zweite Vergleicherschaltung 18 - die Vermittlungsschaltung
20 - die Datenausgangspufferschaltung
vorgesehen. Hierbei sind die Übertragungstorschaltungen ausgeschaltet.
Hierbei ergibt sich jedoch eine relativ niedrige Betriebsgeschwindigkeit,
da die Daten, welche von der linken Speicherzellengruppe
ausgewählt werden, immer durch die Übertragungstorschaltungen
11 bis 15 geleitet werden müssen, um
sie der Datenausgangspufferschaltung während eines Normalbetriebs
zuzuleiten. Da bei dem beschriebenen Testverfahren
ferner die Daten durch eine Treiberschaltung, welche innerhalb
der Datenempfangs/Treiberschaltungen 3 bis 10 vorhanden
ist, während eines Normalbetriebs hindurchgeleitet werden
müssen, erhöht sich der Leistungsverbrauch darin zwangsläufig.
Darüber hinaus führt das Vorhandensein von Übertragungstorschaltungen
zu einer unerwünschten Vergrößerung des
gesamten Chipbereichs in einer hochintegrierten Speichereinrichtung
mit einer großen Anzahl an Datenbuspaaren.
Aufgabe der Erfindung ist es daher, eine Halbleiterspeichereinrichtung mit
einer Schaltungsanordnung zur Durchführung eines Mehrfach-Bit-Paralleltests in der
Halbleiterspeichereinrichtung zu schaffen, bei der
Leistungsverbrauch eingespart werden kann und die
die Prüfung einer hochintegrierten
Halbleiterspeichereinrichtung
mit erhöhter Geschwindigkeit ermöglicht.
Diese Aufgabe wird durch die Merkmale des Anspruchs 1
gelöst, wobei die Unteransprüche Weiterbildungen der Erfindung
kennzeichnen.
In vorteilhafter Weise wird durch die Erfindung ein Verfahren
zum Testen von mehreren Parallelbits ermöglicht, bei dem
der Normalbetrieb der Halbleiterspeichereinrichtung nicht
beeinträchtigt wird.
Aus der DE-OS 39 16 533, die zum Stand der Technik gemäß § 3(2)
PatG zählt, ist eine Parallelleseschaltung zum Testen
von Speichern mit hoher Speicherdichte bekannt, bei der
gesonderte Datenleitungsleseverstärker parallel zu
Multiplexern geschaltet sind, um die jeweiligen Datenbits
von den jeweiligen Ausgangsdatenleitungen für jeden von
mehreren Zellengruppenblocks zu verstärken. In einer
stromabwärts von den Datenleitungsleseverstärkern gelegenen
Position sind Datenleitungskomparatoren vorgesehen, die die
von den Leseverstärkern verstärkten Daten für jeden
einzelnen Zellengruppenblock vergleichen, um erstmalig
verglichene Daten zu bilden, die dem zugehörigen Datenbus
zugeführt werden. Stromabwärts der Datenbusse sind
gesonderte Ausgangspuffer angeordnet, die die Testausgabe
von den Datenleitungskomparatoren in einer schnellen
Testbetriebsart puffern, um die Lage des defekten Blocks zu
ermitteln.
Gegenüber diesem Stand der Technik weist die Erfindung den
Vorteil auf, daß die Testzeit weiter vermindert werden kann,
weil die Datenausgabe von den Leseverstärkern im
Mehrfach-Bit-Paralleltest den ersten Komparatoren direkt
zugeführt werden kann, ohne sie durch die Treiber zu leiten.
Außerdem ist der Stromverbrauch verringert, weil die Treiber
während des Testbetriebs nicht in Betrieb sind.
In der Zeitschrift IEEE, Journal of Solid-State Circuits,
August 1988, Seiten 933 bis 941, ist eine Anordnung für den
Paralleltest auf parametrische Fehler in einem
dreidimensionalen DRAM beschrieben, bei dem man zu mehreren
Zellen in einer Wortleitung gleichzeitig Zugang erhält.
Dabei wird eine zweidimensionale Organisation des DRAM
verwendet, und mit Hilfe spezieller Algorithmen wird eine
Steigerung der Testgeschwindigkeit erzielt.
Aus der EP-OS 02 06 486 ist eine Speichertestschaltung
bekannt, die Einrichtungen zum simultanten Einschreiben
identischer Testdaten in mehrere Speicherzellen und
Einrichtungen zum gleichzeitigen Lesen der in die
Speicherzellen eingeschriebenen Testdaten enthält. Die aus
den Speicherzellen ausgelesenen Testdaten werden einer
ersten logischen Operation und parallel dazu einer zweiten
logischen Operation unterworfen, und die Ergebnisse dieser
Operationen werden nochmals logisch miteinander kombiniert,
und das Kombinationsergebnis wird zur Ermittlung von Fehlern
in den Zellen ausgewertet.
Zum besseren Verständnis und zur Erläuterung der Erfindung
wird auf die Figuren verwiesen. Es zeigt
Fig. 1 eine bekannte Schaltungsanordnung zur Durchführung
eines Paralleltestverfahrens;
Fig. 2 eine erfindungsgemäße Schaltungsanordnung zur Durchführung
eines Mehrfach-Bit-Paralleltestverfahrens
Fig. 3 ein elektrisches Schaltbild, das die Verbindung
zwischen Speicherzellenblöcken und Eingangs/Ausgangsleitungen
beim Ausführungsbeispiel der
Fig. 2 noch näher dargestellt; und
Fig. 4 ein Schaltbild für eine Voraufladeschaltung
zum Voraufladen von Eingangs/Ausgangsleitungen,
welche beim Ausführungsbeispiel der Erfindung
zur Anwendung kommen kann.
In der Fig. 2 ist ein Schaltungsaufbau dargestellt, mit welchem
ein Mehrfach-Bit-Paralleltest gemäß einem Ausführungsbeispiel
der Erfindung durchgeführt werden kann. Beim dargestellten
Ausführungsbeispiel werden 8-Bitdaten parallel getestet.
Wie aus der Figur hervorgeht, werden zwei Zellspeichergruppen
100 und 101 an jeweils eine von vier Datenleseverstärker
102-105 und 106-109, die in zwei
Gruppen vorgesehen sind, angeschlossen. Dieser Anschluß erfolgt
über jeweils ein entsprechendes Leitungspaar von vier
Eingangs/Ausgangsleitungspaaren IO₀/ bis IO₃/ und
IO₄/ bis IO₇/. Der Leseverstärker 102 bis 109
sind an Treiberschaltungen 110 bis 117 angeschlossen. Jedes
Paar von benachbarten Leseverstärkern ist an erste
Vergleicherschaltungen 118 bis 12 angeschlossen. Jede erste
Vergleicherschaltung empfängt das Ausgangssignal von zwei
Leseverstärkern, d. h. zwei Datenpaare. Jedes Datenpaar
der Ausgänge der Treiberschaltungen 110 bis 117 und
der ersten Vergleicherschaltungen 118 bis 121 ist an jeweils
eines von vier Datenbuspaaren DB₀/ bis DB₃/ angeschlossen.
Hierbei werden zwei Treiberschaltungen und eine erste
Vergleicherschaltung jeweils an ein Datenbuspaar angeschlossen,
wie es dargestellt ist. Die vier Paare des Datenbusses
sind alle an eine zweite Vergleicherschaltung 122 angeschlossen.
Diese ist hinwiederum an einen Eingang 125 einer nicht
näher dargestellten Datenausgangspufferschaltung über eine
Vermittlungsschaltung 123 angeschlossen. Die vier Paare des
Datenbusses sind ferner an eine Datenauswahlschaltung 124
angeschlossen. Die Treiberschaltungen 110 bis 117, die
Vergleicherschaltungen 118 bis 121, die zweite Vergleicherschaltung
122, die Vermittlungsschaltung 123 und die Datenauswahlschaltung
124 werden gemeinsam von einem Paralleltestfreigabesignal
127 angesteuert.
In der Fig. 3 ist ein bevorzugtes Ausführungsbeispiel für
eine Verbindung zwischen der linksseitigen Speicherzellengruppe
100 und den Eingangs/Ausgangsleitungspaaren IO₀/ bis IO₃/ dargestellt. Hierbei sind die Eingangs/Ausgangsleitungspaare an Leseverstärker 132 bis 139 über Übertragungstransistoren
140 bis 155 angeschlossen. Die Leseverstärker
132 bis 139 sind an die Speicherzellen (nicht dargestellt)
über Bitleitungspaare BL/ angeschlossen. Die
Übertragungstransistoren 140 bis 155 übertragen jeweils auf
die Eingangs/Ausgangsleitungspaare IO₀/ bis IO₃/
Daten, welche in Abhängigkeit von einem Spaltenauswahlsignal
ΦCSL von den Leseverstärkern geliefert sind. Das Spaltenauswahlsignal
kommt von Spaltendecodierern 130 und 131. Hierfür
sind Steuerelektroden der Übertragungstransistoren 140
bis 155 mit einem der beiden Spaltendecodierern 130 und 131
in jedem Paar von vier Steuerelektroden verbunden.
Die Fig. 4 zeigt eine Schaltung zum Voraufladen und Ausgleichen
der Eingangs/Ausgangsleitungspaare. Diese Vorauflade-
und Ausgleichsschaltung für die Eingangs/Ausgangsleitungen
enthält Voraufladetransistoren 161 bis 164, deren
jeweilige Steuerelektroden an ein Vorauflade- und Ausgleichssignal
ΦIOPP angeschlossen sind, N-Kanal-MOS-Transistoren
165 und 166 sowie P-Kanal-MOS-Transistoren 169 und 170 zum
Ausgleichen eines Eingangs/Ausgangs-Leitungspaars. Jedes
Gate der MOS-Transistoren ist an das Signal ΦIOPP angeschlossen.
Ferner enthält die Vorauflade- und Ausgleichsschaltung
Inverter 167 und 168 zum Invertieren des Signals
ΦIOPP und zum Anlegen des invertierten Signals an das jeweilige
Gate der P-Kanal-MOS-Transistoren 169 und 170. Im
beschriebenen Schaltungsaufbau nimmt ein Vorauflade- und
Ausgleichspegel im Eingangs/Ausgangsleitungspaar einen
Spannungswert an, der um eine Schwellenwertspannung des
N-Kanal-MOS-Transistors von einer Versorgungsquellenspannung
Vcc verringert ist, die an Drains der Voraufladetransistoren
161 bis 164 angelegt ist.
Im folgenden wird der Vorgang eines Mehrfach-Bit-Paralleltestverfahrens
im einzelnen erläutert. In Fig. 3 wird ein aus einer
Speicherzelle gelesenes Datenpaar auf die Leseverstärker
132 bis 139 über die Bitleitungspaare BL/ übertragen. Das
in den Leseverstärkern verstärkte Datenpaar wird über
einen eingeschalteten Übertragungstransistor auf ein Eingangs/
Ausgangsleitungspaar übertragen, wenn einer der beiden
Spaltendecodierer 130 und 131 einen logisch hohen Zustand
des Spaltenauswahlsignals ΦCSL erzeugt. Bevor das Datenpaar
durch den logisch hohen Pegel des Spaltenauswahlsignals auf
ein Eingangs/Ausgangsleitungspaar übertragen wird, hält das
in Fig. 4 gezeigte Eingangs/Ausgangsleitungsvorauflade- und
-ausgleichssignal ΦIOPP während einer vorgegebenen Zeitdauer
einen logisch hohen Zustand aufrecht, wodurch das Eingangs/
Ausgangsleitungspaar in einem Zustand verbleibt, in
welchem es auf einen Wert von (Vcc-VTN) voraufgeladen und
ausgeglichen ist. Hierbei bedeutet Vcc eine Versorgungsspannung
und VTN eine Schwellenwertspannung des N-Kanal-MOS-
Transistors. Ferner schaltet das Paralleltestfreigabesignal
127 die Treiberschaltungen 110 bis 117 und die Datenauswahlschaltung
124 ab, während die ersten Vergleicherschaltungen
118 bis 121 und die zweite Vergleicherschaltung 122
sowie die Vermittlungsschaltung 123 eingeschaltet sind. Demnach
wird das auf das Eingangs/Ausgangsleitungspaar übertragene
Datenpaar den Leseverstärkern 102 und 109
zugeleitet, welche das Datenpaar verstärken und den ersten
Vergleicherschaltungen 118 bis 121 zuleiten, da die Treiberschaltungen
110 bis 117 abgeschaltet sind. Die ersten Vergleicherschaltungen
empfangen zwei Datenpaare und liefern
ein ausgewähltes Datenpaar an Datenbuspaare DB₀/ bis DB₃/.
Danach empfängt die zweite Vergleicherschaltung 122 von
den ersten Vergleicherschaltungen 118 bis 121 auf den Datenbuspaaren
vier Datenpaare und überträgt diese Datenpaare
auf die Datenausgangspufferschaltung 125 über die Vermittlungsschaltung
123, wobei ein Datenpaar in Abhängigkeit von
einem Decodiervorgang ausgewählt wird. Das bedeutet, daß in
einer Übertragungsstrecke für die Datenpaare bei einem Paralleltestmodus
die folgenden Bauteile durchschritten werden:
Speicherzellengruppen 100 und 101 - Leseverstärker
102 bis 109 - erste Vergleicherschaltungen 118 bis 121 -
Datenbuspaare - zweite Vergleicherschaltungen 122 - Vermittlungsschaltung
123 - Datenausgangsschaltung 125.
Für einen Normalbetrieb schaltet das Paralleltestfreigabesignal
127 die ersten Vergleicherschaltungen 118 bis 121,
die zweite Vergleicherschaltung 122 und die Vermittlungsschaltung
123 ab. Hierbei entsteht ein anderer Übertragungsweg
bis zur Datenausgangspufferschaltung, der sich vom vorher
beschriebenen Übertragungsweg des Datenpaares beim
Paralleltestmodus unterscheidet und in folgender Folge gebildet
wird: Die Leseverstärker 102 bis 109 - die
Treiberschaltungen 110 bis 117 - das Datenbuspaar - die
Datenauswahlschaltung 124.
Beim oben erläuterten bevorzugten Ausführungsbeispiel
wird ein Verfahren zum Prüfen von 8-Bit-Paralleldaten
durchgeführt. In der gleichen Weise können N-Bit-
Paralleldaten getestet bzw. geprüft werden. Die zur Anwendung
kommenden Anzahl von ersten Vergleicherschaltungen beträgt
die Hälfte (N/2) der Anzahl N. Jede der Vergleicherschaltungen
kann ein Viertel (N/4) der N-Anzahl der Datenpaare
verarbeiten. Die zweite Vergleicherschaltung kann die
Hälfte (N/2) der N-Anzahl der Datenpaare, welche von den
ersten Vergleicherschaltungen kommen, verarbeiten.
Claims (4)
1. Halbleiterspeichereinrichtung mit einer Schaltungsanordnung zur Durchführung eines
Mehrfach-Bit-Paralleltestes
mit einer Datenausgangspufferschaltung, einer gegebenen Anzahl
von Datenbuspaaren und Speicherzellengruppen, gekennzeichnet
durch
- - Leseverstärker (102-109) zum Empfang der jeweiligen Datenpaare von den Speicherzellengruppen (100, 101);
- - Treiberschaltungen (110-117), die zwischen die Leseverstärker (102-109) und die Datenbuspaare (DB₀/-DB₃/) geschaltet sind;
- - erste Vergleicherschaltungen (118-121), die zwischen die Leseverstärker (102-109) und ein entsprechendes Paar der Datenbuspaare (DB₀/-DB₃/) geschaltet sind, für den Empfang einer Gruppe von Datenpaaren von den Leseverstärkern (102-105), und zur Abgabe eines Datenpaares aus der Gruppe der Datenpaare an das entsprechende Datenbuspaar;
- - eine zweite Vergleicherschaltung (122) mit Eingängen, die an die Datenbuspaare (DB₀/-DB₃/) angeschlossen sind, und mit einem Ausgang, der an die Datenausgangspufferschaltung (125) anschließbar ist, für den Empfang einer gegebenen Anzahl von Datenpaaren von den Datenbuspaaren und zur Abgabe eines Datenpaares;
- - eine Datenauswahlschaltung (124) mit Eingängen, die an die Datenbuspaare (DB₀/-DB₃/) angeschlossen sind, und mit einem Ausgang, der an die Datenausgangspufferschaltung (125) angeschlossen ist, für den Empfang der gegebenen Anzahl von Datenpaaren von den Datenbuspaaren und zur Abgabe eines Datenpaares, wobei
- - die Leseverstärker (102-109) mehrere Datenpaare von der Speicherzellengruppe (100, 101) an die Datenbuspaare (DB₀/-DB₃/) über die Treiberschaltungen (110-117) in einem ersten den Normalbetrieb darstellenden Betriebsmodus liefern und die Datenpaare an die ersten Vergleicherschaltungen (118-121) in einem zweiten, den Testbetrieb darstellenden Betriebsmodus liefern.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die ersten und die zweite Vergleicherschaltungen
(118-122) nur während des zweiten Betriebsmodus
in Betrieb gesetzt sind.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die ersten Vergleicherschaltungen
(118-121) eine Voraufladeschaltung (161-164) zum
Aufladen einer Eingangsstufe auf einen vorgegebenen Spannungspegel
aufweisen, wobei die Voraufladeschaltung Eingangsdaten
beim ersten Betriebsmodus vorauflädt.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche
1 bis 3, dadurch gekennzeichnet, daß an eine Ausgangsstufe
der zweiten Vergleicherschaltung (122) eine Vermittlungsschaltung
(123) anschließbar ist, wobei die Vermittlungsschaltung
beim ersten Betriebsmodus ausgeschaltet ist.
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