JP4024582B2 - 多機能直列入力／出力回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は一般にメモリ素子に関し、特に、メモリ素子に用いられる入力／出力（Ｉ／Ｏ）回路に関する。
【０００２】
【従来の技術】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）は、長期データ記憶のために検討されている不揮発性メモリの一種である。ハード・ドライブのような従来の長期記憶素子よりもはるかに速く、ＭＲＡＭ素子からデータにアクセスすることが可能である。さらに、ＭＲＡＭ素子は、ハード・ドライブ及び他の従来の長期記憶素子に比べるとはるかにコンパクトで、消費電力がはるかに少ない。
【０００３】
【発明が解決しようとする課題】
いくつかのＭＲＡＭ素子は、ビット値を読み出し、変更し、さらに、復元する破壊的読み出し操作を実施する。破壊的読み出し操作によって、値を読み出す信頼性が向上する。しかし、破壊的読み出し操作は、書き戻しのような機能を実施するための追加回路要素を必要とする。
【０００４】
書き戻しを実施するために独立回路を設けるのは望ましくない。
【０００５】
【課題を解決するための手段】
本発明の態様の１つによれば、入力／出力回路には、第１の入力及び第１の出力を有する第１のレジスタと、第２の入力を有する第２のレジスタと、第３の入力を有する第３のレジスタとが含まれている。第１の出力は、第２の入力及び第３の入力に結合されている。第３のレジスタは、書き戻しのためにデータを記憶することができる。
【０００６】
本発明の他の態様及び利点については、本発明の原理を例示した、添付の図面に関連して施される下記の詳細な説明から明らかになるであろう。
【０００７】
【発明の実施の形態】
例示のため図面に示すように、本発明は、複数の多機能入力／出力（Ｉ／Ｏ）回路を含むＭＲＡＭ素子において実施される。各Ｉ／Ｏ回路は、直列Ｉ／Ｏ、組み込み自己テスト（ＢＩＳＴ）、書き戻し、書き込み・検証（write-verify）、及び、データ平衡化（data balancing）のような機能を実施または支援することが可能である。直列Ｉ／Ｏだけしか実施しない回路よりもはるかにというわけではないが、多機能Ｉ／Ｏ回路は、とりわけ、破壊的読み出し操作を実施するランダム・アクセス・メモリ素子に有効である。
【０００８】
図１を参照すると、メモリ・セル１２のアレイ１０を含むＭＲＡＭ素子８が例示されている。ワード線１４として機能するトレースが、メモリ・セル１２の行に沿って延び、ビット線として機能するトレースが、メモリ・セル１２の列に沿って延びている。各メモリ・セル１２は、ワード線１４及びビット線１６の交差点に配置されている。ＭＲＡＭ素子８の説明を単純化するため、比較的少数のメモリ・セル１２だけしか示されていない。実際には、アレイ１０は、任意のサイズを備えることが可能である。
【０００９】
ＭＲＡＭ素子８には、読み出し操作中、選択されたワード線１４に適切な電位を印加し、書き込み操作中、選択されたワード線１４に書き込み電流を供給するための行ドライバ１８が含まれている。ＭＲＡＭ素子８には、書き込み操作中、選択されたビット線１６に書き込み電流を供給し、読み出し操作中、センス・アンプ２２に選択されたビット線１６を接続するための列ドライバ２０が含まれている（選択されたメモリ・セル１２が、選択されたワード線１４と選択されたビット線１６の交差点に位置する）。センス・アンプ２２は、選択されたセル１２の抵抗状態を読み出して、選択されたメモリ・セル１２に記憶された論理値を求める。
【００１０】
センス・アンプ２２は、破壊的読み出し操作を実施する。例えば、三重サンプル破壊的読み出し操作には、選択されたメモリ・セル１２の抵抗状態を読み出し、選択されたメモリ・セル１２に論理「１」を書き込むことと、抵抗状態を読み出し、選択されたメモリ・セル１２に論理「０」を書き込むことと、抵抗状態を読み出し、３つの読み出された抵抗状態を全て比較して、もとの抵抗状態が論理「１」に対応するか、または、論理「０」に対応するかを決定することが必要になる。次に、第３の書き込み −書き戻し− が実施され、選択されたメモリ・セル１２のもとの抵抗状態が復元される。論理「１」であったと決定されると、論理「１」が選択されたメモリ・セル１２に書き戻され、論理「０」であったと決定されると、論理「０」が選択されたメモリ・セル１２に書き戻される。三重サンプル破壊的読み出し操作の一例については、譲受人の米国特許第６，１８８，６１５号において知ることが可能である。
【００１１】
ｍ個のメモリ・セル１２の抵抗状態を同時に読み出すことが可能である。例えば、ｋ個の連続ビット線１６の第１列スライスが、多重化されて、第１のセンス・アンプ２２に送り込まれ、ｋ個の連続ビット線１６の第２列スライスが、多重化されて、第２のセンス・アンプ２２に送り込まれ、．．．、最後に、ｋビットの第Ｍ列スライスが多重化されて、第Ｍのセンス・アンプ２２に送り込まれる（図１には、３列のスライスだけしか示されていない）。Ｍ個のセンス・アンプ２２の全てを同時に動作させることによって、全部でＭビットを並列に読み出すことができる。
【００１２】
ＭＲＡＭ素子８にはさらには、各列スライス毎に、多機能Ｉ／Ｏ回路２４が含まれている。各Ｉ／Ｏ回路２４は、第１の入力（Ｓｉｎ）、第２の入力（Ｄｏｕｔ）、第１の出力（Ｓｏｕｔ）、及び、第２の出力（Ｄｉｎ）を備えている。各第２の入力（Ｄｏｕｔ）は、対応するセンス・アンプ２２の出力に接続され、各第２の出力（Ｄｉｎ）は、対応する列ドライバ２０の入力に接続されている。Ｉ／Ｏ回路２４の第１の入力（Ｓｉｎ）及び第１の出力（Ｓｏｕｔ）は、直列に接続されて、走査連鎖を形成している。走査連鎖における第１のＩ／Ｏ回路２４の第１の入力は、１組の走査連鎖ポート２８に接続され、走査連鎖における最後のＩ／Ｏ回路２４の第１の出力（Ｓｏｕｔ）は、その１組の走査連鎖ポート２８に接続されている。走査連鎖ポート２８の各組毎に、入力走査連鎖ポート及び出力走査連鎖ポートが含まれている。
【００１３】
図１には、単一走査連鎖だけしか示されていない。しかし、ＭＲＡＭ素子８には、代わりに、並列に動作する複数走査連鎖を設けて、Ｉ／Ｏデータ帯域幅を拡大することも可能である。例えば、４つの走査連鎖を備えるＭＲＡＭ素子８は、４組の走査ポート２８を備えることになる。
【００１４】
センス・アンプ２２によって読み出されるデータは、第２の入力（Ｄｏｕｔ）に供給され、Ｉ／Ｏ回路２４に記憶される。これらの記憶操作は、並列に実施される。Ｉ／Ｏ回路２４にデータを記憶すると、データは、１つのＩ／Ｏ回路２４から次のＩ／Ｏ回路２４に（例えば、左から右に）、出力走査連鎖ポート２８の方へ直列にシフトされる。
【００１５】
メモリ・アレイ１０に書き込まれることになるデータは、第１のＩ／Ｏ回路２４に直列に供給される（入力走査連鎖ポート２８を介して）。データがＩ／Ｏ回路２４のそれぞれにシフトされるまで、全部でＭ−１回のシフトが実施される。
【００１６】
コントローラ２６は、Ｉ／Ｏ回路２４のための制御信号（Ｃｔｌ）を発生する。制御信号（Ｃｔｌ）には、マスタ制御信号（Ｍｃ）、スレーブ制御信号（Ｓｃ）、データ出力制御信号（Ｄｏｃ）、データ入力制御信号（Ｄｉｃ）、テスト制御信号（Ｔｃ）、ＢＩＳＴ信号（Ｂｃ）、及び、２つの書き込み信号（ｗ１及びｗ０ｂ）が含まれている。これらの制御信号（Ｃｔｌ）は、全てのＩ／Ｏ回路２４が同じ機能を同時に実施するように制御するので、大域的である。
【００１７】
直列Ｉ／Ｏの実施に加えて、Ｉ／Ｏ回路２４は、書き戻しに利用可能なデータを作成することによって、破壊的読み出し操作を支援する。各Ｉ／Ｏ回路２４は、ＢＩＳＴ、データ平衡化、及び、書き込み・検証も実施する。
【００１８】
単一センス・アンプ２２及びＩ／Ｏ回路２４が、４列からなるピッチに適合する場合、１０２４×１０２４のアレイ１０をなすメモリ・セル１２に対して、全部で２５６個のセンス・アンプ２２及び２５６個のＩ／Ｏ回路２４を用いることが可能である。全部でｋ＝４のビット線１６を多重化して、各センス・アンプ２２に送り込むことが可能である。３２ビットのブロックが並列に読み取られる場合、ブロックは、３２個のＩ／Ｏ回路２４を備えた単一走査連鎖にロードすることもできるし、あるいは、それぞれ、８つのＩ／Ｏ回路２４を備えた、４つの並列走査連鎖にロードすることもできるし、あるいは、それぞれ、４つのＩ／Ｏ回路２４を備えた、８つの並列走査連鎖にロードすること等も可能である。先行読み出し操作の結果が、直列Ｉ／Ｏ操作によってまだ処理されている間に、別の読み出し操作を実施することも可能である。
【００１９】
図２を参照すると、多機能Ｉ／Ｏ回路２４がさらに詳細に示されている。Ｉ／Ｏ回路２４にはまた、第１のレジスタ（マスタ）１１２、第２のレジスタ（スレーブ）１１４、及び、第３のレジスタ（データ入力）１１６が含まれている。Ｉ／Ｏ回路２４には、第１の入力（Ｓｉｎ）をマスタ１１２の入力に結合する第１の伝送ゲート１１８、マスタ１１２の出力をスレーブ１１４の入力に結合する第２の伝送ゲート１２０、及び、マスタ１１２の出力をデータ入力レジスタ１１６の入力に結合する第３の伝送ゲート１２２が含まれている。第４の伝送ゲート１２４は、センス・アンプ２２の出力をマスタ１１２の入力に結合する。
【００２０】
マスタ制御信号（Ｍｃ）はパルス化され、データをマスタ１１２に転送する。スレーブ制御信号（Ｓｃ）はパルス化され、データをスレーブ１１４に転送する。データ出力制御信号（Ｄｏｃ）はパルス化され、センス・アンプ２２からマスタ１１２にデータを転送する。データ入力制御信号（Ｄｉｃ）はパルス化され、マスタ１１２からデータ入力レジスタ１１６にデータを転送する。
【００２１】
第１及び第２のトランジスタ１２８及び１３０を利用して、データ入力レジスタ１１６への書き込みが直接行われる。第１のトランジスタ１２８をパルスでオンにすることによって、データ入力レジスタ１１６に論理「１」が書き込まれる。「１」の書き込み操作中、第２のトランジスタ１３０はオフのままである。第２のトランジスタ１３０をパルスでオンにすることによって、データ入力レジスタ１１６に論理「０」が書き込まれる。「０」の書き込み操作中、第１のトランジスタ１２８は、オフのままである。データ入力レジスタ１１６の第２の出力（Ｄｉｎ）は、行及び列ドライバ１８及び２０に供給され、適合する書き込み電流が設定される。
【００２２】
メモリ・アレイ１０に書き込まれるデータは、入力走査連鎖ポート２８に直列に供給される。マスタ制御信号（Ｍｃ）のパルスによって、データの第１のビットが刻時されて、第１のＩ／Ｏ回路２４のマスタ１１２に送り込まれる。マスタ制御信号（Ｍｃ）が後続するスレーブ制御信号（Ｓｃ）のパルスによって、データは、走査連鎖における１つのＩ／Ｏ回路２４から次のＩ／Ｏ回路２４にシフトされる。データがシフトされると、データの別のビットが、走査連鎖における入力走査連鎖ポート２８から第１のＩ／Ｏ回路２４に送られる。走査連鎖に全部でＭ個のＩ／Ｏ回路２４が存在する場合、Ｍ−１回のシフトが実施されると、Ｍ個のＩ／Ｏ回路２４のマスタ１１２に、Ｍビットのデータが記憶されることになる。次に、データ入力制御信号（Ｄｉｃ）がパルス化され、この結果、ＭビットのデータがＭ個のデータ入力レジスタ１１６に並列に転送される。データ入力レジスタ１１６の出力（Ｄｉｎ）は、列ドライバ２０及び行ドライバ１８に供給され、適合する書き込み電流が設定される。
【００２３】
図３には、選択されたメモリ・セルに対する三重サンプル破壊的読み出し操作が例示されている。この図は、選択されたメモリ・セル１２に論理「１」が記憶されたことを示している。「Ｘ」は、「ドント・ケア（don't care）」状態を表している。
【００２４】
第１の読み出し時には、データ入力及びデータ出力制御信号（Ｄｉｃ及びＤｏｃ）によって、第３及び第４の伝送ゲート１２２及び１２４がオフになり、２つの書き込み信号（ｗ１及びｗ０ｂ）によって、トランジスタ１２８及び１３０がオフになる。論理「１」書き込み／論理「１」読み出し時には、第１の書き込み信号（ｗ１）がパルス化されて、データ入力レジスタ１１６に基準「１」がロードされ、引き続き、基準「１」が読み出される。論理「０」書き込み／論理「０」読み出し時には、第２の書き込み信号（ｗ０ｂ）がパルス化されて、データ入力レジスタ１１６に基準「０」がロードされ、引き続き、基準「０」が読み出される。
【００２５】
これら３つの読み出し及び２つの書き込み中、マスタ及びスレーブ制御信号（Ｍｃ及びＳｃ）は、静的状態に保たれるので、第１と第２の伝送ゲート１１８及び１２０がオフになり、ノイズの発生が阻止される。
【００２６】
次に、データ出力制御信号（Ｄｏｃ）がパルス化され、これにより、センス・アンプ２２の出力がマスタに記憶される。データは、データ入力制御信号（Ｄｉｃ）をパルス化することによってメモリ・セルに書き戻され、この結果、第３の伝送ゲート１２２がオンになり、マスタ１１２の状態が、データ入力レジスタ１１６に記憶される。データ入力レジスタ１１６の出力（Ｄｉｎ）が、行ドライバ１８及び列ドライバ２０に供給される。
【００２７】
データがマスタ１１２に読み取られると、データは直列にシフトされる。第３及び第４の伝送ゲート１２２及び１２４は、オフに保持され、マスタ及びスレーブ制御信号（Ｍｃ及びＳｃ）は、同期して働き、マスタ１１２からスレーブにデータをシフトさせ（スレーブ制御信号をパルス化することによって）、次に、スレーブ１１４から次のＩ／Ｏ回路２４のマスタ１１２にデータをシフトさせる（マスタ制御信号をパルス化することによって）。Ｉ／Ｏ回路における直列シフトは、第１のＩ／Ｏ回路２４内のデータが出力走査連鎖ポート２８にシフトされるまで実施される。第３及び第４の伝送ゲート１２２及び１２４は、開いた状態に保たれるので、Ｉ／Ｏ回路２４を介して直列にシフトされるデータが、データ入力レジスタ１１６に記憶されているデータに影響することはない。
【００２８】
少数のゲートを追加すると、データ入力レジスタ１１６によって、ＢＩＳＴ、書き込み・検証、及び、データ平衡化を実施することが可能になる。第１階データ平衡化努力（first order data balancing effort）は、全てのＩ／Ｏ回路２４の出力に単一インバータ１３２を追加することによって実施される。インバータ１３２は、スレーブ１１４の出力（Ｓｏｕｔ）を反転する。データが、各Ｉ／Ｏ回路２４を通過する際に、直列に接続されたＩ／Ｏ回路２４のインバータ１３２によって反転され、その結果、全ての「１」または全ての「０」を書き込むように命じられると、５０／５０の比率の１及び０が、メモリ・アレイに実際に書き込まれることになる。従って、「１」が第１のＩ／Ｏ回路２４に書き込まれると、第１の回路のインバータ１３２が、第２の回路に「０」を送り、第２のＩ／Ｏ回路２４のインバータ１３２が、第３のＩ／Ｏ回路２４に「１」を送り、第３のＩ／Ｏ回路２４のインバータ１３２が、第４のＩ／Ｏ回路２４に「０」を送り、．．．走査連鎖に沿って以下同様。データ平衡化は、メモリに、ほぼ等しい数の１及び０を物理的に記憶させるには望ましい。一般的なデータでは、１または０が過半数を占めることになる（全てセットまたは全てリセットの場合のように）。１と０の数が等しいと、書き込み電力要求の平衡をとるのに役立ち、読み出しの信頼性に悪影響を及ぼす可能性のある、最悪のケースのデータ状態を回避するのに役立つ。
【００２９】
書き込み・検証及びＢＩＳＴには、ＸＯＲゲート１３６、第３のトランジスタ１３８、及び、第５の伝送ゲート１２６が用いられる。全Ｉ／Ｏ回路２４の第３のトランジスタ１３８を互いに配線することによって、ＯＲエラー・フラグ１４０が形成される。各ＸＯＲゲート１３６は、ＢＩＳＴ制御信号（Ｂｃ）によって使用可能になる。
【００３０】
ＢＩＳＴ時、データ入力レジスタ１１６に値を記憶している間に、メモリ・アレイ１０にチェッカー盤パターンが書き込まれる。チェッカー盤パターンは、センス・アンプ２２によって読み戻され、ＸＯＲゲート１３６が、センス・アンプ２２の出力とデータ入力レジスタ１１６に記憶された値を比較する。第５の伝送ゲート１２６は、ＸＯＲゲート１３６の出力を走査連鎖に接続して、走査連鎖に全てのセンス・アンプ２２のテスト状況をロードするオプションを与える。テスト制御信号（Ｔｃ）をパルス化して、テスト・データが走査連鎖にロードされ、次に、走査連鎖を操作して、テスト・データの全てを走査連鎖ポート２８またはエラー訂正回路要素にシフトし、テスト・データの詳細な解析が行われるようにすることが可能である。センス・アンプ２２の１つにエラーが検出されると、エラー・フラグ１４０によってコントローラ２６に知らされる。
【００３１】
書き込み・検証は、テスト・パターンではなく、データがメモリ・アレイ１０に書き込まれるという点を除けば、ＢＩＳＴと同様である。書き込み・検証操作は、次のように進められる：データが、マスタ１１２からデータ入力レジスタ１１６にシフトされ（データ入力制御信号がパルス化され）、データ入力レジスタの出力（Ｄｉｎ）が、メモリ・アレイ１０に書き込まれ、データ出力制御信号（Ｄｏｃ）がロー（低）に保たれている（これによって、第４の伝送ゲート１２４がオフになる）間に、読み出し操作が実施される。従って、読み出し操作の結果は、マスタ１１２に記憶されない。読み出し操作の実施が済むと、データ入力制御信号（Ｄｉｃ）がパルス化されて、第３の伝送ゲート１２２が瞬時にオンになり、データ入力レジスタ１１６のデータが、マスタ１１２からのもとの入力データと共に再ロードされることになる。この時点で、もとのデータは、Ｄｉｎにあり、読み出されたデータは、Ｄｏｕｔにある。ＢＩＳＴ制御信号（Ｂｃ）がパルス化されると、ＸＯＲの比較結果が、第３のトランジスタ１３８の入力に生じる。読み出されたデータと記憶データが一致しなければ（すなわち、Ｄｉｎ≠Ｄｏｕｔであれば）、エラー・フラグがハイ（高）になって、書き込みエラーを表示する。読み出されたデータが記憶データと一致すると（すなわち、Ｄｉｎ＝Ｄｏｕｔであれば）、記憶データが書き込み・検証される。
【００３２】
書き込み・検証テストの結果によって、システムまたはエラー訂正制御装置に対して、データ書き込み時に書き込みまたは読み出し問題が生じており、訂正措置を施す必要がある旨の指示が与えられる。訂正措置には、再書き込み及び再検証、あるいは、書き込み回路及び／または読み出し回路の再較正の決定、あるいは、データ位置に対する障害ビットのマーキング等を含むことが可能である。
【００３３】
こうして、多機能を実施するが、Ｉ／Ｏだけしか実施しない回路に比べてさほど大きくない、単純なＩ／Ｏ回路が開示された。書き戻しのためのデータ記憶は、破壊的読み出し操作を実施するメモリ素子にとってとりわけ有効である。しかし、このＩ／Ｏ回路は、破壊的読み出し操作を実施するメモリ素子に制限されるものではない。データ平衡化、書き込み・検証、及び、組み込み自己テストは、他のタイプのメモリ素子にも有効である。
【００３４】
本発明は、上に解説し、例示した特定の実施態様に制限されるものではない。その代わりに、本発明の解釈は、付属の請求項に従ってなされる。
【図面の簡単な説明】
【図１】複数の多機能Ｉ／Ｏ回路を含むランダム・アクセス・メモリ素子を例示した図である。
【図２】多機能直列Ｉ／Ｏ回路を例示した図である。
【図３】破壊的読み出し操作に関する制御信号を例示した図である。
【符号の説明】
１１２、１１４、１１６：レジスタ
１１８、１２０、１２２、１２４、１２６：伝送ゲート
１２８、１３０、１３８：トランジスタ
１３２：インバータ
１３６：ＸＯＲゲート

Claims (14)

1. メモリ素子のための入力／出力（Ｉ／Ｏ）回路であって、該Ｉ／Ｏ回路は、走査連鎖をなすように接続された直列入力及び直列出力を有し、
   第１の入力及び第１の出力を有し、該第１の入力は前記直列入力に結合されている第１のレジスタと、
   第２の入力と出力とを有し、該出力は前記直列出力に結合されている第２のレジスタと、
   前記第１の出力を前記第２の入力に結合するための第１の伝送ゲートと、
   第３の入力を有する第３のレジスタと、
   前記第１の出力を前記第３の入力に結合するための第２の伝送ゲートと、
   直列入力が行われる第１の操作モード中に、前記第１の伝送ゲートによって、前記第１のレジスタの出力が前記第２のレジスタにシフトされ、前記メモリ素子への書き戻しが前記第３のレジスタの出力によって行われる第２の操作モード中に、前記第２の伝送ゲートによって、前記第１のレジスタの出力が前記第３のレジスタにシフトされ、直列出力が行われる第３の操作モード中に、前記第２の伝送ゲートによって、前記第３のレジスタが分離されるようにするための制御装置と、
   を備えているＩ／Ｏ回路。
2. 前記第２のレジスタの出力と前記直列出力との間に接続され、データ平衡化を実施するためのインバータをさらに備えている、請求項１に記載の回路。
3. 前記メモリ素子から読み出したデータを前記第３のレジスタに記憶されたデータと比較するための手段をさらに備えている、請求項１に記載の回路。
4. 前記比較手段が、書き込み・検証操作を実施するように構成されている、請求項３に記載の回路。
5. 前記比較手段が、組み込み自己テストを実施するように構成されている、請求項３に記載の回路。
6. 前記第３のレジスタに直接書き込むための手段をさらに備えている、請求項１に記載の回路。
7. ランダム・アクセス・メモリ素子であって、
   メモリ・セル・アレイと、
   それぞれが前記メモリ・セルのスライスに対応する複数のドライバと、
   それぞれが前記メモリ・セルのスライスに対応し、かつ、対応する前記ドライバの出力に接続された複数のセンス・アンプと、
   それぞれが前記メモリ・セルのスライスに対応し、かつ、対応する前記センス・アンプの出力に接続された複数の入力／出力（Ｉ／Ｏ）回路であって、該各Ｉ／Ｏ回路は、第１の出力と前記対応するセンス・アンプの出力に結合された第１の入力とを有する第１のレジスタと、前記第１の出力に結合された第２の入力を有する第２のレジスタと、前記第１の出力に結合された第３の入力を有する第３のレジスタと、を有し、前記第３のレジスタは、前記対応するドライバの入力に結合された第３の出力を有している、複数のＩ／Ｏ回路と、
   を備え、
   前記各Ｉ／Ｏ回路は、走査連鎖をなすように接続された直列入力及び直列出力を有し、該直列入力は、前記第１のレジスタの前記第１の入力に結合され、前記直列出力は、前記第２のレジスタの出力に結合されている、メモリ素子。
8. 前記各Ｉ／Ｏ回路が、前記第２のレジスタの出力と前記直列出力との間にインバータをさらに備え、前記走査連鎖におけるＩ／Ｏ回路が、１つおきに、反転値を記憶するようになっている、請求項７に記載のメモリ素子。
9. 前記各Ｉ／Ｏ回路が、前記対応するセンス・アンプからのデータと前記第３のレジスタに記憶されたデータとを比較するための論理ゲートをさらに備え、前記論理ゲートの出力が、ＯＲフラグとして配線されている、請求項７に記載のメモリ素子。
10. 前記各Ｉ／Ｏ回路に対して大域制御信号を発生するためのコントローラをさらに備えている、請求項７に記載のメモリ素子。
11. 前記各Ｉ／Ｏ回路が、前記第１の出力を前記第２の入力に結合するための第１の伝送ゲートと、前記第１の出力を前記第３の入力に結合するための第２の伝送ゲートとを備え、前記制御信号によって、直列入力が行われる第１の操作モード中に、前記第１の伝送ゲートが、前記第１のレジスタの出力を前記第２のレジスタにシフトし、前記メモリ素子への書き戻しが行われる第２の操作モード中に、前記第２の伝送ゲートが、前記第１のレジスタの出力を前記第３のレジスタにシフトし、直列出力が行われる第３の操作モード中に、前記第２の伝送ゲートが、第３のレジスタを分離することを特徴とする、請求項１０に記載のメモリ素子。
12. 前記各Ｉ／Ｏ回路が、前記コントローラに応答して、前記第３のレジスタに直接書き込むための手段をさらに備えている、請求項１０に記載のメモリ素子。
13. 前記センス・アンプが破壊的読み出し操作を実施することを特徴とする、請求項７に記載のメモリ素子。
14. 前記メモリ素子がＭＲＡＭ素子であることを特徴とする、請求項７に記載のメモリ素子。

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