JP4024582B2 - 多機能直列入力/出力回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般にメモリ素子に関し、特に、メモリ素子に用いられる入力/出力(I/O)回路に関する。
【0002】
【従来の技術】
磁気ランダム・アクセス・メモリ(MRAM)は、長期データ記憶のために検討されている不揮発性メモリの一種である。ハード・ドライブのような従来の長期記憶素子よりもはるかに速く、MRAM素子からデータにアクセスすることが可能である。さらに、MRAM素子は、ハード・ドライブ及び他の従来の長期記憶素子に比べるとはるかにコンパクトで、消費電力がはるかに少ない。
【0003】
【発明が解決しようとする課題】
いくつかのMRAM素子は、ビット値を読み出し、変更し、さらに、復元する破壊的読み出し操作を実施する。破壊的読み出し操作によって、値を読み出す信頼性が向上する。しかし、破壊的読み出し操作は、書き戻しのような機能を実施するための追加回路要素を必要とする。
【0004】
書き戻しを実施するために独立回路を設けるのは望ましくない。
【0005】
【課題を解決するための手段】
本発明の態様の1つによれば、入力/出力回路には、第1の入力及び第1の出力を有する第1のレジスタと、第2の入力を有する第2のレジスタと、第3の入力を有する第3のレジスタとが含まれている。第1の出力は、第2の入力及び第3の入力に結合されている。第3のレジスタは、書き戻しのためにデータを記憶することができる。
【0006】
本発明の他の態様及び利点については、本発明の原理を例示した、添付の図面に関連して施される下記の詳細な説明から明らかになるであろう。
【0007】
【発明の実施の形態】
例示のため図面に示すように、本発明は、複数の多機能入力/出力(I/O)回路を含むMRAM素子において実施される。各I/O回路は、直列I/O、組み込み自己テスト(BIST)、書き戻し、書き込み・検証(write-verify)、及び、データ平衡化(data balancing)のような機能を実施または支援することが可能である。直列I/Oだけしか実施しない回路よりもはるかにというわけではないが、多機能I/O回路は、とりわけ、破壊的読み出し操作を実施するランダム・アクセス・メモリ素子に有効である。
【0008】
図1を参照すると、メモリ・セル12のアレイ10を含むMRAM素子8が例示されている。ワード線14として機能するトレースが、メモリ・セル12の行に沿って延び、ビット線として機能するトレースが、メモリ・セル12の列に沿って延びている。各メモリ・セル12は、ワード線14及びビット線16の交差点に配置されている。MRAM素子8の説明を単純化するため、比較的少数のメモリ・セル12だけしか示されていない。実際には、アレイ10は、任意のサイズを備えることが可能である。
【0009】
MRAM素子8には、読み出し操作中、選択されたワード線14に適切な電位を印加し、書き込み操作中、選択されたワード線14に書き込み電流を供給するための行ドライバ18が含まれている。MRAM素子8には、書き込み操作中、選択されたビット線16に書き込み電流を供給し、読み出し操作中、センス・アンプ22に選択されたビット線16を接続するための列ドライバ20が含まれている(選択されたメモリ・セル12が、選択されたワード線14と選択されたビット線16の交差点に位置する)。センス・アンプ22は、選択されたセル12の抵抗状態を読み出して、選択されたメモリ・セル12に記憶された論理値を求める。
【0010】
センス・アンプ22は、破壊的読み出し操作を実施する。例えば、三重サンプル破壊的読み出し操作には、選択されたメモリ・セル12の抵抗状態を読み出し、選択されたメモリ・セル12に論理「1」を書き込むことと、抵抗状態を読み出し、選択されたメモリ・セル12に論理「0」を書き込むことと、抵抗状態を読み出し、3つの読み出された抵抗状態を全て比較して、もとの抵抗状態が論理「1」に対応するか、または、論理「0」に対応するかを決定することが必要になる。次に、第3の書き込み −書き戻し− が実施され、選択されたメモリ・セル12のもとの抵抗状態が復元される。論理「1」であったと決定されると、論理「1」が選択されたメモリ・セル12に書き戻され、論理「0」であったと決定されると、論理「0」が選択されたメモリ・セル12に書き戻される。三重サンプル破壊的読み出し操作の一例については、譲受人の米国特許第6,188,615号において知ることが可能である。
【0011】
m個のメモリ・セル12の抵抗状態を同時に読み出すことが可能である。例えば、k個の連続ビット線16の第1列スライスが、多重化されて、第1のセンス・アンプ22に送り込まれ、k個の連続ビット線16の第2列スライスが、多重化されて、第2のセンス・アンプ22に送り込まれ、...、最後に、kビットの第M列スライスが多重化されて、第Mのセンス・アンプ22に送り込まれる(図1には、3列のスライスだけしか示されていない)。M個のセンス・アンプ22の全てを同時に動作させることによって、全部でMビットを並列に読み出すことができる。
【0012】
MRAM素子8にはさらには、各列スライス毎に、多機能I/O回路24が含まれている。各I/O回路24は、第1の入力(Sin)、第2の入力(Dout)、第1の出力(Sout)、及び、第2の出力(Din)を備えている。各第2の入力(Dout)は、対応するセンス・アンプ22の出力に接続され、各第2の出力(Din)は、対応する列ドライバ20の入力に接続されている。I/O回路24の第1の入力(Sin)及び第1の出力(Sout)は、直列に接続されて、走査連鎖を形成している。走査連鎖における第1のI/O回路24の第1の入力は、1組の走査連鎖ポート28に接続され、走査連鎖における最後のI/O回路24の第1の出力(Sout)は、その1組の走査連鎖ポート28に接続されている。走査連鎖ポート28の各組毎に、入力走査連鎖ポート及び出力走査連鎖ポートが含まれている。
【0013】
図1には、単一走査連鎖だけしか示されていない。しかし、MRAM素子8には、代わりに、並列に動作する複数走査連鎖を設けて、I/Oデータ帯域幅を拡大することも可能である。例えば、4つの走査連鎖を備えるMRAM素子8は、4組の走査ポート28を備えることになる。
【0014】
センス・アンプ22によって読み出されるデータは、第2の入力(Dout)に供給され、I/O回路24に記憶される。これらの記憶操作は、並列に実施される。I/O回路24にデータを記憶すると、データは、1つのI/O回路24から次のI/O回路24に(例えば、左から右に)、出力走査連鎖ポート28の方へ直列にシフトされる。
【0015】
メモリ・アレイ10に書き込まれることになるデータは、第1のI/O回路24に直列に供給される(入力走査連鎖ポート28を介して)。データがI/O回路24のそれぞれにシフトされるまで、全部でM−1回のシフトが実施される。
【0016】
コントローラ26は、I/O回路24のための制御信号(Ctl)を発生する。制御信号(Ctl)には、マスタ制御信号(Mc)、スレーブ制御信号(Sc)、データ出力制御信号(Doc)、データ入力制御信号(Dic)、テスト制御信号(Tc)、BIST信号(Bc)、及び、2つの書き込み信号(w1及びw0b)が含まれている。これらの制御信号(Ctl)は、全てのI/O回路24が同じ機能を同時に実施するように制御するので、大域的である。
【0017】
直列I/Oの実施に加えて、I/O回路24は、書き戻しに利用可能なデータを作成することによって、破壊的読み出し操作を支援する。各I/O回路24は、BIST、データ平衡化、及び、書き込み・検証も実施する。
【0018】
単一センス・アンプ22及びI/O回路24が、4列からなるピッチに適合する場合、1024×1024のアレイ10をなすメモリ・セル12に対して、全部で256個のセンス・アンプ22及び256個のI/O回路24を用いることが可能である。全部でk=4のビット線16を多重化して、各センス・アンプ22に送り込むことが可能である。32ビットのブロックが並列に読み取られる場合、ブロックは、32個のI/O回路24を備えた単一走査連鎖にロードすることもできるし、あるいは、それぞれ、8つのI/O回路24を備えた、4つの並列走査連鎖にロードすることもできるし、あるいは、それぞれ、4つのI/O回路24を備えた、8つの並列走査連鎖にロードすること等も可能である。先行読み出し操作の結果が、直列I/O操作によってまだ処理されている間に、別の読み出し操作を実施することも可能である。
【0019】
図2を参照すると、多機能I/O回路24がさらに詳細に示されている。I/O回路24にはまた、第1のレジスタ(マスタ)112、第2のレジスタ(スレーブ)114、及び、第3のレジスタ(データ入力)116が含まれている。I/O回路24には、第1の入力(Sin)をマスタ112の入力に結合する第1の伝送ゲート118、マスタ112の出力をスレーブ114の入力に結合する第2の伝送ゲート120、及び、マスタ112の出力をデータ入力レジスタ116の入力に結合する第3の伝送ゲート122が含まれている。第4の伝送ゲート124は、センス・アンプ22の出力をマスタ112の入力に結合する。
【0020】
マスタ制御信号(Mc)はパルス化され、データをマスタ112に転送する。スレーブ制御信号(Sc)はパルス化され、データをスレーブ114に転送する。データ出力制御信号(Doc)はパルス化され、センス・アンプ22からマスタ112にデータを転送する。データ入力制御信号(Dic)はパルス化され、マスタ112からデータ入力レジスタ116にデータを転送する。
【0021】
第1及び第2のトランジスタ128及び130を利用して、データ入力レジスタ116への書き込みが直接行われる。第1のトランジスタ128をパルスでオンにすることによって、データ入力レジスタ116に論理「1」が書き込まれる。「1」の書き込み操作中、第2のトランジスタ130はオフのままである。第2のトランジスタ130をパルスでオンにすることによって、データ入力レジスタ116に論理「0」が書き込まれる。「0」の書き込み操作中、第1のトランジスタ128は、オフのままである。データ入力レジスタ116の第2の出力(Din)は、行及び列ドライバ18及び20に供給され、適合する書き込み電流が設定される。
【0022】
メモリ・アレイ10に書き込まれるデータは、入力走査連鎖ポート28に直列に供給される。マスタ制御信号(Mc)のパルスによって、データの第1のビットが刻時されて、第1のI/O回路24のマスタ112に送り込まれる。マスタ制御信号(Mc)が後続するスレーブ制御信号(Sc)のパルスによって、データは、走査連鎖における1つのI/O回路24から次のI/O回路24にシフトされる。データがシフトされると、データの別のビットが、走査連鎖における入力走査連鎖ポート28から第1のI/O回路24に送られる。走査連鎖に全部でM個のI/O回路24が存在する場合、M−1回のシフトが実施されると、M個のI/O回路24のマスタ112に、Mビットのデータが記憶されることになる。次に、データ入力制御信号(Dic)がパルス化され、この結果、MビットのデータがM個のデータ入力レジスタ116に並列に転送される。データ入力レジスタ116の出力(Din)は、列ドライバ20及び行ドライバ18に供給され、適合する書き込み電流が設定される。
【0023】
図3には、選択されたメモリ・セルに対する三重サンプル破壊的読み出し操作が例示されている。この図は、選択されたメモリ・セル12に論理「1」が記憶されたことを示している。「X」は、「ドント・ケア(don't care)」状態を表している。
【0024】
第1の読み出し時には、データ入力及びデータ出力制御信号(Dic及びDoc)によって、第3及び第4の伝送ゲート122及び124がオフになり、2つの書き込み信号(w1及びw0b)によって、トランジスタ128及び130がオフになる。論理「1」書き込み/論理「1」読み出し時には、第1の書き込み信号(w1)がパルス化されて、データ入力レジスタ116に基準「1」がロードされ、引き続き、基準「1」が読み出される。論理「0」書き込み/論理「0」読み出し時には、第2の書き込み信号(w0b)がパルス化されて、データ入力レジスタ116に基準「0」がロードされ、引き続き、基準「0」が読み出される。
【0025】
これら3つの読み出し及び2つの書き込み中、マスタ及びスレーブ制御信号(Mc及びSc)は、静的状態に保たれるので、第1と第2の伝送ゲート118及び120がオフになり、ノイズの発生が阻止される。
【0026】
次に、データ出力制御信号(Doc)がパルス化され、これにより、センス・アンプ22の出力がマスタに記憶される。データは、データ入力制御信号(Dic)をパルス化することによってメモリ・セルに書き戻され、この結果、第3の伝送ゲート122がオンになり、マスタ112の状態が、データ入力レジスタ116に記憶される。データ入力レジスタ116の出力(Din)が、行ドライバ18及び列ドライバ20に供給される。
【0027】
データがマスタ112に読み取られると、データは直列にシフトされる。第3及び第4の伝送ゲート122及び124は、オフに保持され、マスタ及びスレーブ制御信号(Mc及びSc)は、同期して働き、マスタ112からスレーブにデータをシフトさせ(スレーブ制御信号をパルス化することによって)、次に、スレーブ114から次のI/O回路24のマスタ112にデータをシフトさせる(マスタ制御信号をパルス化することによって)。I/O回路における直列シフトは、第1のI/O回路24内のデータが出力走査連鎖ポート28にシフトされるまで実施される。第3及び第4の伝送ゲート122及び124は、開いた状態に保たれるので、I/O回路24を介して直列にシフトされるデータが、データ入力レジスタ116に記憶されているデータに影響することはない。
【0028】
少数のゲートを追加すると、データ入力レジスタ116によって、BIST、書き込み・検証、及び、データ平衡化を実施することが可能になる。第1階データ平衡化努力(first order data balancing effort)は、全てのI/O回路24の出力に単一インバータ132を追加することによって実施される。インバータ132は、スレーブ114の出力(Sout)を反転する。データが、各I/O回路24を通過する際に、直列に接続されたI/O回路24のインバータ132によって反転され、その結果、全ての「1」または全ての「0」を書き込むように命じられると、50/50の比率の1及び0が、メモリ・アレイに実際に書き込まれることになる。従って、「1」が第1のI/O回路24に書き込まれると、第1の回路のインバータ132が、第2の回路に「0」を送り、第2のI/O回路24のインバータ132が、第3のI/O回路24に「1」を送り、第3のI/O回路24のインバータ132が、第4のI/O回路24に「0」を送り、...走査連鎖に沿って以下同様。データ平衡化は、メモリに、ほぼ等しい数の1及び0を物理的に記憶させるには望ましい。一般的なデータでは、1または0が過半数を占めることになる(全てセットまたは全てリセットの場合のように)。1と0の数が等しいと、書き込み電力要求の平衡をとるのに役立ち、読み出しの信頼性に悪影響を及ぼす可能性のある、最悪のケースのデータ状態を回避するのに役立つ。
【0029】
書き込み・検証及びBISTには、XORゲート136、第3のトランジスタ138、及び、第5の伝送ゲート126が用いられる。全I/O回路24の第3のトランジスタ138を互いに配線することによって、ORエラー・フラグ140が形成される。各XORゲート136は、BIST制御信号(Bc)によって使用可能になる。
【0030】
BIST時、データ入力レジスタ116に値を記憶している間に、メモリ・アレイ10にチェッカー盤パターンが書き込まれる。チェッカー盤パターンは、センス・アンプ22によって読み戻され、XORゲート136が、センス・アンプ22の出力とデータ入力レジスタ116に記憶された値を比較する。第5の伝送ゲート126は、XORゲート136の出力を走査連鎖に接続して、走査連鎖に全てのセンス・アンプ22のテスト状況をロードするオプションを与える。テスト制御信号(Tc)をパルス化して、テスト・データが走査連鎖にロードされ、次に、走査連鎖を操作して、テスト・データの全てを走査連鎖ポート28またはエラー訂正回路要素にシフトし、テスト・データの詳細な解析が行われるようにすることが可能である。センス・アンプ22の1つにエラーが検出されると、エラー・フラグ140によってコントローラ26に知らされる。
【0031】
書き込み・検証は、テスト・パターンではなく、データがメモリ・アレイ10に書き込まれるという点を除けば、BISTと同様である。書き込み・検証操作は、次のように進められる:データが、マスタ112からデータ入力レジスタ116にシフトされ(データ入力制御信号がパルス化され)、データ入力レジスタの出力(Din)が、メモリ・アレイ10に書き込まれ、データ出力制御信号(Doc)がロー(低)に保たれている(これによって、第4の伝送ゲート124がオフになる)間に、読み出し操作が実施される。従って、読み出し操作の結果は、マスタ112に記憶されない。読み出し操作の実施が済むと、データ入力制御信号(Dic)がパルス化されて、第3の伝送ゲート122が瞬時にオンになり、データ入力レジスタ116のデータが、マスタ112からのもとの入力データと共に再ロードされることになる。この時点で、もとのデータは、Dinにあり、読み出されたデータは、Doutにある。BIST制御信号(Bc)がパルス化されると、XORの比較結果が、第3のトランジスタ138の入力に生じる。読み出されたデータと記憶データが一致しなければ(すなわち、Din≠Doutであれば)、エラー・フラグがハイ(高)になって、書き込みエラーを表示する。読み出されたデータが記憶データと一致すると(すなわち、Din=Doutであれば)、記憶データが書き込み・検証される。
【0032】
書き込み・検証テストの結果によって、システムまたはエラー訂正制御装置に対して、データ書き込み時に書き込みまたは読み出し問題が生じており、訂正措置を施す必要がある旨の指示が与えられる。訂正措置には、再書き込み及び再検証、あるいは、書き込み回路及び/または読み出し回路の再較正の決定、あるいは、データ位置に対する障害ビットのマーキング等を含むことが可能である。
【0033】
こうして、多機能を実施するが、I/Oだけしか実施しない回路に比べてさほど大きくない、単純なI/O回路が開示された。書き戻しのためのデータ記憶は、破壊的読み出し操作を実施するメモリ素子にとってとりわけ有効である。しかし、このI/O回路は、破壊的読み出し操作を実施するメモリ素子に制限されるものではない。データ平衡化、書き込み・検証、及び、組み込み自己テストは、他のタイプのメモリ素子にも有効である。
【0034】
本発明は、上に解説し、例示した特定の実施態様に制限されるものではない。その代わりに、本発明の解釈は、付属の請求項に従ってなされる。
【図面の簡単な説明】
【図1】複数の多機能I/O回路を含むランダム・アクセス・メモリ素子を例示した図である。
【図2】多機能直列I/O回路を例示した図である。
【図3】破壊的読み出し操作に関する制御信号を例示した図である。
【符号の説明】
112、114、116:レジスタ
118、120、122、124、126:伝送ゲート
128、130、138:トランジスタ
132:インバータ
136:XORゲート
Claims (14)
- メモリ素子のための入力/出力(I/O)回路であって、該I/O回路は、走査連鎖をなすように接続された直列入力及び直列出力を有し、
第1の入力及び第1の出力を有し、該第1の入力は前記直列入力に結合されている第1のレジスタと、
第2の入力と出力とを有し、該出力は前記直列出力に結合されている第2のレジスタと、
前記第1の出力を前記第2の入力に結合するための第1の伝送ゲートと、
第3の入力を有する第3のレジスタと、
前記第1の出力を前記第3の入力に結合するための第2の伝送ゲートと、
直列入力が行われる第1の操作モード中に、前記第1の伝送ゲートによって、前記第1のレジスタの出力が前記第2のレジスタにシフトされ、前記メモリ素子への書き戻しが前記第3のレジスタの出力によって行われる第2の操作モード中に、前記第2の伝送ゲートによって、前記第1のレジスタの出力が前記第3のレジスタにシフトされ、直列出力が行われる第3の操作モード中に、前記第2の伝送ゲートによって、前記第3のレジスタが分離されるようにするための制御装置と、
を備えているI/O回路。 - 前記第2のレジスタの出力と前記直列出力との間に接続され、データ平衡化を実施するためのインバータをさらに備えている、請求項1に記載の回路。
- 前記メモリ素子から読み出したデータを前記第3のレジスタに記憶されたデータと比較するための手段をさらに備えている、請求項1に記載の回路。
- 前記比較手段が、書き込み・検証操作を実施するように構成されている、請求項3に記載の回路。
- 前記比較手段が、組み込み自己テストを実施するように構成されている、請求項3に記載の回路。
- 前記第3のレジスタに直接書き込むための手段をさらに備えている、請求項1に記載の回路。
- ランダム・アクセス・メモリ素子であって、
メモリ・セル・アレイと、
それぞれが前記メモリ・セルのスライスに対応する複数のドライバと、
それぞれが前記メモリ・セルのスライスに対応し、かつ、対応する前記ドライバの出力に接続された複数のセンス・アンプと、
それぞれが前記メモリ・セルのスライスに対応し、かつ、対応する前記センス・アンプの出力に接続された複数の入力/出力(I/O)回路であって、該各I/O回路は、第1の出力と前記対応するセンス・アンプの出力に結合された第1の入力とを有する第1のレジスタと、前記第1の出力に結合された第2の入力を有する第2のレジスタと、前記第1の出力に結合された第3の入力を有する第3のレジスタと、を有し、前記第3のレジスタは、前記対応するドライバの入力に結合された第3の出力を有している、複数のI/O回路と、
を備え、
前記各I/O回路は、走査連鎖をなすように接続された直列入力及び直列出力を有し、該直列入力は、前記第1のレジスタの前記第1の入力に結合され、前記直列出力は、前記第2のレジスタの出力に結合されている、メモリ素子。 - 前記各I/O回路が、前記第2のレジスタの出力と前記直列出力との間にインバータをさらに備え、前記走査連鎖におけるI/O回路が、1つおきに、反転値を記憶するようになっている、請求項7に記載のメモリ素子。
- 前記各I/O回路が、前記対応するセンス・アンプからのデータと前記第3のレジスタに記憶されたデータとを比較するための論理ゲートをさらに備え、前記論理ゲートの出力が、ORフラグとして配線されている、請求項7に記載のメモリ素子。
- 前記各I/O回路に対して大域制御信号を発生するためのコントローラをさらに備えている、請求項7に記載のメモリ素子。
- 前記各I/O回路が、前記第1の出力を前記第2の入力に結合するための第1の伝送ゲートと、前記第1の出力を前記第3の入力に結合するための第2の伝送ゲートとを備え、前記制御信号によって、直列入力が行われる第1の操作モード中に、前記第1の伝送ゲートが、前記第1のレジスタの出力を前記第2のレジスタにシフトし、前記メモリ素子への書き戻しが行われる第2の操作モード中に、前記第2の伝送ゲートが、前記第1のレジスタの出力を前記第3のレジスタにシフトし、直列出力が行われる第3の操作モード中に、前記第2の伝送ゲートが、第3のレジスタを分離することを特徴とする、請求項10に記載のメモリ素子。
- 前記各I/O回路が、前記コントローラに応答して、前記第3のレジスタに直接書き込むための手段をさらに備えている、請求項10に記載のメモリ素子。
- 前記センス・アンプが破壊的読み出し操作を実施することを特徴とする、請求項7に記載のメモリ素子。
- 前記メモリ素子がMRAM素子であることを特徴とする、請求項7に記載のメモリ素子。
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