JPH071493B2 - テスト補助回路 - Google Patents
テスト補助回路Info
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- JPH071493B2 JPH071493B2 JP62146622A JP14662287A JPH071493B2 JP H071493 B2 JPH071493 B2 JP H071493B2 JP 62146622 A JP62146622 A JP 62146622A JP 14662287 A JP14662287 A JP 14662287A JP H071493 B2 JPH071493 B2 JP H071493B2
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- 238000012360 testing method Methods 0.000 title claims description 54
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
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- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置のテストを容易化するテスト補助
回路に関するものである。
回路に関するものである。
従来の技術を説明するためにまず従来のスキャンパスを
構成するスキャンレジスタを第６図及び第７図を用いて
説明する。
構成するスキャンレジスタを第６図及び第７図を用いて
説明する。
第６図は２相クロックで動作する従来のスキャンレジス
タを示す図であり、図において1a,1bはラッチ回路、２
はラッチ回路の入力端子、３はラッチ回路の出力端子、
４はラッチ回路のイネーブル端子、5,6はクロック端
子、７はセレクタ回路、８はセレクタ制御端子、９はシ
リアル入力端子、10はパラレル入力端子、11はパラレル
出力端子、12はシリアル出力端子である。
タを示す図であり、図において1a,1bはラッチ回路、２
はラッチ回路の入力端子、３はラッチ回路の出力端子、
４はラッチ回路のイネーブル端子、5,6はクロック端
子、７はセレクタ回路、８はセレクタ制御端子、９はシ
リアル入力端子、10はパラレル入力端子、11はパラレル
出力端子、12はシリアル出力端子である。
第６図において、セレクタ制御端子８を制御する事によ
りラッチ回路1aの入力はシリアル入力端子９又はパラレ
ル入力端子10のどちらかを選択する事ができる。クロッ
ク端子５にクロックを与えると選択された入力のデータ
がラッチ回路1aにラッチされる。その後、クロック端子
６にクロックを与えればラッチ回路1aにラッチされてい
たデータはラッチ回路1bにラッチされ、パラレル出力端
子11及びシリアル出力端子12に出力される。
りラッチ回路1aの入力はシリアル入力端子９又はパラレ
ル入力端子10のどちらかを選択する事ができる。クロッ
ク端子５にクロックを与えると選択された入力のデータ
がラッチ回路1aにラッチされる。その後、クロック端子
６にクロックを与えればラッチ回路1aにラッチされてい
たデータはラッチ回路1bにラッチされ、パラレル出力端
子11及びシリアル出力端子12に出力される。
以上のように、クロック端子5,6に２相のクロックを与
えることにより入力データを出力端子に伝えることがで
き１ビットのシフト動作を行なえる。
えることにより入力データを出力端子に伝えることがで
き１ビットのシフト動作を行なえる。
第７図は、第６図と同等の機能をMOS回路で実現した例
を示す図であり、図において1c,1dはNOT回路２個で構成
されたレシオ型ラッチ回路、13はＮチャネルトランジス
タ、5aはパラレル入力クロック端子、5bはシリアル入力
クロック端子であり、その他の符号は第６図と同一又は
相当する部分を示す。
を示す図であり、図において1c,1dはNOT回路２個で構成
されたレシオ型ラッチ回路、13はＮチャネルトランジス
タ、5aはパラレル入力クロック端子、5bはシリアル入力
クロック端子であり、その他の符号は第６図と同一又は
相当する部分を示す。
第７図において、パラレル入力クロック端子5aにクロッ
クを与えればパラレル入力端子10のデータがレシオ型ラ
ッチ回路1cにラッチされ、逆にシリアル入力クロック端
子5bにクロックを与えればシリアル入力端子９のデータ
がレシオ型ラッチ回路1cにラッチされる。この動作は第
６図におけるセレクタ制御信号８とクロック端子５の制
御によるラッチ動作に相当し、選択された側の入力デー
タをラッチすることができる。その後クロック端子６に
クロックを与えればレシオ型ラッチ回路1cにラッチされ
ていたデータはレシオ型ラッチ回路1dにラッチされ、パ
ラレル出力端子11及びシリアル出力端子12に出力され
る。
クを与えればパラレル入力端子10のデータがレシオ型ラ
ッチ回路1cにラッチされ、逆にシリアル入力クロック端
子5bにクロックを与えればシリアル入力端子９のデータ
がレシオ型ラッチ回路1cにラッチされる。この動作は第
６図におけるセレクタ制御信号８とクロック端子５の制
御によるラッチ動作に相当し、選択された側の入力デー
タをラッチすることができる。その後クロック端子６に
クロックを与えればレシオ型ラッチ回路1cにラッチされ
ていたデータはレシオ型ラッチ回路1dにラッチされ、パ
ラレル出力端子11及びシリアル出力端子12に出力され
る。
以上のように、クロック端子5a,6又は5b,6に２相のクロ
ックを与える事により入力データを出力端子に伝える事
ができ１ビットのシフト動作を行なえる。
ックを与える事により入力データを出力端子に伝える事
ができ１ビットのシフト動作を行なえる。
第６図や第７図に示したスキャンレジスタは１段以上直
列に接続されスキャンパスを構成し、テスト補助回路と
して利用されている。
列に接続されスキャンパスを構成し、テスト補助回路と
して利用されている。
従来のスキャンパスを第８図及び第９図を用いて説明す
る。
る。
第８図において14は第６図と同様のスキャンレジスタを
示し、その他の符号は第６図と同一又は相当する部分を
示す。第８図ではｎ個のスキャンレジスタが直列に（シ
リアル出力端子が隣接するスキャンレジスタのシリアル
入力端子に）接続されているものを示している。図にお
いてクロック端子5,6及びセレクタ制御端子８は各スキ
ャンレジスタ14に対して共通に接続されている。
示し、その他の符号は第６図と同一又は相当する部分を
示す。第８図ではｎ個のスキャンレジスタが直列に（シ
リアル出力端子が隣接するスキャンレジスタのシリアル
入力端子に）接続されているものを示している。図にお
いてクロック端子5,6及びセレクタ制御端子８は各スキ
ャンレジスタ14に対して共通に接続されている。
セレクタ端子８を制御し、スキャンレジスタ14の入力を
シリアルス入力端子側にし、クロック端子5,6に２相ク
ロックを与えればシリアルシフト動作を行なう事ができ
る。また、セレクタ端子８を制御し、スキャンレジスタ
14の入力をパラレル入力端子側にし、クロック端子5,6
に２相クロックを与えればパラレルシフト動作を行なう
事ができる。
シリアルス入力端子側にし、クロック端子5,6に２相ク
ロックを与えればシリアルシフト動作を行なう事ができ
る。また、セレクタ端子８を制御し、スキャンレジスタ
14の入力をパラレル入力端子側にし、クロック端子5,6
に２相クロックを与えればパラレルシフト動作を行なう
事ができる。
通常、パラレル入力端子10及びパラレル出力端子11には
被テスト回路が接続されており、シリアルシフト動作に
よってシリアル入力端子９からテストデータをシフトイ
ンし、パラレル出力端子11を通じて被テスト回路に加え
たり、パラレルシフト動作によって被テスト回路のテス
トデータに対する応答をスキャンパスに取り込みシリア
ルシフト動作によってシリアル出力端子12から読み出す
事ができる。スキャンパスはｎが大きい場合パラレルの
データそのまま外部ピンに引き出す方式にに比しテスト
必要な外部ピン数を減らす事ができるので（図では、ク
ロック端子5,6、セレクタ制御８、シリアル入力端子
９、シリアル出力端子12の５ピンのみ）テスト補助回路
として用いられている。
被テスト回路が接続されており、シリアルシフト動作に
よってシリアル入力端子９からテストデータをシフトイ
ンし、パラレル出力端子11を通じて被テスト回路に加え
たり、パラレルシフト動作によって被テスト回路のテス
トデータに対する応答をスキャンパスに取り込みシリア
ルシフト動作によってシリアル出力端子12から読み出す
事ができる。スキャンパスはｎが大きい場合パラレルの
データそのまま外部ピンに引き出す方式にに比しテスト
必要な外部ピン数を減らす事ができるので（図では、ク
ロック端子5,6、セレクタ制御８、シリアル入力端子
９、シリアル出力端子12の５ピンのみ）テスト補助回路
として用いられている。
第９図は第７図と同様のスキャンレジスタを用いた場合
のスキャンパス回路を示す図であり、同様の効果がある
のでテスト補助回路として用いられている。図中15は第
７図と同様のスキャンレジスタを示す。
のスキャンパス回路を示す図であり、同様の効果がある
のでテスト補助回路として用いられている。図中15は第
７図と同様のスキャンレジスタを示す。
第10図は例えば被テスト回路がRAMの場合の接続例を示
す図であり、図において17はRAM、18はRAMのデータ出力
端子、16はスキャンレジスタであり第６図と同等のもの
でもよいし第７図と同等のものであってもよい。その他
の符号は第８図又は第９図と同一又は相当する部分を示
す。
す図であり、図において17はRAM、18はRAMのデータ出力
端子、16はスキャンレジスタであり第６図と同等のもの
でもよいし第７図と同等のものであってもよい。その他
の符号は第８図又は第９図と同一又は相当する部分を示
す。
RAMのテストを行なう場合、RAMの全アドレスに対し、デ
ータ０及び１の書込み、読出しを行なうのが通例であ
る。例えば全アドレスに対しデータ０を書込んだ後に全
アドレスに対しデータの読出しを行なう、次に全アドレ
スに対しデータ１を書込んだ後に全アドレスに対しデー
タの読出しを行なう。
ータ０及び１の書込み、読出しを行なうのが通例であ
る。例えば全アドレスに対しデータ０を書込んだ後に全
アドレスに対しデータの読出しを行なう、次に全アドレ
スに対しデータ１を書込んだ後に全アドレスに対しデー
タの読出しを行なう。
第10図ではデータの読出し部分にスキャンパスを適用し
た例を示している。
た例を示している。
RAMのデータ出力端子18から読出されたデータはパラレ
ル入力端子10からパラレルシフト動作によってスキャン
パスに取込まれ、シリアルシフト動作によって１ビット
づつシリアル出力端子12から読出され、試験装置によっ
て良否の判定が行なわれる。この動作は全アドレスに対
して行なわれる。
ル入力端子10からパラレルシフト動作によってスキャン
パスに取込まれ、シリアルシフト動作によって１ビット
づつシリアル出力端子12から読出され、試験装置によっ
て良否の判定が行なわれる。この動作は全アドレスに対
して行なわれる。
従来のテスト補助回路は以上のように構成されているの
で、RAMのテスト時のように連続して０や１のデータが
読出されるような場合でも、１回の読出しごとにシリア
ルシフト動作を行なう必要があり、データのビット数が
多い場合（ｎが大の場合）にはテスト時間が増大すると
いう問題点があった。
で、RAMのテスト時のように連続して０や１のデータが
読出されるような場合でも、１回の読出しごとにシリア
ルシフト動作を行なう必要があり、データのビット数が
多い場合（ｎが大の場合）にはテスト時間が増大すると
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、０や１のデータが連続して読出されるような
被テスト回路をテストする場合、シリアルシフト動作を
減らし、テスト時間の増大を抑え、安価な半導体装置を
得る事を目的とする。
たもので、０や１のデータが連続して読出されるような
被テスト回路をテストする場合、シリアルシフト動作を
減らし、テスト時間の増大を抑え、安価な半導体装置を
得る事を目的とする。
この発明に係るテスト補助回路は、スキャンレジスタが
期待値データの保持を行なう第１のラッチ回路と、パラ
レル入力を行なう第２のラッチ回路と、スキャンレジス
タのパラレル入力端子のデータと上記期待値データが異
なる場合には上記パラレル入力を行なう第２のラッチ回
路に入力端子のデータをラッチさせるラッチイネーブル
手段とを備えたものである。
期待値データの保持を行なう第１のラッチ回路と、パラ
レル入力を行なう第２のラッチ回路と、スキャンレジス
タのパラレル入力端子のデータと上記期待値データが異
なる場合には上記パラレル入力を行なう第２のラッチ回
路に入力端子のデータをラッチさせるラッチイネーブル
手段とを備えたものである。
この発明においては、スキャンレジスタを構成する複数
個のラッチ回路の内、パラレル入力を行なうラッチ回路
以外の１つを期待値データの保持に用い、スキャンレジ
スタのパラレル入力端子のデータとこの期待値データが
異なる場合には上記パラレル入力を行なうラッチ回路に
入力端子のデータをラッチさせる構成としたから、上記
パラレル入力を行なうラッチ回路にも期待値データを保
持させておけば、期待値データと異なるデータがパラレ
ル入力端子に与えられた場合にパラレル入力を行なうラ
ッチ回路の内容が反転するので、連続した０や１期待状
態の最後でシリアルシフト動作を行なう事によって被テ
スト回路のテストが行なえる。
個のラッチ回路の内、パラレル入力を行なうラッチ回路
以外の１つを期待値データの保持に用い、スキャンレジ
スタのパラレル入力端子のデータとこの期待値データが
異なる場合には上記パラレル入力を行なうラッチ回路に
入力端子のデータをラッチさせる構成としたから、上記
パラレル入力を行なうラッチ回路にも期待値データを保
持させておけば、期待値データと異なるデータがパラレ
ル入力端子に与えられた場合にパラレル入力を行なうラ
ッチ回路の内容が反転するので、連続した０や１期待状
態の最後でシリアルシフト動作を行なう事によって被テ
スト回路のテストが行なえる。
以下この発明の一実施例を図について説明する。
第１図及び第２図は本発明によるスキャンレジスタを示
す図である。
す図である。
第１図において19は排他的NOR（Ex.NOR）回路、20はNOR
回路、21はOR回路、22はテストクロック端子であり、そ
の他の符号は第６図と同一又は相当する部分を示す。
回路、21はOR回路、22はテストクロック端子であり、そ
の他の符号は第６図と同一又は相当する部分を示す。
また、第２図は同様の機能をMOS回路で構成したものを
示す図であり、19はEx.NOR回路、20はNOR回路、22はテ
ストクロック端子であり、その他の符号は第７図と同一
又は相当する部分を示す。
示す図であり、19はEx.NOR回路、20はNOR回路、22はテ
ストクロック端子であり、その他の符号は第７図と同一
又は相当する部分を示す。
次に動作について説明する。
第１図において、テストクロック端子22をハイレベルに
固定すると、NOR回路の出力はロウレベルとなるのでOR
回路21はクロック端子５のレベルをそのままラッチ回路
1aのイネーブル端子４に伝える。従ってこの場合は従来
の第６図の回路と同様の動作を行なう事ができる。
固定すると、NOR回路の出力はロウレベルとなるのでOR
回路21はクロック端子５のレベルをそのままラッチ回路
1aのイネーブル端子４に伝える。従ってこの場合は従来
の第６図の回路と同様の動作を行なう事ができる。
被テスト回路の読出しテスト時には、ラッチ回路1a,1b
に期待値データをセットしておき、この状態でテストク
ロック端子22にクロック（図の回路では負のクロック）
を与える事により、パラレル入力端子10のデータが期待
値データと異なる時のみラッチ回路1aにパラレル入力端
子のデータがラッチされるためにラッチ回路1aの内容は
反転する。
に期待値データをセットしておき、この状態でテストク
ロック端子22にクロック（図の回路では負のクロック）
を与える事により、パラレル入力端子10のデータが期待
値データと異なる時のみラッチ回路1aにパラレル入力端
子のデータがラッチされるためにラッチ回路1aの内容は
反転する。
詳しく説明すると、パラレル入力端子10のデータがラッ
チ回路1bの保持している期待値データと異なる場合、E
x.NOR回路19の出力はロウレベルになる。この状態でテ
ストクロック端子22に負のクロックを与えれば、NOR回
路20の出力には正のクロックが伝わる。この時クロック
端子５にはクロックを与えない（ロウレベルで固定）と
仮定するとNOR回路20の出力である正のクロックはOR回
路21を通じてラッチ回路1aのイネーブル端子に加えら
れ、パラレル入力端子のデータはラッチ回路1aにラッチ
される。ラッチ回路1aに期待値データをセットしておい
たとすると、期待値データとは逆のデータがラッチされ
るので被テスト回路に故障があった事が記憶される。
チ回路1bの保持している期待値データと異なる場合、E
x.NOR回路19の出力はロウレベルになる。この状態でテ
ストクロック端子22に負のクロックを与えれば、NOR回
路20の出力には正のクロックが伝わる。この時クロック
端子５にはクロックを与えない（ロウレベルで固定）と
仮定するとNOR回路20の出力である正のクロックはOR回
路21を通じてラッチ回路1aのイネーブル端子に加えら
れ、パラレル入力端子のデータはラッチ回路1aにラッチ
される。ラッチ回路1aに期待値データをセットしておい
たとすると、期待値データとは逆のデータがラッチされ
るので被テスト回路に故障があった事が記憶される。
次に第２図の回路における動作について説明する。
第２図において、テストクロック端子22をハイレベルに
固定すると、NOR回路20の出力はロウレベルとなるの
で、これにより接続されるＮチャネルトランジスタはOF
F状態になり、従来の第７図の回路と同様の動作を行な
うことができる。
固定すると、NOR回路20の出力はロウレベルとなるの
で、これにより接続されるＮチャネルトランジスタはOF
F状態になり、従来の第７図の回路と同様の動作を行な
うことができる。
被テスト回路の読出しテスト時には、第１図の回路の場
合と同様に、期待値データをレシオ型ラッチ回路1c,1d
にセットしておき、テストクロック端子22にクロック
（図では負のクロック）を与える事により、パラレル入
力端子10のデータが期待値データと異なる場合には、NO
R回路20の出力で制御されるＮチャネルトランジスタはO
N状態となり、レシオ型ラッチ回路1cにパラレル入力端
子のデータがラッチされるためにラッチ回路1cの内容は
反転する。
合と同様に、期待値データをレシオ型ラッチ回路1c,1d
にセットしておき、テストクロック端子22にクロック
（図では負のクロック）を与える事により、パラレル入
力端子10のデータが期待値データと異なる場合には、NO
R回路20の出力で制御されるＮチャネルトランジスタはO
N状態となり、レシオ型ラッチ回路1cにパラレル入力端
子のデータがラッチされるためにラッチ回路1cの内容は
反転する。
ただし、レシオ型ラッチは出力が反転しているためにラ
ッチの保持している値としては、第２図のレシオ型ラッ
チ回路1cに関しては３つのＮチャネルトランジスタが共
通に接続されている側の値を用い、レシオ型ラッチ回路
1dに関してはEx.NOR回路19の接続されている側の値を用
いて考える必要がある。
ッチの保持している値としては、第２図のレシオ型ラッ
チ回路1cに関しては３つのＮチャネルトランジスタが共
通に接続されている側の値を用い、レシオ型ラッチ回路
1dに関してはEx.NOR回路19の接続されている側の値を用
いて考える必要がある。
第３図及び第４図はそれぞれ第１図及び第２図と同様の
スキャンレジスタを直列に接続して構成したスキャンパ
スを示す図である。テストクロック端子22にクロックを
与えない状態では従来の第８図及び第９図のスキャンパ
スと同様の動作を行なう事ができる。
スキャンレジスタを直列に接続して構成したスキャンパ
スを示す図である。テストクロック端子22にクロックを
与えない状態では従来の第８図及び第９図のスキャンパ
スと同様の動作を行なう事ができる。
また、スキャンパスに期待値データをセットしておき、
テストクロックを与えれば期待値データと異なるデータ
がパラレル入力端子に与えられたかどうかをラッチ回路
の保持するデータが反転したかどうかによって知る事が
できる。
テストクロックを与えれば期待値データと異なるデータ
がパラレル入力端子に与えられたかどうかをラッチ回路
の保持するデータが反転したかどうかによって知る事が
できる。
この事は、例えば被テスト回路がRAMであって、特にそ
のRAMのデータ出力端子が本発明によるスキャンパスに
接続されているような場合に顕著な効果がある。第５図
はそのような場合を示したものであり、22はテストクロ
ック端子、16aは本発明によるスキャンレジスタであり
第１図と同様の回路でもよいし、第２図と同様の回路で
あってもよい。その他の符号は第10図と同一又は相当す
る部分を示す。
のRAMのデータ出力端子が本発明によるスキャンパスに
接続されているような場合に顕著な効果がある。第５図
はそのような場合を示したものであり、22はテストクロ
ック端子、16aは本発明によるスキャンレジスタであり
第１図と同様の回路でもよいし、第２図と同様の回路で
あってもよい。その他の符号は第10図と同一又は相当す
る部分を示す。
第５図において、RAM17のテスト時に従来例で説明した
ようにデータ出力端子18から連続的に１又は０のデータ
が読出されるものとする。まず、その期待値データをシ
リアル入力端子９を通じてシリアルシフト動作でスキャ
ンパスにセットする。その後、読出しを行なう毎にテス
トクロック端子22にクロックを与える。この時、期待値
データと異なる値がパラレル入力端子10に与えられれば
（RAMが不良であれば）パラレル入力端子のデータを取
込む内部のラッチは反転する。RAM全アドレスに対して
読出しを行ないながらテストクロック端子22にクロック
を与え、その後、ラッチが反転したかどうかを検出する
ためにシリアルシフト動作でシリアル出力端子12からラ
ッチ内容の読出しを行なえばよい。つまり、１アドレス
毎にRAMの出力データをシリアルシフト動作により読出
すという事が不要になる。
ようにデータ出力端子18から連続的に１又は０のデータ
が読出されるものとする。まず、その期待値データをシ
リアル入力端子９を通じてシリアルシフト動作でスキャ
ンパスにセットする。その後、読出しを行なう毎にテス
トクロック端子22にクロックを与える。この時、期待値
データと異なる値がパラレル入力端子10に与えられれば
（RAMが不良であれば）パラレル入力端子のデータを取
込む内部のラッチは反転する。RAM全アドレスに対して
読出しを行ないながらテストクロック端子22にクロック
を与え、その後、ラッチが反転したかどうかを検出する
ためにシリアルシフト動作でシリアル出力端子12からラ
ッチ内容の読出しを行なえばよい。つまり、１アドレス
毎にRAMの出力データをシリアルシフト動作により読出
すという事が不要になる。
なお、上記実施例では、被テスト回路としてRAMを示し
たが、連続的に０や１のデータを出力する回路であれ
ば、本発明を適用した場合の効果は大きい。
たが、連続的に０や１のデータを出力する回路であれ
ば、本発明を適用した場合の効果は大きい。
また、第２図の回路においては、Ｎチャネルトランジス
タを用いたが、これはＰチャネルトランジスタを用いて
も良く、更にレシオ型ラッチ回路の代わりに他の形式の
ラッチ回路を用いても良く、上記実施例と同様の効果を
奏する。
タを用いたが、これはＰチャネルトランジスタを用いて
も良く、更にレシオ型ラッチ回路の代わりに他の形式の
ラッチ回路を用いても良く、上記実施例と同様の効果を
奏する。
以上のように、この発明によれば、テスト補助回路を構
成するスキャンレジスタが期待値データを保持する機能
と、上記期待値データと異なるデータが与えられたかど
うかを記憶する機能を有する構成としたから、被テスト
回路のテスト時に該被テスト回路の応答データの読出し
に必要なシリアルシフト動作の回数を減らす事ができ、
テストコストを低減し、安価な半導体装置が得られる効
果がある。
成するスキャンレジスタが期待値データを保持する機能
と、上記期待値データと異なるデータが与えられたかど
うかを記憶する機能を有する構成としたから、被テスト
回路のテスト時に該被テスト回路の応答データの読出し
に必要なシリアルシフト動作の回数を減らす事ができ、
テストコストを低減し、安価な半導体装置が得られる効
果がある。
第１図はこの発明の一実施例によるスキャンレジスタを
示す図、第２図はこの発明の他の実施例によるスキャン
レジスタを示す図、第３図は第１図の回路で構成したス
キャンパスを示す図、第４図は第２図の回路で構成した
スキャンパスを示す図、第５図は被テスト回路がRAMで
ある場合の本発明によるスキャンパスの接続例を示す
図、第６図は従来のスキャンレジスタを示す図、第７図
は従来の他のスキャンレジスタを示す図、第８図は第６
図の回路で構成した従来のスキャンパスを示す図、第９
図は第７図の回路で構成した従来のスキャンパスを示す
図、第10図は被テスト回路がRAMである場合の従来のス
キャンパスの接続例を示す図である。 1a,1bはラッチ回路、1c,1dはレシオ型ラッチ回路、2,3,
4はラッチ回路の入力，出力，イネーブル端子、5,6はク
ロック端子、5aはパラレル入力クロック端子、5bはシリ
アル入力クロック端子、７はセレクタ回路、８はセレク
タ制御端子、９はシリアル入力端子、10はパラレル入力
端子、11はパラレル出力端子、12はシリアル出力端子、
13はＮチャネルトランジスタ、17はRAM、18はRAMのデー
タ出力端子、19はEx.NOR回路、20はNOR回路、21はOR回
路、22はテストクロック端子、14a,15a,16aは本発明に
よるスキャンレジスタ。 なお図中同一符号は同一又は相当部分を示す。
示す図、第２図はこの発明の他の実施例によるスキャン
レジスタを示す図、第３図は第１図の回路で構成したス
キャンパスを示す図、第４図は第２図の回路で構成した
スキャンパスを示す図、第５図は被テスト回路がRAMで
ある場合の本発明によるスキャンパスの接続例を示す
図、第６図は従来のスキャンレジスタを示す図、第７図
は従来の他のスキャンレジスタを示す図、第８図は第６
図の回路で構成した従来のスキャンパスを示す図、第９
図は第７図の回路で構成した従来のスキャンパスを示す
図、第10図は被テスト回路がRAMである場合の従来のス
キャンパスの接続例を示す図である。 1a,1bはラッチ回路、1c,1dはレシオ型ラッチ回路、2,3,
4はラッチ回路の入力，出力，イネーブル端子、5,6はク
ロック端子、5aはパラレル入力クロック端子、5bはシリ
アル入力クロック端子、７はセレクタ回路、８はセレク
タ制御端子、９はシリアル入力端子、10はパラレル入力
端子、11はパラレル出力端子、12はシリアル出力端子、
13はＮチャネルトランジスタ、17はRAM、18はRAMのデー
タ出力端子、19はEx.NOR回路、20はNOR回路、21はOR回
路、22はテストクロック端子、14a,15a,16aは本発明に
よるスキャンレジスタ。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】複数のスキャンレジスタを直列に接続して
スキャンパスを構成してなるテスト補助回路において、 上記スキャンレジスタが、 期待値データの保持を行なう第１のラッチ回路と、 パラレル入力を行なう第２のラッチ回路と、 パラレル入力端子のデータが上記第１のラッチ回路に保
持された期待値データと異なる時に上記第２のラッチ回
路に入力データをラッチさせるラッチイネーブル手段と
を備えたものであることを特徴とするテスト補助回路。 - 【請求項２】上記スキャンレジスタのパラレル入力端子
はRAMのデータ出力端子に接続されたことを特徴とする
特許請求の範囲第１項記載のテスト補助回路。 - 【請求項３】上記ラッチ回路はレシオ型ラッチ回路であ
ることを特徴とする特許請求の範囲第１項記載のテスト
補助回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146622A JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
| US07/207,919 US4926424A (en) | 1987-06-11 | 1988-06-10 | Test auxiliary circuit for testing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146622A JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310046A JPS63310046A (ja) | 1988-12-19 |
| JPH071493B2 true JPH071493B2 (ja) | 1995-01-11 |
Family
ID=15411900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146622A Expired - Lifetime JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4926424A (ja) |
| JP (1) | JPH071493B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2228113B (en) * | 1989-02-10 | 1993-01-27 | Plessey Co Plc | Circuit arrangement for verifying data stored in a random access memory |
| JPH0682326B2 (ja) * | 1989-09-29 | 1994-10-19 | 三菱電機株式会社 | スキャンレジスタおよびそれを用いたテスト回路 |
| DE4202623C2 (de) * | 1991-02-25 | 1995-03-09 | Mitsubishi Electric Corp | Abtastpfadeinrichtung und integrierte Halbleiterschaltkreiseinrichtung mit dieser und Betriebsverfahren für eine solche |
| FR2682522B1 (fr) * | 1991-10-11 | 1997-01-10 | Sgs Thomson Microelectronics | Procede pour verifier le contenu apres effacement d'une memoire permanente effacable, notamment de type eprom, dispositif pour sa mise en óoeuvre et memoire integrant ce dispositif. |
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JP3325727B2 (ja) * | 1994-05-26 | 2002-09-17 | 三菱電機株式会社 | 半導体メモリの検査装置 |
| US5790891A (en) * | 1996-01-11 | 1998-08-04 | Galileo Technology Ltd. | Synchronizing unit having two registers serially connected to one clocked elements and a latch unit for alternately activating the registers in accordance to clock signals |
| US5828592A (en) * | 1997-03-12 | 1998-10-27 | Information Storage Devices, Inc. | Analog signal recording and playback integrated circuit and message management system |
| US6041427A (en) * | 1997-10-27 | 2000-03-21 | Vlsi Technology | Scan testable circuit arrangement |
| FR2774188B1 (fr) * | 1998-01-27 | 2001-06-15 | Sgs Thomson Microelectronics | Circuit de verification de parite |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6260164B1 (en) | 1998-07-31 | 2001-07-10 | International Business Machines Corporation | SRAM that can be clocked on either clock phase |
| JP2001014899A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US6587384B2 (en) * | 2001-04-21 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Multi-function serial I/O circuit |
| JP5283989B2 (ja) * | 2008-06-24 | 2013-09-04 | 株式会社東芝 | メモリシステム及びメモリアクセス方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
| US4761768A (en) * | 1985-03-04 | 1988-08-02 | Lattice Semiconductor Corporation | Programmable logic device |
| US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
-
1987
- 1987-06-11 JP JP62146622A patent/JPH071493B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-10 US US07/207,919 patent/US4926424A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4926424A (en) | 1990-05-15 |
| JPS63310046A (ja) | 1988-12-19 |
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