KR0179550B1

KR0179550B1 - 반도체 메모리 장치의 리던던시 회로

Info

Publication number: KR0179550B1
Application number: KR1019950066027A
Authority: KR
Inventors: 최재명
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 1999-04-15
Also published as: US5768197A; KR970051444A; JP2804471B2; TW339437B; JPH09198892A

Abstract

본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로, 특히 결함 셀을 선택하는 어드레스가 입력될 때 소자 내부에서 발생되는 노이즈로 인해 다른 어드레스가 엑티브됨으로써 생기는 오동작을 방지시킨 반도체 메모리 장치의 리던던시 회로에 관한 것이다.

Description

반도체 메모리 장치의 리던던시 회로

제1도는 리페어 동작을 위한 종래의 리던던시 회로도.

제2도는 제1도의 동작 타이밍도.

제3도는 본 발명의 제1실시예에 의한 리던던시 회로의 상세회로도.

제4도는 제3도의 동작 타이밍도.

제5도는 본 발명의 제2실시예에 의한 리던던시 회로의 상세회로도.

제6도는 제5도의 동작 타이밍도.

제7도는 본 발명의 제3실시예에 의한 리던던시 회로의 상세회로도.

제8도는 제7도의 동작 타이밍도.

본 발명은 불량 셀을 대체하기위한 리페어 구조를 갖는 모든 반도체 메모리 소자에 적용되며, 특히 디램(DRAM), 에스램(SRAM) 등에 사용이 가능하다.

일반적으로, 리던던시 장치는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 워드 라인을 여분의 스페어(spare) 워드 라인으로 대체하여 결함을 보상하는 장치로서, 결함이 발생한 셀을 선택하는 어드레스가 소자 내부로 인가되면 결함 셀을 선택하는 정상적인 패스(path)는 끊어지고 대신에 리던던시 장치가 동작하여 리페어된 셀을 인에이블시킴으로써 리던던시 동작이 이루어지게 된다.

제1도는 리페어 동작을 위한 종래의 리던던시 회로도로서, 제1프리차지 신호(in1)에 의해 제1노드(N1)로 프리차지 전위(Vcc)를 전달하는 제1PMOS형 트랜지스터로 구성된 제1프리차지 트랜지스터(MP1)와, 제2프리차지 신호(in2)에 의해 상기 제1프리차지 트랜지스터(MP1)로부터 전달된 프리차지 신호(Vcc)를 상기 제1노드(N1)로 전달하는 제2PMOS형 트랜지스터로 구성된 제2프리차지 트랜지스터(MP2)와, 상기 제1프리차지 신호(iN1)에 의해 상기 제1노드(N1)로 접지전위(Vss)를 공급하는 제1NMOS형 트랜지스터(MN1)와, 상기 제1노드(N1)에 병렬접속되어 게이트로 각각 입력되는 어드레스(A01∼Aij)에 의해 상기 제1노드(N1)로 접지전압을 공급하는 NMOS형 트랜지스터로 구성된 리페어 트랜지스터들(MN2∼MN7)과, 상기 제1노드(N1) 및 상기 리페어 트랜지스터들(MN2∼MN7) 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈들(F0∼Fj)과, 상기 제1노드(N1) 및 출력단자(N2) 사이에 접속된 제1인버터(I1)와, 상기 출력단자(N2)의 신호에 의해 상기 제1노드(N1)로 전원전위(Vcc)를 공급하는 제3PMOS형 트랜지스터(MP3)로 구성된다.

상기 구성에 의한 회로의 동작을 제2도에 도시된 동작 타이밍도를 참조로 하면서 설명하기로 한다.

먼저 제1프리차지 신호(in1)(a)가 '하이'에서 '로우'로 전이된 뒤 제2프리차지 신호(in2)(b)가 '하이'에서 '로우'로 전이되면 제1, 제2프리차지 트랜지스터(MP1,MP2)가 턴-온되어 제1노드(N1)로 전원전위(Vcc)를 공급하게 된다. 그후, 리페어 트랜지스터(MN2∼MN7)로 어드레스(A01∼Aij)가 들어오면 퓨즈(F0∼Fj)의 브로윙(blowing) 여부에 의해 제1노드(N1)가 '하이' 또는 '로우'가 되어 출력 신호(out)를 드라이브한다.

만약 결함 셀을 선택하는 어드레스가 A/01, Ai/j라 하면, 이 결함된 셀을 리페어 셀로 대체시켜 주기 위해서는 퓨즈 F1, Fi를 끊어 주어야 한다. 이 상태에서 입력되는 어드레스 A/01, Ai/j가 '하이'로 입력되고 나머지 어드레스가 '로우'로 입력되면, 제1노드(N1)는 상기 제1, 제2프리차지 트랜지스터(MP1,MP2)를 통해 전달된 프리차지 전위(Vcc)에 의해 '하이'상태를 그대로 유지하게 되고, 출력 신호(out)는 '로우'로 유지되어 결함 셀을 리페어 셀로 대체하기 위한 리페어 회로가 동작한다.

그리고, 퓨즈 F1, Fi가 끊어진 상태에서 다른 정상 셀을 선택하는 어드레스 신호, 예를 들어 어드레스 A01, Aij가 '하이'로 입력되고 다른 어드레스는 '로우'로 입력되면 상기 리페어 트랜지스터(MN2와 MN7)가 턴-온되어 제1노드(N1)를 '로우'로 만들고 출력 신호(out)를 '하이'로 만듬으로서 리페어 회로가 동작을 하지 않게 한다.

그런데, 어드레스 A/01, Ai/j가 '하이'로 입력되는 리페어 동작에서 제1노드(N1)의 '하이'전위는 출력 단자(N4)가 게이트에 연결되는 제3PMOS형 트랜지스터(MP3)에 의해 계속 '하이'상태를 유지해야 되는데, 이때 칩 내부에 노이즈가 발생되어 '로우'로 있어야하는 다른 어드레스가 제2도의 (e)에 도시된 어드레스 Aij처럼 그라운드(ground) 전위가 아닌 문턱 전위(Vtn) 이상의 전위를 갖게된다면, 이 어드레스를 게이트로 입력하는 리페어 트랜지스터(MN7)가 턴-온됨으로써, 제1노드(N1)를 '로우'로 디스차아지(discharge)시키게 되어 출력 신호(out)를 '로우'에서 '하이'로 상태를 바꾸게 된다. 이로 인해, 불량 셀을 선택하는 어드레스 A/01, Ai/j가 입력되어도 칩 내부에서 발생된 노이즈로 인해 출력 신호가 바뀌게 됨으로써 리페어 회로가 동작을 못하게 되는 문제가 발생된다.

따라서 본 발명에서는 결함 셀을 스페어 셀로 대체시키는 리페어 동작에서 칩 내부에서 생기는 노이즈에 영향을 받지않고 정상적인 리페어 동작이 가능하도록 구현한 반도체 메모리 장치의 리던던시 회로를 제공하는데에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치의 리던던시 회로에서는 제1프리차지 신호에 의해 제1노드로 프리차지 전위를 전달하는 제1프리차지 수단과, 제2프리차지 신호에 의해 상기 제1프리차지 수단으로부터 전달된 프리차지 신호를 상기 제1노드로 전달하는 제2프리차지 수단과, 상기 제1노드로부터의 신호를 반전시킨 신호를 출력하는 출력 단자와, 상기 출력 단자의 신호에 의해 상기 제1노드로 전원 전위를 공급하는 제1스위치 수단과, 상기 제2프리차지 신호의 반전 신호에 의해 제2노드로 접지전위를 공급하는 제2스위치 수단과, 상기 출력 단자의 신호에 의해 상기 제2노드로 접지전위를 공급하는 제3스위치 수단과, 상기 제1노드 및 상기 제2노드 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스에 의해 상기 제1노드로 상기 제2노드로부터 전달된 접지전위를 공급하는 제4스위치 수단과, 상기 제1노드 및 상기 제4스위치 수단 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈를 구비하였다.

상기 목적을 달성하기 위하여, 본 발명의 다른 반도체 메모리 장치의 리던던시 회로에서는 제1프리차지 신호에 의해 제1노드로 프리차지 전위를 전달하는 제1프리차지 수단과, 제2프리차지 신호에 의해 상기 제1프리차지 수단으로부터 전달된 프리차지 신호를 상기 제1노드로 전달하는 제2프리차지 수단과, 상기 제1노드로 부터의 신호를 반전시킨 신호를 출력하는 출력 단자와, 상기 출력 단자의 신호에 의해 상기 제1노드로 전원전위를 공급하는 제1스위치 수단과, 상기 출력 단자로 부터의 신호를 입력으로 하여 일정 폭의 지연된 에지 신호를 발생시키는 에지신호발생수단과, 상기 에지신호발생수단으로 부터의 출력 신호에 의해 제2노드로 접지전위를 공급하는 제2스위치 수단과, 상기 제1노드 및 상기 제2노드 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스에 의해 상기 제1노드로 상기 제2노드로부터 전달된 접지전위를 공급하는 제3스위치 수단과, 상기 제1노드 및 상기 제3스위치 수단 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈를 구비하였다.

상기 목적을 달성하기 위하여, 본 발명의 또다른 반도체 메모리 장치의 리던던시 회로는 제1프리차지 신호에 의해 제1노드로 프리차지 전위를 전달하는 제1프리차지 수단과, 제2프리차지 신호에 의해 상기 제1프리차지 수단으로부터 전달된 프리차지 신호를 상기 제1노드로 전달하는 제2프리차지 수단과, 상기 제1노드로부터의 신호를 반전시킨 신호를 출력하는 출력 단자와, 상기 출력 단자의 신호에 의해 상기 제1노드로 전원전위를 공급하는 제1스위치 수단과, 상기 제2프리차지 신호 및 출력 단자로부터의 신호를 입력으로 하여 일정 폭의 에지 신호를 발생시키는 에지신호발생수단과, 상기 에지신호발생수단으로 부터의 출력 신호에 의해 제2노드로 접지전압을 공급하는 제2스위치 수단과, 상기 제1노드 및 상기 제2노드 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스에 의해 상기 제1노드로 상기 제2노드로부터 전달된 접지전위를 공급하는 제3스위치 수단과, 상기 제1노드 및 상기 제3스위치 수단 사이에 접속되며 결함 어드레스를 프로그래밍하는 퓨즈를 구비하였다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

제3도는 본 발명의 제1실시예에 의한 리던던시 회로의 상세회로도로서, 제1프리차지 신호(in1)에 의해 제1노드(N1)로 프리차지 전위(Vcc)를 전달하는 제1PMOS형 트랜지스터로 구성된 제1프리차지 트랜지스터(MP1)와, 제2프리차지 신호(in2)에 의해 상기 제1프리차지 트랜지스터(MP1)로부터 전달된 프리차지 신호(Vcc)를 상기 제1노드(N1)로 전달하는 제2PMOS형 트랜지스터로 구성된 제2프리차지 트랜지스터(MP2)와, 상기 제1프리차지 신호(in1)에 의해 상기 제1노드(N1)로 접지전위(Vss)를 공급하는 제1NMOS형 트랜지스터(MN1)와, 상기 제1노드(N1) 및 출력단자(N2) 사이에 접속된 제1인버터(I1)와, 상기 출력단자(N2)의 신호에 의해 상기 제1노드(N1)로 전원전위(Vcc)를 공급하는 제3PMOS형 트랜지스터(MP3)와, 상기 제2프리차지 신호(in2)의 반전 신호에 의해 제4노드(N4)로 접지전위를 공급하는 제8NMOS형 트랜지스터(MN8)와, 상기 출력단자(N2)의 신호(out)에 의해 상기 제4노드(N4)로 접지전위를 공급하는 제9NMOS형 트랜지스터(MN9)와, 상기 제1노드(N1) 및 상기 제4노드(N4) 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스(A0∼Aij)에 의해 상기 제1노드(N1)로 상기 제4노드(N4)로부터 전달된 접지전위를 공급하는 NMOS형 트랜지스터로 구성된 리페어 트랜지스터들(MN2∼MN7)과, 상기 제1노드(N1) 및 상기 리페어 트랜지스터들(MN2∼MN7) 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈들(F0Fj)을 구비한다.

상기 구성에 의한 동작을 제4도에 도시된 동작 타이밍도를 참조로 하여 살펴보면, 먼저 제1프리차지 신호(IN1)가 '하이'에서 '로우'로 된 뒤 제2프리차지 신호(IN2)가 '하이'에서 '로우'로 되면 제1노드(N1)는 '하이'상태로 전이된다. 이때, 제2프리차지 신호(in2)의 반전 신호를 입력하는 제3노드(N3)의 전위는 '하이'이므로 제8NMOS형 트랜지스터(MN8)가 턴-온되어 제4노드(N4)를 '로우'로 만든다.

만약, 결함 셀을 선택하는 어드레스가 A/01, Ai/j라고 하면 퓨즈 F1, Fi는 리페어 동작을 위해 끊어지게 된다. 이 상태에서 어드레스 A01, Aij가 하이로 입력된다면, 이들 어드레스가 인가되는 리페어 트랜지스터(MN2 및 MN7)가 턴-온되어 제1노드(N1)는 '하이'에서 '로우'로 전이되고, 따라서 출력 신호(out)도 '로우'에서 '하이'로 바뀌게 되어 이 출력 신호가 인가되는 제9NMOS형 트랜지스터(MN9)를 턴-온시켜 제1노드(N1)의 전위를 계속 '로우'로 유지시킴으로써 출력 신호(out)를 '하이'로 유지시키게 되어 리페어 회로는 동작을 하지 않게 된다.

만일, 어드레스 A/01, Ai/j가 '하이'로 들어오고 다른 어드레스 신호는 모두 '로우'로 입력되면 제1노드(N1)는 '하이'가 되고 출력 신호(out)는 '로우'가 되어 제9NMOS형 트랜지스터(MN9)는 턴-오프되어 제1노드(N1)는 계속 '하이'로 유지되고 출력 신호(out)도 계속 '로우'를 갖게되어 리페어 회로는 정상적으로 동작된다.

이때, 만일, 칩 내부에 노이즈가 발생되어 제4도의 어드레스 Aij(d)와 같이 선택되지 않은 어드레스에 문턱전위(Vtn)이상의 전위가 인가된다고 하여도 이 선택되지 않은 어드레스 Aij가 게이트에 걸리는 리페어 트랜지스터(MN7)가 턴-온되더라도 제8, 제9NMOS형 트랜지스터(MN8,MN)가 턴-오프된 상태이므로, 제1노드(N1)는 계속 '하이'를 유지하여 리페어 회로를 정상적으로 동작시킨다.

제5도는 본 발명의 제2실시예에 의한 리던던시 회로의 상세회로도로서, 제1프리차지 신호(in1)에 의해 제1노드(N1)로 프리차지 전위(Vcc)를 전달하는 제1PMOS형 트랜지스터로 구성된 제1프리차지 트랜지스터(MP1)와, 제2프리차지 신호(in2)에 의해 상기 제1프리차지 트랜지스터(MP1)로부터 전달된 프리차지 신호(Vcc)를 상기 제1노드(N1)로 전달하는 제2PMOS형 트랜지스터로 구성된 제2프리차지 트랜지스터(MP2)와, 상기 제1프리차지 신호(in1)에 의해 상기 제1노드(N1)로 접지전위(Vss)를 공급하는 제1NMOS형 트랜지스터(MN1)와, 상기 제1노드(N1) 및 출력단자(N2) 사이에 접속된 제1인버터(I1)와, 상기 출력단자(N2)의 신호에 의해 상기 제1노드(N1)로 전원전위(Vcc)를 공급하는 제3PMOS형 트랜지스터(MP3)와, 상기 출력 단자(N2)로 부터의 신호를 입력으로 하여 일정 폭의 지연된 에지 신호를 발생시키는 에지신호발생회로부(11)와, 상기 에지신호발생회로부(11)로 부터의 출력 신호에 의해 제5노드(N5)로 접지전위를 공급하는 제10NMOS형 트랜지스터(MN10)와, 상기 제1노드(N1) 및 상기 제5노드(N5) 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스(A0∼Aij)에 의해 상기 제1노드(N1)로 상기 제5노드(N5)로부터 전달된 접지전위를 공급하는 NMOS형 트랜지스터로 구성된 리페어 트랜지스터들(MN2∼MN7)과, 상기 제1노드(N1) 및 상기 리페어 트랜지스터(MN2∼MN7) 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈들(F0∼Fj)을 구비한다.

상기 에지신호발생회로부(11)는 상기 출력단자(N2)의 신호를 일정기간동안 지연시킨 반전 신호를 출력하는 반전 딜레이 회로부(12)와, 상기 반전 딜레이 회로부(12)의 출력 신호와 상기 출력 단자(N2)의 신호를 입력하여 NOR 연산한 신호를 출력하는 제1NOR 게이트(NO1)와, 상기 NOR 게이트(NO1)의 출력 신호를 반전시켜 출력하는 제3인버터(I3)로 구성된다.

그러면, 상기 구성에 의한 동작을 제6도에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.

먼저, 결함 셀을 선택하는 리페어 어드레스가 들어오면 제1노드(N1)는 '로우'에서 '하이'로 전이되고, 출력 신호(out)는 '하이'에서 '로우'로 전이된다. 이때, 이 출력 신호(out)를 입력으로 하여 일정폭의 지연된 에지신호를 출력하는 에지신호발생회로부(11)는 먼저 홀수개의 인버터로 구성된 반전딜레이회로부(12)에 의해 일정시간동안 지연된 반전 신호(제6도의(c))를 제6노드(N6)를 통해 제1NOR 게이트(NO1)로 입력한다. 그러면, 제1NOR 게이트(NO1)는 상기 반전딜레이회로부(12)의 출력 신호와 출력 단자(N2)의 신호를 NOR 논리연산하여 제7노드(N7)로 출력한 다음, 이 신호를 제3인버터(I3)에 의해 반전시켜 제8노드(N8)로 출력한다. 이때, 상기 반전딜레이회로부(12)로부터 출력된 제6노드(N6)의 신호는 제6도의 (c)에 도시된 것처럼 '로우'에서 '하이'로 가는 시간이 제1프리차지 신호(in1)(a)가 '로우'에서 '하이'로 전이될 때와 비슷하도록 상기 반전딜레이회로부(12)를 구성한다.

그러면, 제6도의 (d)에 도시된 것과 같은 펄스 신호를 갖는 제8노드(N8)의 신호는 출력 단자(N2)의 신호(out)가 '로우'로 되어 리페어 회로를 동작시키는 동안에는 '하이'에서 '로우'로 바뀌게 되어 제10NMOS형 트랜지스터(MN10)를 턴-오프시키게 된다. 이때, 칩 내부에서 발생된 노이즈에 의해 제6도의 어드레스 Aij(e)와 같이 선택되지 않은 어드레스로 문턱전위(Vtn) 이상의 전위가 인가되어 해당 리페어 트랜지스터(MN7)를 턴-온시키더라도 상기 제10NMOS형 트랜지스터(MN10)가 턴-오프된 상태로 유지되어 있으므로, 제1노드(N1)에는 전위 변화가 일어나지 않게 된다. 그런 다음, 출력 신호(out)에 의해 상기 제6노드(N6)가 '로우'에서 '하이'로 되면 제8노드(N8)는 '로우'에서 '하이'가 되어 상기 제10NMOS형 트랜지스터(MN10)를 턴-온시켜서 새로운 어드레스를 받아들이게 된다.

따라서, 칩 내부에서 발생된 노이즈에 영향을 받지 않고 안정된 리페어 동작을 할 수 있다.

제7도는 본 발명의 제3실시예에 의한 리던던시 회로의 상세회로도로서, 제1프리차지 신호(in1)에 의해 제1노드(N1)로 프리차지 전위(Vcc)를 전달하는 제1PMOS형 트랜지스터로 구성된 제1프리차지 트랜지스터(MP1)와, 제2프리차지 신호(in2)에 의해 상기 제1프리차지 트랜지스터(MP1)로부터 전달된 프리차지 신호(Vcc)를 상기 제1노드(N1)로 전달하는 제2PMOS형 트랜지스터로 구성된 제2프리차지 트랜지스터(MP2)와, 상기 제1프리차지 신호(in1)에 의해 상기 제1노드(N1)로 접지전위(Vss)를 공급하는 제1NMOS형 트랜지스터(MN1)와, 상기 제1노드(N1) 및 출력단자(N2) 사이에 접속된 제1인버터(I1)와, 상기 출력단자(N2)의 신호에 의해 상기 제1노드(N1)로 전원전위(Vcc)를 공급하는 제3PMOS형 트랜지스터(MP3)와, 상기 제2프리차지 신호(in2)와 상기 출력 단자(N2)로부터의 신호(out)를 입력으로 하여 NAND 연산한 신호를 출력하는 제1NAND 게이트(NA1)와, 상기 제1NAND 게이트(NA1)로 부터의 출력 신호에 의해 제9노드(N9)로 접지전압을 공급하는 제11NMOS형 트랜지스터(MN11)와, 상기 제1노드(N1) 및 상기 제9노드(N9) 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스(A01∼Aij)에 의해 상기 제1노드(N1)로 상기 제9노드(N9)로부터 전달된 접지전위를 공급하는 NMOS형 트랜지스터로 구성된 리페어 트랜지스터들(MN2∼MN7)과, 상기 제1노드(N1) 및 상기 리페어 트랜지스터들(MN2∼MN7) 사이에 접속되며 결함 어드레스를 프로그래밍하는 퓨즈들(F0∼Fj)을 구비한다.

상기 구성에 의한 동작을 제8도에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.

먼저, 제1프리차지 신호(in1)가 '하이'에서 '로우'로 전이되고 난 뒤 제2프리차지 신호(in2)가 '하이'에서 '로우'로 전이되면 제1, 제2프리차지 트랜지스터(MP1,MP2)를 통해 제1노드(N1)로 프리차지 전위가 인가되어 제1노드(N1)는 '하이'가 되고, 출력 신호(out)은 '로우'가 된다. 그러면, 상기 제2프리차지 신호(in2)와 상기 출력 신호(out)를 제4인버터(14)에 의해 반전시킨 신호를 입력으로 하는 제1NAND 게이트(NA1)의 출력신호는 상기 제2프리차지 신호가 '로우'인 구간에서만 '하이'로 바뀌게 된다.

따라서 상기 제2프리차지 신호(in2)가 '로우'인 구간, 즉 출력 신호(out)가 '로우'가 되어 리페어 동작이 일어날 때만 상기 제11NMOS형 트랜지스터(MN11)가 턴-온됨으로써, 제1노드(N1)는 계속 '하이'를 유지하여 출력 신호(out)를 '로우'로 계속 유지시키게 된다.

이때, 칩 내부에서 발생된 노이즈에 의해 제8도의 어드레스 Aij(d)와 같이 선택되지 않은 어드레스로 문턱전위(Vtn) 이상의 전위가 인가되어 해당 리페어 트랜지스터(MN7)를 턴-온시키더라도 상기 제11NMOS형 트랜지스터(MN11)가 턴-오프된 상태이므로, 제1노드(N1)에는 전위 변화가 일어나지 않는다. 그런 다음, 출력 신호(out)가 '로우'에서 '하이'로 바뀌게 되면 상기 제1NAND 게이트(NA1)의 출력 신호는 '하이'가 되어 상기 제11NMOS형 트랜지스터(MN11)를 턴-온시킴으로써 새로운 어드레스를 받아들이게 된다.

이상에서 설명한 바와 같이, 본 발명에 의한 리던던시 회로를 반도체 메모리 장치의 내부에 구현하게 되면 결함 셀을 스페어 셀로 대체시키는 리페어 동작에서 칩 내부에 발생되는 노이즈로 인해 선택되지 않은 어드레스가 선택이 되어 리페어 동작이 일어나지 않는 오동작을 방지시킴으로써, 안정된 리페어 동작 특성을 갖는 효과가 있다.

Claims

반도체 메모리 소자에 있어서, 제1프리차지 신호에 의해 제1노드로 프리차지 전위를 전달하는 제1프리차지 수단과, 제2프리차지 신호에 의해 상기 제1프리차지 수단으로부터 전달된 프리차지 신호를 상기 제1노드로 전달하는 제2프리차지 수단과, 상기 제1노드로부터의 신호를 반전시킨 신호를 출력하는 출력 단자와, 상기 출력 단자의 신호에 의해 상기 제1노드로 전원 전위를 공급하는 제1스위치 수단과, 상기 제2프리차지 신호의 반전 신호에 의해 제2노드로 접지전위를 공급하는 제2스위치 수단과, 상기 출력 단자의 신호에 의해 상기 제2노드로 접지전위를 공급하는 제3스위치 수단과, 상기 제1노드 및 상기 제2노드 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스에 의해 상기 제1노드로 상기 제2노드로부터 전달된 접지전위를 공급하는 제4스위치 수단과, 상기 제1노드 및 상기 제4스위치 수단 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제1항에 있어서, 상기 제1프리차지 신호에 의해 상기 제1노드로 접지전위를 공급하는 제5스위치 수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제2항에 있어서, 상기 제5스위치 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제1항에 있어서, 상기 어드레스는 로오 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제1항에 있어서, 상기 어드레스는 컬러 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제1항에 있어서, 상기 제2프리차지 신호는 상기 제1프리차지 신호가 먼저 '하이'에서 '로우'로 전이되고 난뒤에 일정기간동안에만 '하이'에서 '로우'로 전이되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제1항에 있어서, 상기 퓨즈는 그 자신에 접속된 상기 제4스위치 수단으로 결함 셀을 선택하는 어드레스가 입력되는 경우에 퓨즈를 끊는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제1항에 있어서, 상기 제1, 제2프리차지 수단은 PMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제1항에 있어서, 상기 제1스위치 수단은 NMOS형 트랜지스터이고, 상기 제2스위치 수단은 NMOS형 트랜지스터이고, 상기 제3스위치 수단은 NMOS형 트랜지스터이고, 상기 제4스위치 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
반도체 메모리 장치에 있어서, 제1프리차지 신호에 의해 제1노드로 프리차지 전위를 전달하는 제1프리차지 수단과, 제2프리차지 신호에 의해 상기 제1프리차지 수단으로부터 전달된 프리차지 신호를 상기 제1노드로 전달하는 제2프리차지 수단과, 상기 제1노드로부터의 신호를 반전시킨 신호를 출력하는 출력 단자와, 상기 출력 단자의 신호에 의해 상기 제1노드로 전원전위를 공급하는 제1스위치 수단과, 상기 출력 단자로부터의 신호를 입력으로 하여 일정 폭의 지연된 에지 신호를 발생시키는 에지신호발생수단과, 상기 에지신호발생수단으로부터의 출력 신호에 의해 제2노드로 접지전위를 공급하는 제2스위치 수단과, 상기 제1노드 및 상기 제2노드 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스에 의해 상기 제1노드로 상기 제2노드로부터 전달된 접지전위를 공급하는 제3스위치 수단과, 상기 제1노드 및 상기 제3스위치 수단 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 제1프리차지 신호에 의해 상기 제1노드로 접지전위를 공급하는 제4스위치 수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제11항에 있어서, 상기 제4스위치 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 에지신호발생수단은, 상기 출력 단자의 신호를 일정기간동안 지연시킨 반전 신호를 출력하는 반전 딜레이부와, 상기 반전 딜레이부의 출력 신호와 상기 출력 단자의 신호를 입력하여 NOR 연산한 신호를 출력하는 NOR 게이트와, 상기 NOR 게이트의 출력 신호를 반전시켜 출력하는 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제13항에 있어서, 상기 반전 딜레이부는 홀수개의 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제13항에 있어서, 상기 반전 딜레이부는, 로우에서 하이로 전이되는 출력 신호의 시간이 제1프리차지 신호가 로우에서 하이로 전이되는 시간과 비슷한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 어드레스는 로오 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 어드레스는 컬럼 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 제2프리차지 신호는 상기 제1프리차지 신호가 먼저 '하이'에서 '로우'로 전이되고 난뒤에 일정기간동안에만 '하이'에서 '로우'로 전이되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 퓨즈는 그 자신에 접속된 상기 제3스위치 수단으로 결함 셀을 선택하는 어드레스가 입력되는 경우에 퓨즈를 끊는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 제1, 제2프리차지 수단은 PMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제10항에 있어서, 상기 제1스위치 수단은 NMOS형 트랜지스터이고, 상기 제2스위치 수단은 NMOS형 트랜지스터이고, 상기 제3스위치 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
반도체 메모리 장치에 있어서, 제1프리차지 신호에 의해 제1노드로 프리차지 전위를 전달하는 제1프리차지 수단과, 제2프리차지 신호에 의해 상기 제1프리차지 수단으로부터 전달된 프리차지 신호를 상기 제1노드로 전달하는 제2프리차지 수단과, 상기 제1노드로부터의 신호를 반전시킨 신호를 출력하는 출력 단자와, 상기 출력 단자의 신호에 의해 상기 제1노드로 전원전위를 공급하는 제1스위치 수단과, 상기 제2프리차지 신호 및 출력 단자로부터의 신호를 입력으로 하여 일정 폭의 에지 신호를 발생시키는 에지신호발생수단과, 상기 에지신호발생수단으로부터의 출력 신호에 의해 제2노드로 접지전압을 공급하는 제2스위치 수단과, 상기 제1노드 및 상기 제2노드 사이에 병렬접속되며 게이트로 각각 입력되는 어드레스에 의해 상기 제1노드로 상기 제2노드로부터 전달된 접지전위를 공급하는 제3스위치 수단과, 상기 제1노드 및 상기 제3스위치 수단 사이에 접속되며 결함 어드레스를 프로그래밍하는 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 제1프리차지 신호에 의해 상기 제1노드로 접지전위를 공급하는 제4스위치 수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제23항에 있어서, 상기 제4스위치 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 에지신호발생수단은, 상기 출력 단자로부터의 신호를 입력하여 반전시킨 신호를 출력하는 인버터와, 상기 제2프리차지 신호 및 상기 인버터로 부터의 출력 신호를 입력으로 하여 NAND 논리연산한 신호를 출력하는 NAND 게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 어드레스는 로오 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 어드레스는 컬럼 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 제2프리차지 신호는 상기 제1프리차지 신호가 먼저 '하이'에서 '로우'로 전이되고 난뒤에 일정기간동안에만 '하이'에서 '로우'로 전이되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 퓨즈는 그 자신에 접속된 상기 제3스위치 수단으로 결함 셀을 선택하는 어드레스가 입력되는 경우에 퓨즈를 끊는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 제1, 제2프리차지 수단은 PMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
제22항에 있어서, 상기 제1스위치 수단은 NMOS형 트랜지스터이고, 상기 제2스위치 수단은 NMOS형 트랜지스터이고, 상기 제3스위치 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.