DE19740534B4 - Halbleitervorrichtung mit mindestens zwei Verbindungsebenen sowie Verfahren zu deren Hertellung - Google Patents

Halbleitervorrichtung mit mindestens zwei Verbindungsebenen sowie Verfahren zu deren Hertellung Download PDF

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Abstract

Halbleitervorrichtung mit einer Struktur mit mindestens zwei Verbindungsebenen, enthaltend:
ein als eine Basis dienendes Halbleitersubstrat (14),
einen über einer Oberfläche des Halbleitersubstrats (14) vorgesehenen ersten Verbindungsdraht (2) mit isolierender Einkapselung,
einen zweiten Verbindungsdraht (1), der über dem ersten Verbindungsdraht (2) vorgesehen ist,
einen Zwischenschichtisolierfilm (8), in dem der erste (2) und der zweite (1) Verbindungsdraht gebildet sind,
ein über der Oberfläche des Halbleitersubstrats (14) in dem Zwischenschichtisolierfilm (8) durch Ätzen gebildetes Loch (26) ,
einen über dem ersten Verbindungsdraht (2) vorgesehenen, mindestens eine obere Oberfläche desselben bedeckenden Ätzstoppfilm (9),
wobei ursprünglich in das Loch (26) hinein ragende Teile des zweiten Verbindungsdrahts (1) und des Ätzstoppfilms (9) durch Ätzen entfernt sind, und
wobei der erste Verbindungsdraht (2) einen Teil hat, der in dem Loch (26) angeordnet ist, welcher Teil des ersten Verbindungsdrahts (2) nicht durch Ätzen entfernt ist,
und
einen Seitenwandisolierfilm...

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit mindestens zwei Verbindungsebenen und ein Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung die Herstellung von Kontaktlöchern in einer Halbleitervorrichtung, die eine Mehrebenen-Verbindungsstruktur hat.
  • Ein Beispiel für ein herkömmliches Verfahren zur Herstellung von Kontaktlöchern in einer Halbleiterspeichervorrichtung, das in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 (1993) aufgezeigt ist, ist in 60 bis 63 dargestellt. 60 bis 63 sind Schnittansichten, die jeweilige Herstellungsschritte einer solchen Halbleiterspeichervorrichtung zeigen. 60 ist eine Schnittansicht, die aufgrund einer Fehlausrichtung in dem Lithographieprozeß freiliegende Bitleitungen zeigt. 61 ist eine Schnittansicht, die den Schritt der Ätzung der Bitleitungen und eines isolierenden Filmes in 60 zeigt, um eine Öffnung mit einer vertikalen Querschnittskonfiguration zu schaffen. 62 ist eine Schnittansicht, die den Schritt des Entfernens eines in 61 gezeigten Resistmusters zeigt, um Seitenwände zu schaffen. 63 ist eine Schnittansicht, die den Schritt des Schaffens einer Ladungsspeicherelektrode, eines Kondensatorisolierfilms und einer Plattenelektrode auf der Struktur von 62 zeigt.
  • In 60 bis 63 bezeichnet Bezugszeichen 1P eine Bitleitung, 3P bezeichnet eine Ladungsspeicherelektrode, 4P bezeichnet eine Plattenelektrode, 5P bezeichnet eine Öffnung, 8P bezeichnet einen ersten Isolierfilm, 13P bezeichnet einen SiO2-Feldfilm, 14P bezeichnet ein p-dotiertes Halbleitersubstrat, 15P bezeichnet einen Kondensatorisolierfilm, der als ein Isolierfilm dient, wenn die Ladungsspeicherelektrode 3P und die Plattenelektrode 4P einen Kondensator bilden, 16P bezeichnet einen zweiten Isolierfilm zum Verhindern des elektrischen Durchgangs zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P, 17P bezeichnet ein Resistmuster und 34 bezeichnet eine n+-Diffusionsschicht.
  • Das herkömmliche Verfahren zur Herstellung der Kontaktlöcher in der Halbleiterspeichervorrichtung wird nachfolgend unter Bezug auf 60 bis 63 beschrieben.
  • In 60 ist eine Breite von 200 nm der Bitleitung 1P aufgrund einer Fehlausrichtung in dem Lithographieprozeß als freiliegend dargestellt. Zunächst werden die SiO2-Filme 13P auf dem p-dotierten Halbleitersubstrat 14P durch die LOCOS-Technik gebildet, wie in 60 gezeigt. Anschließend werden ein Schalttransistor und die Bitleitungen 1P gebildet. Die n+-Diffusionsschicht 34 dient als Source/Drain des Schalttransistors in der Struktur von 60. Unter Verwendung des Resistmusters 17P als Maske wird der erste Isolierfilm 8P selektiv durch anisotropes Ätzen entfernt, um die Öffnung 5P darin zur elektrischen Verbindung zwischen der Ladungsspeicherelektrode 3P und der n+-Diffusionsschicht 34 zu bilden. Während dieses Prozesses ist die Bitleitung 1P in der Öffnung 5P aufgrund einer Fehlausrichtung der Maske freigelegt.
  • wie 61 zeigt, wird unter Verwendung des Resistmusters 17P als Maske der freiliegende Teil der Bitleitung 1P weggeätzt. Danach wird ein Teil des ersten Isolierfilms 8P, der unter dem freiliegenden Teil der Bitleitung 1P war, weggeätzt. Die Öffnung 5P mit einem vertikalen Querschnittsaufbau wird anschließend geschaffen.
  • Wie 62 zeigt, wird das Resistmuster 17P entfernt, nachdem die Öffnung 5P gebildet ist. Der zweite Isolierfilm 16P, der aus Hochtemperatur-CVD-Siliziumoxid hergestellt wird, wird abgeschieden und durch Überätzung zurückgeätzt, um Seitenwände zu bilden.
  • Die Ladungsspeicherelektrode 3P, die aus polykristallinem Silizium hergestellt ist, der Kondensatorisolierfilm 15P, der aus Silizium-Oxynitrid hergestellt ist, und die Plattenelektrode 4P, die aus polykristallinem Silizium hergestellt ist, werden wie in 63 gezeigt gebildet.
  • In der Halbleiterspeichervorrichtung, die eine Verbindungsstruktur mit einer Ebene hat, wie vorstehend beschrieben, kann die Öffnung 5P mit der vertikalen Querschnittskonfiguration aufgrund des Ätzschrittes des freiliegenden Teils der Bitleitung 1P gebildet werden, wenn eine große Breite der Bitleitung 1P während der Bildung der Öffnung 5P freiliegt, und der Kurzschluß zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P kann aufgrund des Schrittes des Schaffens des zweiten Isolierfilms auf der Seitenoberfläche der Öffnung 5P verhindert werden.
  • Der Kontaktlochbildungsprozeß in dem Verfahren zur Herstellung der in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigten Halbleitervorrichtung kann den Kurzschluß zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P verhindern, wenn die Verbindungsschicht eine Metallverbindung in einer Ebene einschließt.
  • Die wie vorstehend beschrieben aufgebaute Halbleitervorrichtung hat die nachfolgend angeführten Nachteile.
  • Die vorherrschende Speicherzellenstruktur, für die geschichtete Speicherknoten moderner dynamischer RAMs angewendet werden, ist eine COB-(Kondensator über Bitleitung)-Struktur, bei welcher ein Kondensator über den Bitleitungen 1P vorgesehen ist. Wenn Kontaktlöcher bei dem Auftragen der Speicherknoten gebildet werden, sind zwei Verbindungsschichten, das heißt Wortleitungen (Übertragungs-Gates) und Bitleitungen als eine untere Schicht vorhanden. Die COB-Struktur ist eine dynamische RAM-Zellenstruktur, bei welcher der geschichtete Kondensator aus strukturellen Gründen über den Bitleitungen liegt und die Gate-Elektrode aus funktionellen Gründen unmittelbar über dem Siliziumsubstrat mit einem dazwischengelegten Isolierfilm liegt. Die Speicherzellen von herkömmlich verwendeten dynamischen RAMs hatten eine CUB-(Kondensator unter Bitleitung)-Konstruktion. Die CUB-Struktur hat die Form eines einfachen geschichteten Kondensators (der aus einem einzelnen Dünnfilm aus polykristallinem Silizium besteht) und ist somit einfach zu bearbeiten. Die Bitleitungen, welche schwierig zu verarbeitende Metallverbindungsdrähte sind, werden so hoch wie möglich positioniert, und ein Zwischenschichtisolierfilm wird abgeflacht. Anschließend werden die Metallverbindungsdrähte über den CUB verarbeitet.
  • In jüngerer Zeit wurde die COB-Struktur, bei welcher der Kondensator über den Bitleitungen gebildet ist, in zunehmenden Maß verwendet, um die Kondensatorfläche zu erhöhen (die Kondensatorkapazität zu erhöhen), da die fortgeschrittene Verarbeitungstechnik es ermöglicht hat, die Metallverbindungsdrähte als die untere Schicht zu verwenden, um den Freiheitsgrad zu erhöhen. Die Regeln der Mikrobearbeitung von Vorrichtungen werden von Jahr zu Jahr strenger, aber der Bedarf nach Erhöhung der Kondensatorkapazität nimmt zu. In der CUB-Struktur muß die Fläche der Speicherknoten klein sein, um das teilweise Entfernen der Bitleitungskontakte nach der Bildung der Speicherknoten zu ermöglichen. In der COB-Struktur jedoch, bei welcher die Kontaktlöcher in den Speicherzellen nicht nach der Bildung der Speicherknoten gebildet werden, können die Speicherknoten gebildet werden, während die bestmögliche Nutzung der Regeln der Mindestverarbeitungsdimensionen erfolgt, was die Erhöhung der Fläche der Speicherknoten erlaubt. Auch wurde berichtet, daß die COB-Struktur eine größere (vertikale) Distanz zwischen den Bitleitungen und der Zellenplatte sowie eine niedrigere parasitäre Kapazität der Bitleitungen bietet.
  • Das in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigte Verfahren zur Herstellung der Halbleitervorrichtung beschreibt die Bildung der Kontaktlöcher für die Speicherknoten ohne Berücksichtigung der Wortleitungen, wenn die beiden Verbindungsschichten verwendet werden, die die Wortleitungen und Bitleitungen enthalten.
  • Bei dem vorstehend beschriebenen Verfahren nach dem Stand der Technik können die Kontaktlöcher so gebildet werden, daß der Kurzschluß zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P verhindert wird, wenn nur eine Metallverbindungsschicht, die die Bitleitungen 1P einschließt, vorgesehen wird, da der zweite Isolierfilm 16P zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P gebildet wird. Die japanische Patentanmeldung Offenlegungs-Nr. 5-75060 zeigt jedoch nicht eine Halbleitervorrichtung auf, die eine Verbindungsstruktur in zwei Ebenen hat, die beispielsweise die Wortleitungen unter den Bitleitungen einschließt, und wird nicht einfach auf die Herstellung von Kontaktlöchern in der Halbleitervorrichtung angewandt, die die Verbindungsstruktur in zwei Ebenen hat. Der Grund dafür liegt darin, daß einfach das teilweise Entfernen von Wortleitungen, wie auch von Bitleitungen, zu beträchtlichen Verlusten von Transistorcharakteristiken führen kann, da die Breite der Wortleitungen eine Transistorgatebreite festlegt.
  • Zusätzlich verursacht eine starke Fehlausrichtung der gebildeten Öffnung 5P, daß die Bitleitungen 1P in einem großen Ausmaß entfernt werden und so die Bitleitungen 1P dünner gemacht werden, was zu einer Verbindungsunterbrechung und zu Verdrahtungswiderstandsfehlern führt.
  • Auf diese Weise kann das in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigte Verfahren nur auf eine Halbleitervorrichtung angewandt werden, die eine Verbindungsstruktur in einer Ebene hat und Verdrahtungsfehler und Verdrahtungswiderstandsfehler der Bitleitungen 1P zeigt. Es wurde daher angestrebt, zwei Ziele zu erreichen: die Anwen dung des Verfahrens zur Herstellung der Halbleitervorrichtung auf die Herstellung von Kontaktlöchern der Halbleitervorrichtung zu ermöglichen, die mindestens zwei Verbindungsebenen hat, und Verdrahtungsfehler aufgrund der Verkleinerung der Bitleitungen zu unterdrücken.
    •
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die eine Verbindungsstruktur mit mindestens zwei Ebenen einschließlich Wortleitungen (Gate-Elektroden) unter Bitleitungen hat, sowie eine Verbindungsstruktur in einer Ebene, bei der die Erzeugung von Kontaktlöchern ohne das Beschädigen von Wortleitungen möglich ist, und die eine Verbindungsunterbrechung und Verdrahtungswiderstandsfehler von Bitleitungen verhindert, wenn während der Herstellung einer Maske eine Fehlausrichtung vorliegt, sowie ein Verfahren zur Herstellung derselben.
  • Die Lösung der Aufgabe ergibt sich vorrichtungsmäßig aus Patentanspruch 1 und verfahrensmäßig aus Patentanspruch 6. Unteransprüche beziehen sich auf bevorzugte Ausführungsformen der Erfindung.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung die im Anspruch 1 aufgeführten Merkmale.
  • Vorzugsweise enthält gemäß einem zweiten Aspekt der vorliegenden Erfindung die Halbleitervorrichtung gemäß dem ersten Aspekt ferner: einen Unterschichtisolierfilm, der auf einer unteren Oberfläche des Ätzstoppfilms vorgesehen ist.
  • Vorzugsweise wird gemäß einem dritten Aspekt der vorliegenden Erfindung in der Halbleitervorrichtung gemäß dem zweiten Aspekt ein Teil des Unterschichtisolierfilms, der in dem Loch angeordnet ist, durch Ätzen entfernt.
  • Vorzugsweise schließt gemäß einem vierten Aspekt der vorliegenden Erfindung in der Halbleitervorrichtung gemäß dem zweiten Aspekt der zweite Verbindungsdraht eine Vielzahl von Verbindungsdrähten ein, die in einem vorbestimmten Abstand angeordnet sind, wobei die Breite der Vielzahl von Verbindungsdrähten bis zu einer Größe erhöht wird, die es erlaubt, daß die Beabstandung zwischen der Vielzahl von Verbindungsdrähten kleiner als der Durchmesser des Loches ist.
  • Vorzugsweise enthält gemäß einem fünften Aspekt der vorliegenden Erfindung in der Halbleitervorrichtung gemäß dem ersten Aspekt die Halbleitervorrichtung einen dynamischen RAM, ist das Loch mit einem Speicherknoten für einen Kondensator gefüllt und der erste Verbindungsdraht und der zweite Verbindungsdraht sind eine Wortleitung bzw. eine Bitleitung.
  • Ein sechster Aspekt der vorliegenden Erfindung ist auf ein Verfahren zur Herstellung einer Halbleitervorrichtung gerichtet, wie es durch Anspruch 6 angegeben ist.
  • Vorzugsweise enthält gemäß einem siebenten Aspekt der vorliegenden Erfindung in dem Verfahren gemäß dem sechsten Aspekt der Schritt zur Bildung des Loches die Schritte: Ausführen eines ersten Ätzvorganges, um den zweiten Verbindungsdraht und den Ätzstoppfilm in dem Loch freizulegen, und Ausführen eines zweiten Ätzvorganges, um gleichzeitig die Teile des zweiten Verbindungsdrahts und des Ätzstoppfilms, die in dem Loch freiliegen, zu entfernen.
  • Vorzugsweise handelt es sich gemäß einem achten Aspekt der vorliegenden Erfindung in dem Verfahren gemäß dem siebenten Aspekt bei dem ersten Ätzvorgang um eine Siliziumoxid-Plasmaätzung, die eine hohe Selektivität für einen Siliziumnitridfilm hat.
  • Vorzugsweise enthält gemäß einem neunten Aspekt der vorliegenden Erfindung das Verfahren gemäß dem sechsten Aspekt ferner den Schritt: Bilden eines Unterschichtisolierfilms über dem ersten Verbindungsdraht unmittelbar vor dem Schritt der Bildung des Ätzstoppfilms, welcher Unterschichtisolierfilm als ein Unterschichtfilm für den Ätzstoppfilm dient.
  • Vorzugsweise wird gemäß einem zehnten Aspekt der vorliegenden Erfindung in dem Verfahren gemäß dem neunten Aspekt ein Teil des Unterschichtisolierfilms, der in dem Loch angeordnet ist, durch Ätzen in dem Schritt zur Bildung des Loches entfernt.
  • Gemäß dem ersten Aspekt der vorliegenden Erfindung kann das Kontaktloch in der Halbleitervorrichtung, die die Struktur mit zwei oder mehr Verbindungsebenen hat, gebildet werden und Transistorcharakteristiken können vor der Verschlechterung aufgrund des Entfernens der Wortleitung bei der Bildung des Loches geschützt werden.
  • Gemäß dem zweiten Aspekt der vorliegenden Erfindung kann der Unterschichtisolierfilm, der an der Unterfläche des Ätzstoppfilms gebildet ist, an dem Halbleitersubstrat angelegte Belastungen abmildern, wenn der Ätzstoppfilm geätzt wird.
  • Gemäß dem dritten Aspekt der vorliegenden Erfindung erlaubt das Entfernen des Teiles des Unterschichtisolierfilms, der in dem Loch angeordnet ist, durch das Ätzen das Bilden des Seitenwandisolierfilms von der Oberseite der Seitenoberfläche des Loches, in welchem der Unterschichtisolierfilm entfernt wird, ausgehend zu dem Halbleitersubstrat auszuführen.
  • Der vierte Aspekt der vorliegenden Erfindung kann Verdrahtungsfehler und Verdrahtungswiderstandsfehler der Bitleitung verhindern, wenn das Loch gebildet wird.
  • Gemäß dem fünften Aspekt der vorliegenden Erfindung kann das Kontaktloch in der dynamischen RAM-Halbleitervorrichtung gebildet werden, die die Struktur mit zwei oder mehr Verbindungsebenen hat, und die Verschlechterung der Transistorcharakteristiken aufgrund des Entfernens der Wortleitung kann verhindert werden, wenn das Loch gebildet wird.
  • Gemäß dem sechsten Aspekt der vorliegenden Erfindung kann das Kontaktloch bei der Herstellung der Halbleitervorrichtung gebildet werden, die eine Struktur mit zwei oder mehr Verbindungsebenen hat, und es kann verhindert werden, daß Transistorcharakteristiken aufgrund des Entfernens der Wortleitung, wenn das Loch gebildet wird, verschlechtert werden.
  • Gemäß dem siebenten Aspekt der vorliegenden Erfindung kann das Kontaktloch in der Halbleitervorrichtung gebildet werden, die eine Struktur mit zwei oder mehr Verbindungsebenen hat, und das Entfernen der Wortleitung wird effektiv verhindert, wenn das Loch gebildet wird.
  • Der achte Aspekt der vorliegenden Erfindung kann effektiv die Wortleitung entfernen und das Loch in einer selbstausrichtenden Weise bilden.
  • Gemäß dem neunten Aspekt der vorliegenden Erfindung können die Belastungen, die auf das Halbleitersubstrat wirken, wenn der Ätzstoppfilm geätzt wird, abgemildert werden.
  • Gemäß dem zehnten Aspekt der vorliegenden Erfindung kann der Seitenwandisolierfilm von der Oberseite der Seitenfläche des Loches, in welchem der darunterliegende Isolierfilm entfernt wird, ausgehend zu dem Halbleitersubstrat gebildet werden.
  • Diese und weitere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den beiliegenden Zeichnungen besser ersichtlich.
  • 1 ist eine Draufsicht der Halbleitervorrichtung in einer Maskenherstellungsstufe gemäß der Voraussetzung der vorliegenden Erfindung;
  • 2 ist eine Draufsicht der Halbleitervorrichtung in einer Kondensatorherstellungsstufe gemäß der Voraussetzung der vorliegenden Erfindung;
  • 3 bis 18 sind Schnittansichten, die jeweilige Herstellungsschritte der Halbleitervorrichtung gemäß der Voraussetzung der vorliegenden Erfindung darstellen;
  • 19 ist ein Äquivalentschaltbild der Halbleitervorrichtung gemäß vorliegender Erfindung;
  • 20 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß vorliegender Erfindung;
  • 21 ist eine Draufsicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe gemäß der vorliegenden Erfindung;
  • 22 ist eine Schnittansicht der Halbleitervorrichtung in der Maskenherstellungsstufe entlang der Linie A1'-A1 in 20 gemäß vorliegender Erfindung;
  • 23 ist eine Schnittansicht der Halbleitervorrichtung in der Maskenherstellungsstufe entlang der Linie B1-B1' in 20 gemäß vorliegender Erfindung;
  • 24 ist eine Schnittansicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in 21 gemäß vorliegender Erfindung;
  • 25 ist eine Schnittansicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in 21 gemäß vorliegender Erfindung;
  • 26 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß vorliegender Erfindung;
  • 27 ist eine Draufsicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe gemäß vorliegender Erfindung;
  • 28 bis 41 sind Schnittansichten, die jeweilige Herstellungsschritte der Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigen;
  • 42 ist eine Draufsicht einer Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe;
  • 43 ist eine Draufsicht der Halbleitervorrichtung nach dem Stand der Technik in der Kondensatorherstellungsstufe;
  • 44 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe entlang der Linie A1'-A1 in 42;
  • 45 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe entlang der Linie B1-B1' in 42;
  • 46 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in 43;
  • 47 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in 43;
  • 48 ist eine Draufsicht der Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Maskenherstellungsstufe;
  • 49 ist eine Draufsicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Kondensatorherstellungsstufe;
  • 50 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Maskenherstellungsstufe entlang der Linie A1'-A1 in 48;
  • 51 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Maskenherstellungsstufe entlang der Linie B1-B1' in 48;
  • 52 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in 49;
  • 53 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in 49;
  • 54 ist eine Draufsicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Maskenherstellungsstufe;
  • 55 ist eine Draufsicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Kondensatorherstellungsstufe;
  • 56 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Maskenherstellungsstufe entlang der Linie A1'-A1 in 54;
  • 57 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Maskenherstellungsstufe entlang der Linie B1-B1' in 54;
  • 58 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in 55;
  • 59 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in 55; und
  • 60 bis 63 sind Schnittansichten, die die jeweiligen Herstellungsschritte einer dynamischen RAM-Halbleitervorrichtung gemäß dem Stand der Technik darstellen.
  • Vor der Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung wird die in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigte Technik, die einfach auf eine Halbleitervorrichtung mit einer Verbindungsstruktur in zwei Ebenen angewandt wird, nachfolgend beschrieben.
    •
  • 1 ist eine Draufsicht der Halbleitervorrichtung in einem Maskenherstellungsschritt, bei dem gemäß der Voraussetzung der vorliegenden Erfindung eine Fehlausrichtung von Kontaktlöchern vorliegt. 2 ist eine Draufsicht der Halbleitervorrichtung in einer Kondensatorherstellungsstufe, bei welcher gemäß der Voraussetzung der vorliegenden Erfindung eine Fehlausrichtung der Kontaktlöcher vorliegt. 3 bis 18 sind Schnittansichten, die die jeweiligen Herstellungsschritte der Halbleitervorrichtung gemäß der Voraussetzung der vorliegenden Erfindung zeigen.
  • Das in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigte Herstellungsverfahren wird auf eine dynamische RAM-Halbleitervorrichtung angewandt, die eine Verbindungsstruktur in zwei Ebenen hat, welche Bitleitungen 1 und Wortleitungen 2 einschließt. Es wird angenommen, daß eine Fehlausrichtung vorliegt, der Durchmesser eines Kontaktloches nicht vergrößert ist und eine Leitung nicht geschmälert wird.
  • In der Maskenherstellungsstufe sind, wie in 1 dargestellt, eine Vielzahl von Bitleitungen 1 (mit einer Breite L1) und eine Vielzahl von Wortleitungen 2 so angeordnet, daß sie sich im rechten Winkel kreuzen. Die Bitleitungen 1 sind in einem Abstand L2 zueinander beabstandet. Kontaktlöcher 18 (mit einem Durchmesser R) sind aus ihrer normalen Position nach oben und rechts verschoben, so daß sie Teile 19 der Bitleitungen 1 schaffen, die eine verringerte Breite (d1) haben.
  • Wie 2 zeigt, erscheinen weder die Bitleitungen 1 noch die Wortleitungen 2 in den Kontaktlöchern 18. Dies zeigt, daß Teile der Bitleitungen 1 und der Wortleitungen 2, die innerhalb der Kontaktlöcher angeordnet sind, in der Kondensatorherstellungsstufe entfernt werden, wie weiter unten beschrieben wird.
  • Die jeweiligen Herstellungsschritte der Halbleitervorrichtung, die eine Verbindungsstruktur mit zwei Ebenen hat, werden nachfolgend unter Bezug auf 3 bis 18 beschrieben. Paare von Querschnittsdarstellungen entlang der Linie A-A' und der Linie B-B' in 1 und 2 sind in 3 bis 18 dargestellt.
  • In 3 und 4 wird ein Photoresist 17, der eine Öffnung mit einem Durchmesser R hat und als eine Maske zur Musterbildung von Speicherknoten 3 mittels Photolithographie dient, über Speicherzellen gebildet, die die Bitleitungen 1 und die Wortleitungen 2 einschließen, die in einem Zwischenschichtisolierfilm (SiO2) 8 gebildet sind.
  • Nach dem in 3 und 4 dargestellten Herstellungschritt wird der Zwischenschichtisolierfilm 8 einer anisotropen RIE-Ätzung unterzogen, wie in 5 und 6 dargestellt. Löcher 22 werden gebildet, so daß die dieser Ätzung ausgesetzten Bitleitungen 1 nicht weggeätzt werden, da diese Ätzung eine SiO2-Ätzung ist, die ein hohes Selektionsverhältnis (etwa 10 oder größer) für die Bitleitungen 1 hat. Diese Ätzung legt eine Länge d2 der Bitleitungen 1 in den Löchern 22 frei.
  • Nach dem in 5 und 6 gezeigten Herstellungschritt werden die freigelegten Teile (d2) der Bitleitungen 1 anisotrop geätzt, wie in 7 und 8 dargestellt. Die Wortleitung 2 wird freigelegt. Das abschließend fortgeführte Ätzen verursacht, daß ein trennender Isolierfilm 13 abgeätzt wird, um eine p-dotierte Störstellendiffusionsschicht 12 freizulegen, die als ein Kanalstopper dient.
  • Nach dem in 7 und 8 gezeigten Herstellungsschritt wird der Photoresist 17 durch einen O2-Plasmaveraschungsprozeß entfernt, wie in 9 und 10 dargestellt.
  • Nach dem in 9 und 10 gezeigten Herstellungsschritt wird angenommen, daß ein isolierender Film (SiO2) durch einen CVD-Prozeß abgeschieden wird und das anisotrope RIE-Ätzen wird auf der gesamten Oberfläche ausgeführt, um Seitenwandisolierfilme 16 zu bilden, wie in 11 und 12 gezeigt. Die Seitenwandisolierfilme 16 werden nicht auf einem Teil (Schulterteil) der Wortleitung 2 abgeschieden, der durch die Ätzung freigelegt wird, und die Wortleitung 2 bleibt in dem Kontaktloch 18 freigelegt.
  • Um dieses Problem zu lösen, sollte die anisotrope RIE-Ätzung an der Wortleitung 2 entlang den Seitenwänden des Loches 22 nach dem in 11 und 12 gezeigten Herstellungsschritt ausgeführt werden, wie in 13 und 14 dargestellt, bevor die Seitenwandisolierfilme 16 gebildet werden, um dadurch die geätzte Wortleitung 2 zu bilden. Dies erlaubt die Bildung des Seitenwandisolierfilmes 16, ohne die geätzte Wortleitung 2 teilweise freizulegen, wie in 15 und 16 dargestellt. Anschließend können die Kontaktlöcher 18 für die Speicherknoten 3 gebildet werden.
  • Nach dem in 15 und 16 gezeigten Herstellungsschritt werden die Speicherknoten 3 in den Kontaktlöchern 18 eingebettet, wie in 17 und 18 dargestellt. Anschließend werden ein dielektrischer Film und eine Zellenplatte aufgeschichtet, um Kondensatoren zu bilden.
  • Bei der Anwendung des in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigten Herstellungsverfahrens für die Halbleitervorrichtung, die eine Verbindungsstruktur mit zwei Ebenen hat, muß die Wortleitung 2 teilweise entfernt werden, wie in 13 dargestellt, um einen Kurzschluß zwischen dem Teil der Wortleitung 2, der durch das in 11 und 12 gezeigte Ätzen freigelegt ist, und dem Speicherknoten 3 zu verhindern. Die Dimension der Gate-Elektrode (Wortleitung 2) beeinflußt wesentlich die elektrischen Eigenschaften des MOS-Transistors. Durch teilweises Entfernen der Wortleitung 2 wird der Source/Drain-Strom (in einer n-dotierten Störstellendiffusionsschicht 11 nicht unterbrochen, wenn das Gate abgeschaltet ist, und elektrische Ladungen werden nicht in dem Speicherknoten 3 in 17 gespeichert. Die Halbleitervorrichtung kann dann nicht als eine dynamische RAM-Vorrichtung arbeiten.
  • Ferner werden die Wortleitungen 2 allgemein auf dem trennenden Isolierfilm 13 gebildet. Ein Endabschnitt des trennenden Isolierfilms 13 wird ebenfalls entfernt, nachdem die Wortleitung 2 teilweise entfernt ist. Da die p-dotierte Störstellendiffusionsschicht 12, die einen Leitfähigkeitstyp hat, der demjenigen von Source/Drain (Störstellendiffusionsschicht 11 des n-Typs) entgegengesetzt ist, die mit dem Speicherknoten 3 verbunden sind, unter dem trennenden Isolierfilm 13 gebildet wird, fließen die elektrischen Ladungen in dem Speicherknoten 3 in ein p-dotiertes Si-Substrat 14 ab und werden nicht in dem Speicherknoten 3 gespeichert. Die Halbleitervorrichtung funktioniert dann nicht als dynamische RAM-Vorrichtung.
  • Wie vorstehend beschrieben ist das Verfahren nach dem Stand der Technik (in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigt), das für die Halbleitervorrichtung angewandt wird, die eine Verbindungsstruktur in zwei Ebenen hat, insofern nachteilhaft, als die Wortleitung 2 zur Bildung des Loches 22 teilweise entfernt wird. Andererseits ist es schwierig, das Loch 22 in den Verbindungsschichten zu bilden, die die Bitleitungen 1 und die Wortleitungen 2 (insbesondere die Gate-Elektroden) einschließen, ausgenommen dort, wo die Wortleitungen 2 gebildet werden.
  • Die vorliegende Erfindung schafft ein Verfahren zur Bildung von Kontaktlöchern, ohne die Wortleitungen 2 in einer Halbleitervorrichtung zu entfernen, die mindestens zwei Verbindungsebenen hat.
  • Erste bevorzugte Ausführungsform
  • Ein Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung wird nachfolgend unter Bezug auf die Zeichnungen beschrieben.
  • 19 ist ein Äquivalentschaltbild einer dynamischen RAM-Halbleitervorrichtung. 20 ist eine Draufsicht der dynamischen RAM-Halbleitervorrichtung in der Maskierungsstufe. 21 ist eine Draufsicht der dynamischen RAM-Halbleitervorrichtung nach der Herstellung von Kondensatoren. 22 ist eine Schnittansicht der Halbleitervorrichtung in der Maskierungsstufe entlang der Linie A1'-A1 in 20. 23 ist eine Schnittansicht der Halbleitervorrichtung in der Maskierungsstufe entlang der Linie B1-B1' in 20. 24 ist eine Schnittansicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in 21. 25 ist eine Schnittansicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in 21.
  • Wie 19 zeigt, ist die Bitleitung 1 des dynamischen RAM mit dem Drain eines Transistors T verbunden, und die Wortleitung 2 ist mit der Gate-Elektrode des Transistors T verbunden. Die Source des Transistors T ist durch einen Kondensator C geerdet. Der Kondensator C hat einen ersten Anschluß, der mit der Source des Transistors T verbunden ist und als der Speicherknoten 3 dient, und einen zweiten Anschluß, der mit der Masse GND verbunden ist und als eine Zellenplatte 4 dient.
  • Wie in 24 und 25 gezeigt, ist die Zellenplatte 4 mit der nicht dargestellten Masse GND verbunden. Die Zellenplatte 4, der Speicherknoten 3 und ein dielektrischer Film 15 bilden den Kondensator C. Der Speicherknoten 3 ist mit der n-dotierten Störstellendiffusionsschicht 11 verbunden. Wenn an die Wortleitung 2, die als die Gate-Elektrode wirkt, Spannung angelegt wird, um einen Kanal in dem Kondensator C zu bilden, ist ein elektrischer Übergang zwischen dem Kondensator C und der Bitleitung 1 gegeben.
  • 20 zeigt die dynamische RAM-Halbleitervorrichtung in Draufsicht in der Maskierungsstufe (obgleich der Photoresist 17 nicht dargestellt ist) während des Herstellungsschrittes der Kontaktlöcher 18 unter Normalbedingungen, bei welchen keine Fehlausrichtungen vorliegt, der Durchmesser der Kontaktlöcher 18 nicht vergrößert ist und die Bitleitungen 1 nicht geschmälert werden. Wie 20 zeigt, ist die Vielzahl von Wortleitungen 2 parallel angeordnet und die Vielzahl von Bitleitungen 1 (Breite L1) sind auf der oberen Oberfläche der Wortleitungen 2 in einer Beabstandung P in gleichmäßig beabstandeter Beziehung (Abstand L2) so angeordnet, daß sie die Wortleitungen 2 im rechten Winkel schneiden. Die Vielzahl von Kontaktlöchern 18 (Durchmesser R) ist zwischen den Bitleitungen 1 und den Wortleitungen 2 gebildet, überlappt jedoch nicht die Bitleitungen 1 und die Wortleitungen 2. Bezugszeichen 6 bezeichnet einen Vorrichtungsbereich zum Speichern von 2-Bit-Daten des dynamischen RAM. Die Wortleitungen 2 (Übergangs-Gates), die Bitleitungen 1 und die Kontaktlöcher 18 für die Speicherknoten 3 bilden den dynamischen RAM.
  • In 21 ist die Halbleitervorrichtung von 20 mit den Speicherknoten 3 in der Kondensatorherstellungsstufe dargestellt. Gleiche Bezugszeichen werden in 21 verwendet, um mit denjenigen in 20 identische Elemente zu bezeichnen. Die Kontaktlöcher 18 sind tatsächlich unter dem Speicherknoten 3 positioniert und durch die leeren Kreise in 21 dargestellt, um das Verständnis ihrer Positionen zu erleichtern.
  • Wie 22 und 23 zeigen, sind die n-dotierten Störstellendiffusionsschicht 11, die als Source/Drain dient, die p-dotierte Störstellendiffusionsschicht 12, die als die Kanalsperre dient, und der trennende Isolierfilm 13 auf dem p-dotierten Si-Substrat 14 gebildet. Die als die Gate-Elektroden funktionierenden Wortleitungen 2 sind auf den Oberflächen des p-dotierten Si-Substrats 14 und des trennenden Isolierfilms 13 gebildet. Wenn ein weiter unten zu beschreibender Ätzstoppfilm 9 direkt auf dem p-dotierten Si-Substrat 14 an geordnet wird, wird das p-dotierte Si-Substrat 14 Spannungsbelastungen ausgesetzt, die Kristalleffekte hervorrufen könnten. Um die Belastungen abzumildern, wird ein Ätzstoppunterschichtisolierfilm 10 (SiO2), der als eine Pufferschicht dient, über den Wortleitungen 2 durch das CVD-Verfahren gebildet. Der Ätzstoppfilm 9 (Si3N4), der als ein Opferfilm zum Stoppen der weiter unten zu beschreibenden Plasmaätzung dient, wird gebildet, um den Ätzstoppunterschichtisolierfilm 10 abzudecken. Der Zwischenschichtisolierfilm 8 und die Bitleitungen 1 sind auf den Ätzstoppfilm 9 geschichtet. Bezugszeichen 7 bezeichnet einen Bereich zur Verbindung zwischen den Bitleitungen 1 und dem n-dotierten Drain (Störstellendiffusionsschicht) 11. Der Photoresist 17, der eine Öffnung mit dem Durchmesser R hat und als eine Ätzmaske dient, wird auf dem Zwischenschichtisolierfilm 8 gebildet. Da die Bitleitungen 1 allgemein unter Bedingungen geätzt werden, die nicht für das p-dotierte Si-Substrat 14 selektiv sind, wird die Oberfläche des p-dotierten Si-Substrats 14 geätzt oder aufgerauht, was den Kontaktwiderstand erhöhen könnte und Kristalldefekte verursachen könnte. Der Ätzstoppfilm 9 wirkt als ein Opferfilm oder eine Pufferschicht, so daß das nachfolgende Ätzen der Bitleitungen 1 keine Ätzung des p-dotierten Si-Substrats 14 verursacht.
  • Wie 24 und 25 zeigen, werden die Kontaktlöcher 18 unter Verwendung des Photoresists 17 von 22 und 23 als eine Maske gebildet, um den Kondensator einschließlich des Speicherknotens 3, des dielektrischen Films 15 und der Zellenplatte 4 zu bilden. In der Anordnung von 22 und 23 werden Löcher gebildet und die Zwischenschichtisolierfilme 16 werden auf den Seitenoberflächen der Löcher gebildet, wodurch die Kontaktlöcher 18 gebildet werden. Die Kontaktlöcher 18 werden mit dem Speicherknoten 3 gefüllt und der dielektrische Film 15 wird in innigen Kontakt mit der Oberfläche der Spei cherknoten 3 gebracht. Die Zellenplatte 4 wird auf dem dielektrischen Film 15 gebildet, wodurch der Kondensator C (19) gebildet wird. Der vorstehend beschriebene Prozeß erzeugt die Halbleitervorrichtung gemäß der vorliegenden Erfindung, wobei keine Fehlausrichtung der Kontaktlöcher vorhanden ist.
  • Die Halbleitervorrichtung, bei der eine Fehlausrichtung der Kontaktlöcher vorhanden ist, wird nachfolgend erörtert. 26 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wenn eine Fehlausrichtung der Kontaktlöcher vorhanden ist. 27 ist eine Draufsicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wenn die Fehlausrichtung der Kontaktlöcher vorliegt. 28 bis 41 sind Schnittansichten, die jeweilige Herstellungsschritte der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.
  • 26 ist eine Ansicht zur Erläuterung einer Maskenfehlausrichtung. In dieser Stufe wurden die Kontaktlöcher 18 noch nicht tatsächlich gebildet. 26 ist im wesentlichen 1 ähnlich, die die Voraussetzung der vorliegenden Erfindung zeigt. In 27 wurden die Kontaktlöcher 18 bereits tatsächlich gebildet, und zwar unter Verwendung der Technik gemäß der vorliegenden Erfindung, und 27 unterscheidet sich von 2, die die Voraussetzung der vorliegenden Erfindung zeigt, aufgrund der Verwendung der Technik gemäß vorliegender Erfindung. Genauer ausgedrückt sind die unter den Kontaktlöchern 18 liegenden Wortleitungen 2 in den Kontaktlöchern 18, die durch die Technik gemäß vorliegender Erfindung gebildet wurden, nicht entfernt.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform wird nachfolgend unter Bezug auf 28 bis 41 beschrieben. Paare von Querschnitten, die entlang den Linien A-A' und den Linien B-B' von 26 und 27 verlaufen, sind in 28 bis 41 gezeigt.
  • 28 und 29 sind Schnittansichten der Halbleitervorrichtung in der Maskierungsstufe entlang den Linien A'-A bzw. B-B' in 26. Der Photoresist 17 hat Öffnungen mit dem Durchmesser R, welcher gleich dem Durchmesser der Kontaktlöcher ist. In diesem Herstellungsschritt ist die Musterbildung des Photoresists 17 vollendet.
  • Nach dem in 28 und 29 dargestellten Herstellungsschritt wird eine anisotrope RIE-Ätzung an dem Zwischenschichtisolierfilm (SiO2) 8 durchgeführt, um Löcher 26 zu bilden, wie in 30 und 31 gezeigt. Die Bitleitungen 1 werden durch diese Ätzung nicht entfernt, die ein höheres Selektionsverhältnis (etwa 10 oder höher) für die Bitleitungen 1 als für den Zwischenschichtisolierfilm 8 hat. Zusätzlich wird diese anisotrope Ätzung unter Bedingungen eines hohen Selektionsverhältnisses (etwa 10 oder höher) für den Si3N4-Film durchgeführt und wird somit an dem Ätzstoppfilm 9 (Si3N4-Film) gestoppt. Die anisotrope Ätzung kann einen Ätzvorgang nutzen, der beispielsweise in "Semiconductor World 1993, 10, Seiten 68–75" und "Extended Abstracts (The 41st Spring Meeting, 1994), The Japan Society of Applied Physics and Related Societies, 29p-ZF-1" beschrieben ist.
  • Nach dem in 30 und 31 dargestellten Herstellungsschritt wird eine Plasmaätzung, die eine hohe Selektivität für den Ätzstoppunterschichtisolierfilm (SiO2) 10 hat (welche eine niedrige Selektivität für die Bitleitungen 1 und den Ätzstoppfilm 9 hat) an den Teilen der Bitleitungen 1 und des Ätzstoppfilms 9 durchgeführt, die in den Löchern 26 freiliegen, um gleichzeitig die freiliegenden Teile des Ätzstoppfilms 9 und der Bitleitungen 1 zu entfernen, wie in 32 und 33 gezeigt. Dieser Ätzprozeß kann so erfolgen, daß eine anisotrope RIE-Ätzung, die eine hohe Selektivität für den Ätzstoppfilm 9 hat, an den Bitleitungen 1 durchgeführt wird. Genauer ausgedrückt wird, nachdem der freiliegende Teil der Bitleitung 1 entfernt ist, der Ätzstoppunterschichtisolierfilm 10 gleichzeitig geätzt, so daß der freiliegende Teil des Ätzstoppfilms 9 durch die Ätzung entfernt wird, die eine niedrige Selektivität für den Ätzstoppunterschichtisolierfilm 10 hat und eine hohe Selektivität für das p-dotierte Si-Substrat 14 hat.
  • Nach dem in 32 und 33 gezeigten Herstellungsschritt wird der Ätzstoppunterschichtisolierfilm 10 (SiO2) durch anisotropes RIE-Ätzen entfernt, aber der der Wortleitung 2 benachbarte Seitenwandisolierfilm wird aufgrund der Ätzrate belassen, wie in 34 und 35 dargestellt.
  • Nach dem in 34 und 35 dargestellten Herstellungsschritt wird der Photoresist 17 durch den O2-Plasmaveraschungsprozeß entfernt, wie in 36 und 37 dargestellt.
  • Nach dem in 36 und 37 gezeigten Herstellungsschritt wird ein Isolierfilm (SiO2) auf der Oberfläche der Halbleitervorrichtung und in den Löchern 26 durch einen CVD-Prozeß abgeschieden. Anschließend wird eine anisotrope RIE-SiO2-Ätzung über die gesamte Oberfläche ausgeführt, um die Seitenwandisolierfilme 16 zu bilden, wodurch die Kontaktlöcher 18 wie in 38 und 39 dargestellt gebildet werden.
  • Nach dem in 38 und 39 dargestellten Herstellungsschritt werden die Kontaktlöcher 18 mit den Speicherknoten 3 gefüllt, wie in 40 und 41 gezeigt. Der dielektrische Film und die Zellenplatte, die nicht gezeigt sind, werden übereinandergelegt, um den Kondensator C zu bilden (19).
  • Die dynamische RAM-Halbleitervorrichtungsstruktur, die in 40 und 41 dargestellt ist, wird auf diese Weise gebildet. Die Struktur der ersten bevorzugten Ausführungsform ist dadurch gekennzeichnet, daß die Ausrichtung der Bitleitungen mit den Löchern erzielt werden kann, während die Teile der Bitleitungen 1, die in den Löchern angeordnet sind, in einer selbstausrichtenden Weise entfernt werden, wie bei dem Verfahren gemäß der Voraussetzung der vorliegenden Erfindung, daß der Ätzstoppfilm 9 das Ausrichten der Wortleitungen mit den Löchern erlaubt, ohne die Gate-Elektroden zu entfernen, und daß die dynamische RAM-Halbleitervorrichtung, die zufriedenstellende elektrische Eigenschaften hat, erzeugt werden kann, ohne teilweise den trennenden Isolierfilm 13 zu entfernen.
  • Die erste bevorzugte Ausführungsform unterscheidet sich beträchtlich von der Voraussetzung der vorliegenden Erfindung hinsichtlich des Vorsehens des Ätzstoppfilms 9 und des Ätzstoppunterschichtisolierfilms 10, wie in 28 bis 41 gezeigt. Eine derartige Anordnung erlaubt die Bildung der Kontaktlöcher ohne das Entfernen der Wortleitungen in der dynamischen RAM-Halbleitervorrichtung, die mindestens zwei Verbindungsebenen hat, insbesondere in der Halbleitervorrichtung, die die Verbindungsebenen hat, welche die Wortleitungen (Gate-Elektroden) einschließt, was in der Vergangenheit problematisch war.
  • Zweite bevorzugte Ausführungsform
  • In der ersten bevorzugten Ausführungsform ist es nicht erforderlich, die Wortleitungen in der Halbleitervorrichtung zu entfernen, die mindestens zwei Verbindungsebenen hat, welche die Bitleitungen und die Wortleitungen einschließen, um die Kontaktlöcher zu bilden. Das Verfahren der ersten Ausführungsform entfernt jedoch die Teile der Bitleitungen, die in den Löchern angeordnet sind. Wenn die Bitleitungen ursprünglich dünn sind, kann das teilweise Entfernen der dünnen Bitleitungen zu einer Verbindungsunterbrechung und einem hohen Verdrahtungswiderstand der Bitleitungen führen.
  • Die Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zur Lösung des vorstehend beschriebenen Problems wird nachfolgend unter Bezug auf die Zeichnungen erörtert.
  • 42 ist eine Draufsicht der Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe, bei welcher eine Fehlausrichtung der Kontaktlöcher vorliegt, der Durchmesser der Kontaktlöcher vergrößert ist und die Bitleitungen geschmälert sind. 43 ist eine Draufsicht der Halbleitervorrichtung ähnlich derjenigen von 22 in der Kondensatorherstellungsstufe. 44 und 45 sind Schnittansichten entlang den Linien A1'-A1 bzw. B1-B1' in 43. 46 und 47 sind Schnittansichten entlang den Linien A2'-A2 bzw. B2-B2' in 43.
  • 48 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung, wenn keine Fehlausrichtung der Kontaktlöcher vorliegt, der Durchmesser der Kontaktlöcher nicht vergrößert ist und die Bitleitungen geschmälert sind. 49 ist eine Draufsicht der Halbleitervorrichtung ähnlich derjenigen von 48 in der Kondensatorherstellungsstufe. 51 und 52 sind Schnittansichten entlang den Linien A1'-A1 bzw. B1-B1' in 48. 52 und 53 sind Schnittansichten entlang den Linien A2-A2' bzw. B2-B2' in 49.
  • 54 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung, wenn die Fehlausrichtung der Kontaktlöcher vorliegt, der Durchmesser der Kontaktlöcher vergrößert ist und die Bitleitungen geschmälert sind. 55 ist eine Draufsicht der Halbleitervorrichtung ähnlich derjenigen von 54 in der Kondensatorherstellungsstufe. 56 und 57 sind Schnittansichten der Halbleitervorrichtung entlang den Linien A1'-A1 bzw. B1-B1' in 55. 58 und 59 sind Schnittansichten entlang den Linien A2'-A2 bzw. B2-B2' in 55.
  • Unter Bezug auf 42 wird die Halbleitervorrichtung erörtert, bei der die Fehlausrichtung der Kontaktlöcher vorliegt, der Durchmesser der Kontaktlöcher vergrößert ist und die Bitleitungen geschmälert sind. Die Bitleitungen 1, die die Breite L1 haben, sind in dem Abstand L2 voneinander mit einer Beabstandung P entfernt, wie 42 zeigt. Kontaktlöcher 27 haben Durchmesser R1 und Teile 28 der Bitleitungen 1, die bedingt durch die Fehlausrichtung bei der Photolithographie in den Herstellungsschritten geschmälert sind, sind vorhanden. Die geschmälerten Teile 28 der Bitleitungen 1 haben eine Breite d2, die geringer ist als die Breite d1 der Teile 19 der ersten bevorzugten Ausführungsform, die in 26 gezeigt ist.
  • Wie 43 zeigt, erlaubt es die Verwendung der Technik der ersten bevorzugten Ausführungsform, daß die nicht entfernten Wortleitungen 2 unter den Kontaktlöchern 27 vorhanden sind.
  • Wie 44 und 45 zeigen, ist der Öffnungsdurchmesser R1 eines Photoresist 29 in der Maskenherstellungsstufe vergrößert. Die Querschnitte der Kontaktlöcher 27, die gemäß dem Herstellungsverfahren der ersten bevorzugten Ausführungsform hergestellt werden und mit den Speicherknoten 3 gefüllt werden, sind in 46 und 47 gezeigt. Wie 46 zeigt, ist die Wortleitung 2 in dem Kontaktloch 27 nicht entfernt. Die Bitleitungen 1 haben die Teile 28 mit stark geschmälerter Breite durch das teilweise Entfernen derselben, wie in 47 gezeigt ist. Die Kontaktlöcher 27 sind in der Weise gebildet, daß der Ätzstoppfilm 9 und der Ätzstoppunterschichtisolierfilm 10 sich in dem Ausmaß des Entfernens in das Innere der Kontaktlöcher 27 erstrecken.
  • Auf diese Weise sind die Kontaktlöcher 27 für die Speicherknoten 3 nicht in fluchtender Ausrichtung mit den Bitleitungen 1 und den Wortleitungen 2, der Durchmesser der Kontaktlöcher 27 ist vergrößert und die Breite der Bitleitungen 1 ist reduziert. Wenn der Prozeß zum Entfernen der freiliegenden Teile der Bitleitungen 1 in den Löchern 26 in der ersten bevorzugten Ausführungsform, die in 33 gezeigt ist, unter diesen Bedingungen angewandt wird, werden die extrem dünnen Teile 28 der Bitleitungen 1, die in 47 gezeigt sind, geschaffen, wobei die Wahrscheinlichkeit von Fehlern, wie etwa die Verbindungsunterbrechung und ein hoher Verdrahtungswiderstand, zunimmt.
  • Die zweite bevorzugte Ausführungsform schlägt ein Verfahren zur Erhöhung der Breite der Bitleitungen 1 vor. Allgemein ist die Breite der Bitleitungen 1, die in 42 gezeigt sind, gleich der Beabstandung P der Bitleitungen 1 minus der Summe der Durchmesser der Kontaktlöcher 27 für die Speicherknoten 3, einer Ausrichtungsgenauigkeitstoleranz und einer Dimensionsgenauigkeitstoleranz, so daß verhindert wird, daß die Kontaktlöcher 27 mit den Wortleitungen 2 (Gate-Elektroden) und den Bitleitungen 1 in Berührung kommen.
  • Idealerweise wäre es erstrebenswert, die Löcher in nicht überlappender Beziehung zu den Bitleitungen 1 und den Wortleitungen 2 in dem Photolithographieprozeß anzuordnen. Tatsächlich können die Löcher aus Gründen der Genauigkeit nicht immer so positioniert werden. In diesem Fall, wenn die Löcher gemäß dem Verfahren der ersten bevorzugten Ausführungsform gebildet werden, werden die Bitleitungen 1 teilweise in selbstausrichtender Weise entfernt, so daß sie mit dem Lochdurchmesser übereinstimmen. Es ist nicht erforderlich, die Positionierung der Bitleitungen 1 und der Löcher in nicht überlappender Beziehung bei der Konstruktion von Halbleitervorrichtungenen zu berücksichtigen, aber die vorstehend beschriebenen stark geschmälerten Teile der Bitleitungen 1 werden geschaffen.
  • In der zweiten bevorzugten Ausführungsform ist die Breite der Bitleitungen 1 innerhalb des durch die photolithographische Auflösung möglichen Bereiches maximiert, wie in der Draufsicht von 48 gezeigt, die die Maskenherstellungsstufe zeigt. Die Bitleitungen 1 haben eine Breite L3, die größer ist als die Breite L2, einen Abstand L4 und die Beabstandung P. Kontaktlöcher 30 haben den normalen Durchmesser R. Wie 48 zeigt, sind die Bitleitungen 1 teilweise in den Kontaktlöchern 30 entfernt, so daß Teile 31 mit einer verringerten Breite d3 geschaffen werden.
  • Aus der Anordnung von 49, bei welcher keine Leitungen in den Kontaktlöchern 30 erscheinen, ist ersichtlich, daß die Bitleitungen 1 teilweise entfernt sind und die Wortleitungen 2 nicht betroffen sind.
  • Wie 50 und 51 zeigen, wird ein Photoresist 32, der eine Öffnung mit dem normalen Durchmesser R hat, in der Maskenherstellungsstufe gebildet.
  • Die Kontaktlöcher 30 haben zu dieser Zeit den Durchmesser R und die Breite L3 der Bitleitungen 1 ist vergrößert, so daß der Abstand L4 der Bitleitungen 1 kleiner ist als der Durchmesser R. Dies verursacht, daß die Kontaktlöcher 30 die Bitleitungen 1 überlappen, wenn eine ideale Mustererstellung durchgeführt wird.
  • Wie 52 zeigt, werden die Wortleitungen 2 (Gate-Elektroden) nicht entfernt, wenn die Löcher gebildet werden.
  • Nach der Herstellung der Kondensatoren sind die Teile 31 der Bitleitungen 1, die eine verringerte Breite haben, wie in 53 dargestellt vorhanden. Aus den Herstellungsschritten der ersten bevorzugten Ausführungsform ist offensichtlich, daß der Ätzstoppfilm 9 und der Ätzstoppunterschichtisolierfilm 10 sich in dem Ausmaß des Entfernens der Bitleitungen 1 zu den Seitenwandisolierfilmen 16 erstrecken. 49 zeigt die Halbleitervorrichtung in einem Idealzustand, in dem das Muster wie konstruiert gebildet ist. In der Anordnung von 49 sind die Kontaktlöcher 30 für die Speicherknoten 3 nicht mit den Bitleitungen 1 und den Wortleitungen 2 (Übergangs-Gates) kurzgeschlossen.
  • Die Halbleitervorrichtung, bei welcher die Fehlausrichtung der Kontaktlöcher vorhanden ist und der Durchmeser der Kon taktlöcher in dem Photolithographieprozeß vergrößert ist, wie in 48 gezeigt, wird nachfolgend beschrieben.
  • Wie 54 zeigt, liegt eine Fehlausrichtung der Kontaktlöcher 33 vor und die Breiten der Bitleitungen 1 und der Wortleitungen 2 sind verringert, um die geschmälerten Teile 34 der Bitleitungen 1 zu schaffen. Die geschmälerten Teile 34 haben eine Breite d4. Die Bitleitungen 1 haben die Breite L3 und den Abstand L4, die gleich den in 48 gezeigten sind. Die Kontaktlöcher 33 haben den Durchmesser R1, der größer ist als der Normaldurchmesser R.
  • Die Teile der Bitleitungen 1, die in den Kontaktlöchern 33 erscheinen, werden entfernt, aber die Wortleitungen 2 sind in diesen nicht entfernt, wie 55 zeigt.
  • Wie 56 und 57 zeigen, wird ein Photoresist 35, der eine Öffnung mit dem vergrößerten Durchmesser R1 hat, in der Maskenherstellungsstufe gebildet.
  • Die Kontaktlöcher 33 werden mit dem Speicherknoten 3 in der Kondensatorherstellungsstufe gefüllt, wie in 58 und 59 dargestellt.
  • In der zweiten bevorzugten Ausführungsform kann die größere Breite als die Normalbreite der Bitleitungen 1 einen ausreichend niedrigen Widerstand der geschmälerten Teile 34 der Bitleitungen 1 sicherstellen, die von den entfernten Teilen in den Löchern verschieden sind. Das Problem der unzureichenden Ausrichtungsgenauigkeit tritt auf, wenn ein extrem feines Muster übertragen werden muß. Die Lösung des Problems erlaubt die Bildung feinerer Muster und erzielt problemlos ein hohes Integrationsmaß der Vorrichtung.

Claims (10)

  1. Halbleitervorrichtung mit einer Struktur mit mindestens zwei Verbindungsebenen, enthaltend: ein als eine Basis dienendes Halbleitersubstrat (14), einen über einer Oberfläche des Halbleitersubstrats (14) vorgesehenen ersten Verbindungsdraht (2) mit isolierender Einkapselung, einen zweiten Verbindungsdraht (1), der über dem ersten Verbindungsdraht (2) vorgesehen ist, einen Zwischenschichtisolierfilm (8), in dem der erste (2) und der zweite (1) Verbindungsdraht gebildet sind, ein über der Oberfläche des Halbleitersubstrats (14) in dem Zwischenschichtisolierfilm (8) durch Ätzen gebildetes Loch (26) , einen über dem ersten Verbindungsdraht (2) vorgesehenen, mindestens eine obere Oberfläche desselben bedeckenden Ätzstoppfilm (9), wobei ursprünglich in das Loch (26) hinein ragende Teile des zweiten Verbindungsdrahts (1) und des Ätzstoppfilms (9) durch Ätzen entfernt sind, und wobei der erste Verbindungsdraht (2) einen Teil hat, der in dem Loch (26) angeordnet ist, welcher Teil des ersten Verbindungsdrahts (2) nicht durch Ätzen entfernt ist, und einen Seitenwandisolierfilm (16), der auf einer Seitenoberfläche des Loches (26) vorgesehen ist, wobei über dem ersten Verbindungsdraht (2) ein Ätzstoppfilm (9) vorgesehen ist, um mindestens eine obere Oberfläche des ersten Verbindungsdrahts (2) abzudecken, wobei der Ätzstoppfilm als Opferfilm oder Pufferschicht beim Bilden des Loches (26) dient, und das Loch (26) nicht mit dem zweiten Verbindungsdraht (1) kurzgeschlossen ist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner enthaltend: einen Unterschichtisolierfilm (10), der an der unteren Oberfläche des Ätzstoppfilms (9) vorgesehen ist.
  3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß ein Teil des Unterschichtisolierfilms (10), der in dem Loch (26) angeordnet ist, durch das Ätzen entfernt ist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der zweite Verbindungsdraht (1) eine Vielzahl von Verbindungsdrähten einschließt, die mit einer vorbestimmten Beabstandung angeordnet sind, und daß die Breite der Vielzahl von Verbindungsdrähten bis zu einer Größe gesteigert wird, die es erlaubt, daß der Abstand zwischen der Vielzahl von Verbindungsdrähten kleiner ist als der Durchmessers des Loches (26).
  5. Halbleitervorrichtung nach einem des Anspruche 1 bis 4, welche Halbleitervorrichtung einen dynamischen RAM enthält, dadurch gekennzeichnet, daß das Loch (26) mit einem Speicherknoten (3) für einen Kondensator gefüllt ist, und daß der erste Verbindungsdraht (2) eine Wortleitung und der zweite Verbindungsdraht (1) eine Bitleitung ist.
  6. Verfahren zur Herstellung einer Halbleitervorrichtung, die eine Struktur mit mindestens zwei Verbindungsebenen hat, welches Verfahren die Schritte umfaßt: Herstellen eines als Basis dienenden Halbleitersubstrats, Bilden eines ersten Verbindungsdrahts über einer Oberfläche des Halbleitersubstrats, Bilden eines Ätzstoppfilms über dem ersten Verbindungsdraht, Bilden eines zweiten Verbindungsdrahts über dem Ätzstoppfilm, Bilden eines Zwischenschichtisolierfilms, in dem der erste und der zweite Verbindungsdraht gebildet sind, Bilden eines Loches in dem Zwischenschichtisolierfilm über der Oberfläche des Halbleitersubstrats durch Ätzen, wobei ursprünglich in das Loch hinein ragende Teile des zweiten Verbindungsdrahts und des Ätzstoppfilms durch Ätzen in dem Schritt zur Bildung des Loches entfernt werden, wobei der erste Verbindungsdraht einen in dem Loch angeordneten Teil hat, welcher Teil des ersten Verbindungsdrahts in dem Schritt zur Bildung des Loches nicht entfernt wird, und Bilden eines Seitenwandisolierfilms auf einer Seitenoberfläche des Loches.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt der Lochbildung die Schritte umfaßt: Durchführen eines ersten Ätzvorganges, um den zweiten Verbindungsdraht und den Ätzstoppfilm in dem Loch freizulegen; und Durchführen eines zweiten Ätzvorganges, um gleichzeitig die Teile des zweiten Verbindungsdrahts und des Ätzstoppfilms, die in dem Loch (26) freigelegt sind, zu entfernen.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der erste Ätzvorgang ein Siliziumoxid-Plasmaätzvorgang ist, der eine hohe Selektivität für einen Siliziumnitridfilm hat.
  9. Verfahren nach Anspruch 6, ferner umfassend den Schritt: Bilden eines Unterschichtisolierfilms über dem ersten Verbindungsdraht unmittelbar vor dem Schritt der Bildung des Ätzstoppfilms, welcher Unterschichtisolierfilm als ein Unterschichtfilm für den Ätzstoppfilm dient.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß ein Teil des Unterschichtisolierfilms, der in dem Loch angeordnet ist, durch den Ätzvorgang in dem Schritt der Lochbildung entfernt wird.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175128B1 (en) * 1998-03-31 2001-01-16 International Business Machines Corporation Process for building borderless bitline, wordline and DRAM structure and resulting structure
JP2000208728A (ja) * 1999-01-18 2000-07-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008098567A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
CN103560113B (zh) * 2013-11-15 2017-02-01 北京京东方光电科技有限公司 一种阵列结构及其制作方法、阵列基板和显示装置
US10211278B2 (en) * 2017-07-11 2019-02-19 Texas Instruments Incorporated Device and method for a thin film resistor using a via retardation layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575060A (ja) * 1991-09-13 1993-03-26 Matsushita Electric Ind Co Ltd 半導体記憶装置の製造方法
DE4309611A1 (de) * 1993-03-24 1994-09-29 Siemens Ag Herstellverfahren für ein Kontaktloch
DE4426311A1 (de) * 1993-07-27 1995-02-02 Samsung Electronics Co Ltd Leiterbahnstruktur eines Halbleiterbauelementes und Verfahren zu ihrer Herstellung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130722A (ja) * 1990-09-21 1992-05-01 Oki Electric Ind Co Ltd ビットコンタクトパターン形成方法
JP2905314B2 (ja) * 1991-07-08 1999-06-14 シャープ株式会社 半導体装置の製造方法
KR950009741B1 (ko) * 1991-10-10 1995-08-26 금성일렉트론주식회사 반도체 메모리 셀의 제조방법 및 그 구조
JP3405553B2 (ja) * 1991-12-06 2003-05-12 株式会社東芝 半導体装置及びその製造方法
JP2751016B2 (ja) * 1993-12-27 1998-05-18 現代電子産業株式会社 半導体素子のキャパシタ製造方法
JPH07235594A (ja) * 1994-02-22 1995-09-05 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0846173A (ja) * 1994-07-26 1996-02-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5489546A (en) * 1995-05-24 1996-02-06 Micron Technology, Inc. Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575060A (ja) * 1991-09-13 1993-03-26 Matsushita Electric Ind Co Ltd 半導体記憶装置の製造方法
DE4309611A1 (de) * 1993-03-24 1994-09-29 Siemens Ag Herstellverfahren für ein Kontaktloch
DE4426311A1 (de) * 1993-07-27 1995-02-02 Samsung Electronics Co Ltd Leiterbahnstruktur eines Halbleiterbauelementes und Verfahren zu ihrer Herstellung

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US5920124A (en) 1999-07-06

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