DE3224287C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung nach dem Oberbegriff der Patentansprüche 1 bzw. 2, wie es aus der DE-OS 27 50 209 bekannt ist.

Halbleitervorrichtungen, wie sie in den Fig. 1 bis 3 gezeigt sind, sind beispielsweise aus der JP-PS 56-3688 bekannt. Fig. 1 zeigt eine Draufsicht auf einen Ausschnitt der Halbleitervorrichtung; Fig. 2 ein Ersatzschaltbild davon und Fig. 3 einen aus der Linie III-III in Fig. geführten Schnitt. Ein Gate-Isolationsfilm 12 und eine Gate-Elektrode 14 sind auf der Halbleitervorrichtung auf einem p-Halbleitersubstrat 10 gebildet. Ein N⁺-Bereich 16 ist zwischen Gate-Elektroden durch Diffusionsvorgang hergestellt. In der in Fig. 1 gezeigten Schaltung sind MOS-Transistoren Q₁₁, Q₂₁ und Q₃₁ und weitere MOS-Transistoren Q₁₂, Q₂₂ und Q₃₂ in Reihe geschaltet. Die Ladetransistoren sind nicht dargestellt.

Die Anzahl von Gates in der Halbleitervorrichtung hängt von der Verwendung durch einen Anwender ab. Um beispielsweise den MOS-Transistor Q₂₂ wirkungslos und damit die Anzahl von Eingängen um eins kleiner zu machen, werden mit Hilfe einer ionenimplantierten Schicht 18 Source und Drain des MOS-Transistors 22 kurzgeschlossen.

Diese bekannten Halbleitervorrichtungen werden mit einem Herstellungsverfahren erzeugt, das in den Fig. 4A bis 4E angedeutet ist. Bei diesem Herstellungsverfahren wird der Vorgang der Ionenimplantation jedoch in der Anfangsstufe der Plättchenbehandlung vorgenommen.

Es soll nun ein Herstellungsgang der bekannten Halbleitervorrichtung anhand der Fig. 4A bis 4E beschrieben werden. Mit Fig. 4A wird ein Feldoxidfilm 24 von 8000 bis 15 000 Å Dicke auf einem p-Halbleitersubstrat erzeugt. Der Feldoxidfilm 24 wird in dem aktiven Bereich, in welchem Elemente gebildet werden sollen, entfernt. In diesem Bereich wird ein SiO₂-Film 26 für den Gateoxidfilm von 500 bis 1000 Å Stärke durch thermische Oxidation gebildet. Mit einer Fotolackmaske auf der Oberfläche des Halbproduktes werden N-Störstellenionen in einem Bereich des Halbproduktes implantiert, wo ein Kanal eines Verarmungs- MOS-Transistors gebildet wird, so daß dadurch N- Störstellenbereiche 28 a bis 28 c entstehen. Die Verarmungs- MOS-Transistoren werden als Lade-MOS-Transistor Q₀ verwendet, die als Treiberabschnitt in einem Inverter dienen, und auch als Elemente Q₂ und Q _n-1 zum Speichern "0" im Speicherbereich. Der N-Störstellenbereich 28 a dient für den Lade-MOS-Transistor und die Bereiche 28 b und 28 c für die Verarmungstype in den Treiber-(Speicher)-MOS-Transistoren. Daten werden dadurch gespeichert, daß bestimmte Elemente wie Q₂ und Q _n-1 entsprechend den Speicherinhalten in Verarmungstype verwandelt werden. Wo im Speicherbereich n-Störstellen zur Bildung der Verarmungselemente implantiert werden, wird durch Vorgabe des Anwenders bestimmt. Es wird eine Maske, die für diese Implantierung verwendet wird, hergestellt.

Eine Polysiliciumschicht für die Gateelektrode von 3000 bis 4000 Å Stärke wird dann auf dem SiO₂-Film 26 abgelagert. Das Gate des Lade-MOS-Transistors Q₀ des Treiberabschnitts wird mit seiner Source in einer verdeckt liegenden Kontaktierung kurzgeschlossen, wie in Fig. 4B gezeigt. Dies geschieht dadurch, daß im voraus ein Teil des SiO₂-Oxidfilms 26 in dem Bereich, wo die Source des Ladetransistors Q₀ gebildet wird, entfernt und dann Polysilicium abgelagert wird. Nach der Musterbildung der Polysiliciumschicht durch ein Fotoätzverfahren wird der SiO₂-Film 26 mit einer Maske der Polysiliciumschicht weggeätzt, wodurch Gateoxidfilme 12₀ bis 12 _n und Gateelektroden 14₀ bis 14 _n entstehen. In der nächsten Stufe wird mit der Maske der Gateelektroden 12₀ bis 12 _n ein N-Störstellenmaterial in das Halbfertigprodukt diffundiert, um die Drain- Bereiche 30₀ bis 30 _n und die Source-Bereiche 32₀ bis 32 _n der MOS-Transistoren Q₀ bis Q _n herzustellen. Da der Lade-MOS-Transistor Q₀ und die bestimmten Transistoren Q₂ bis Q _n-1 der Treiber-MOS-Transistoren n- Ionen in den Kanalbereich zwischen Source und Drain in dem oben beschriebenen Verfahrensschritt injiziert bekommen haben, handelt es sich um Verarmungstransistoren. Die übrigen Transistoren sind Anreicherungstransistoren (Fig. 4B).

Es wird dann ein SiO₂-Film 34 von 2000 bis 6000 Å auf dem Halbleitersubstrat als Schutzfilm gebildet, wie in Fig. 4C dargestellt. Kontaktlöcher 36 für Leiterverbindungen werden durch Fotoätzen im Drain-Bereich 30₀ und im Source-Bereich 32₀ des Lade-MOS-Transistors Q₀ und im Source-Bereich 32 _n des Transistors Q _n hergestellt.

Wie Fig. 4D zeigt, wird auf dem Halbleitersubstrat anschließend eine Oberflächenglättungsschicht 38 von 5000 bis 7000 Å Dicke hergestellt. Um die Kontaktlöcher 36 für die Leitungsverbindung herzustellen, wird die Oberflächenglättungsschicht 38 geätzt. Im Aufdampfverfahren wird, wie Fig. 4E zeigt, Aluminium niedergeschlagen und zur Bildung einer V _DD -Speisungselektrode 40, einer Ausgangselektrode 42 und einer V _SS -Elektrode 44 geätzt. Über die gesamte Oberfläche wird dann ein Schutzfilm gebreitet. Damit ist der Herstellungsvorgang eines derartigen Chips beendet.

Die Funktionsweise einer so hergestellten Halbleitervorrichtung wird nun beschrieben. Die Halbleitervorrichtung erzeugt die Inhalte des ausgewählten Transistors an der Ausgangselektrode 42 aufgrund des den Gateelektroden 14₁ bis 14 _n der Treiber-MOS-Transistoren zugeführten Auswahlsignals. Wenn der Transistor Q₁ ausgewählt ist und nur die Gateelektrode 14₁ sich auf niedrigem Potential befindet, ist der Kreis elektrisch durch den Transistor Q₁ abgetrennt, weil dieser Transistor ein Anreicherungstransistor ist. Somit befindet sich das Ausgangssignal auf Potential der Speisungsquelle. Dies bedeutet, daß im Transistor Q₁ der logische Wert "1" gespeichert ist. Wenn der Transistor Q₂ ausgewählt ist und nur die Gateelektrode 14₂ sich auf niedrigem Potential befindet, d. h. etwa 0 V, dann besteht im Transistor Q₂ ein Kurzschluß zwischen Source und Drain, weil dieser Transistor ein Verarmungstransistor ist. Damit bleibt der leitfähige Zustand des Kreises erhalten, wird also nicht gesperrt. Das Ausgangssignal ist deshalb auf niedrigem Potential, was bedeutet, daß der Transistor Q₂ den logischen Wert "0" gespeichert hat. Auf diese Weise sind im Speicherbereich Daten dadurch gespeichert, daß die MOS-Transistoren Q₁ bis Q _n in zwei Typen unterteilt sind, nämlich Anreicherungstransistoren und Verarmungstransistoren.

Beim herkömmlichen Herstellungsverfahren wird die Störstellenimplantation in den Kanalbereich zur Bildung eines Verarmungs-MOS-Transistors im Speicherbereich in der Anfangsstufe des gesamten Herstellungsvorgangs vorgenommen. Die Bestimmung, welcher Transistor ein Verarmungstransistor ist, hängt vom Typ der zu speichernden Daten ab. Nachdem nach den Anwenderangaben das Muster der Maske festgelegt ist, erfolgt die Ionenimplantation. Verschiedene Verfahrensstufen, wie Störstellendiffusion oder Bildung von Source und Drain, werden anschließend durchgeführt, bevor die Halbleitervorrichtung fertig ist. Es ist deshalb zeitaufwendig, nach den Anwenderangaben Halbleiterkörper herzustellen und zu liefern. Aus diesem Grunde haben die Hersteller die Wünsche der Anwender nicht voll erfüllt.

Um dieses Problem zu beseitigen, werden nach den bekannten Verfahren (DE-OS 27 50 209) Störstellen in den Kanalbereich durch Ionenimplantation in der Endverfahrensstufe eingebracht, um einen MOS-Transistor vom Verarmungstyp zu schaffen.

In der Endstufe wird eine PSG-Schicht oder eine CVD- Schicht geätzt, und es werden dann in das Halbleitersubstrat durch einen Ionenimplantationsvorgang Störstellen eingebracht.

Wenn die PSG-Schicht und die CVD-Schicht auf der Gateelektrode für die Durchführung der Ionenimplantation entfernt wird, befindet sich keine Al-Leiterverbindung auf den zu öffnenden Gatebereichen. Dies wird in Verbindung mit den Fig. 5 und 6 beschrieben. Fig. 5 zeigt eine Draufsicht auf die Halbleitervorrichtung, Fig. 6 einen Querschnitt nach der Linie VI-VI in Fig. 5. Eine Gateelektrode 14 wird auf dem Halbleitersubstrat 10 hergestellt, wobei dazwischen ein Gateisolationsfilm 12 angeordnet ist. Ein N-Störstellenbereich 28, der Source- und Drain-Bereich bildet, wird zu beiden Seiten der Gateelektrode 14 ausgebildet. Im rechten Winkel zur Gateelektrode 14 wird eine Al-Leiterverbindung 52 erzeugt. Um Source und Drain eines MOS-Transistors miteinander kurzzuschließen, muß der Bereich 50 geöffnet werden. In diesem Fall muß mit Sorgfalt die Al-Leitungsverbindung 52 auf dem Feldoxidfilm 24 weggeätzt werden. Folglich müssen der MOS-Transistor und die Al-Leitungsverbindung 52 getrennt aufgebracht werden. Dadurch ist die Integrationsdichte entsprechend niedrig.

Bei der aus der DE-OS 27 50 209 bekannten Halbleitervorrichtung erfolgt die Datenprogrammierung entweder in oder kurz vor der letzten Herstellungsstufe, so daß ausgewählte elektrische Charakteristiken selektiv modifiziert werden können. Der Zweck besteht hierbei darin, daß solche MOS-Halbleitervorrichtungen entsprechend lange auf Lager gehalten werden können, um in einem späteren Zeitpunkt selektiv modifiziert zu werden. Gemäß einer ersten bekannten Ausführungsform werden nach Aufbringung einer Siliziumdioxidschicht auf einem Halbleitersubstrat und nach Schaffung von MOS-Transistoren sowie nach der Bildung einer Silizium- Nitridschicht Metallkontaktierungen für die Hauptelektroden und für die Gate-Elektrode geschaffen. Anschließend wird über den gesamten Halbleiterbereich ein passiviertes dielektrisches Material aufgebracht, welches dann in der selektiven Behandlungsphase geätzt wird, insbesondere dort, wo zur Impfung der darunter befindlichen Gate-Zone Fenster notwendig sind.

Gemäß einer anderen Ausführungsvariante der bekannten Halbleitervorrichtung wird eine Schicht aus Phospho-Silikatglas auf einer Halbleiterplatte gebildet, um die darüber befindliche Metallisierung von dotierten Polysilizium- Gate-Bereichen zu trennen. Die Phospho-Silikatglasschicht, die als Isolationsschicht wirkt, wird an den Stellen geätzt, an denen Öffnungen zur Bildung von Kontakten sowie von Torbereichen entstehen sollen. Weitere Öffnungen werden dort geätzt, wo sogenannte Impffenster entstehen sollen, um im Wege einer Ionenimplantation eingeimpfte Kanäle zu erzeugen. Anschließend erfolgt die Bildung von Metallkontakten, um die Quellen- und Torbereiche durch die Kontaktöffnungen zu kontaktieren, wonach im letzten Schritt eine Passivierungsschicht über der gesamten Vorrichtung ausgebildet wird.

Eine solche Halbleitervorrichtung weist den Nachteil auf, daß zum Beispiel bei der Schaffung von Aluminiumelektroden durch Aluminiumaufdampfung auf die Halbleiterstruktur in einem Ofen durch Störwirkung Schmutzpartikel durch Aluminiummoleküle angezogen werden können, wobei diese Molekülpakete an dem Halbleiteraufbau anhaften können, wobei die Gefahr besteht, daß bereits kurzgeschlossene n-Kanalbereiche vom Verarmungstyp der ausgewählten MOS-Transistoren umgewandelt werden können in Anreicherungstyp-MOS-Transistoren. Hierbei besteht die Gefahr, daß die an der Gate-Elektrode anhaftenden Partikel mit den Aluminiummolekülen die Charakteristik der Halbleitervorrichtung verschlechtern.

Aus der DE-OS 29 09 197 ist ein Verfahren zur Herstellung eines Festspeichers und einer Festspeichermatrix bekannt, die in einen späteren Herstellungsschritt programmiert wird. Dieser Speicher wird nach der Musterung der Polysiliziumgates programmiert. Der kundenspezifische Bemusterungsschritt kann bei dieser bekannten Halbleitervorrichtung bei zwei unterschiedlichen Zeitpunkten vorgenommen werden. Der erste Programmierungszeitpunkt liegt im Zeitpunkt der Unterbrechung des ersten Herstellungsschrittes. Der zweite mögliche Bemusterungszeitpunkt liegt vor dem Aufbringen einer vielschichtigen Oxidschicht auf einer polykristallinen Siliziumschicht, welche einerseits als Gate-Elektrode eines peripheren N-Kanal-MOS-Transistors dient und andererseits als Gate- Elektrode für eine Festspeichermatrix. Darüber hinaus dient diese polykristalline Siliziumschicht auch als Leitung. Nach Schaffung von Implantierungsfenstern wird in Abhängigkeit von der Dicke der Gate-Elektrodenschichten ein entsprechend hoher Energiepegel angesetzt. Nach der Implantierung an vorgegebenen Stellen der MOS-Transistoren erfolgt die Kontaktierung der Halbleitervorrichtung an vorgegebenen Stellen nach vorheriger Freilegung der betreffenden Stellen der Oxidschicht (Mehrlagenoxidschicht). Die Kontaktierung erfolgt mit Hilfe eines dünnen Aluminiumfilms und bei entsprechender Musterung im Wege der Ätzung. Auch bei diesem Metallisierungsvorgang besteht der Nachteil, welcher in bezug auf die bekannte Halbleitervorrichtung nach der DE-OS 27 50 209 angegeben wurde.

Aus der DE-OS 30 36 869 ist eine integrierte Halbleiterschaltung und ein Schaltungsprogrammierverfahren für diese Halbleiterschaltung bekannt, bei dem nach der Bildung von Quellen- und Senkenbereichen in einem Halbleitersubstrat anschließend diese Quellen- und Senkenbereiche z. B. einer Laserbestrahlung ausgesetzt werden, mit der Wirkung, daß diese Bereiche in gegenseitigen Kontakt gebracht werden, wodurch zwischen diesen Bereichen ein Kurzschluß gebildet wird.

Dieses Verfahren weist den Nachteil auf, daß bei der Laserbestrahlung eine große Wärmeentwicklung auftritt. Hierbei werden tiefe Diffusionsbereiche gebildet. Da nun das Siliciumsubstrat ein guter Wärmeleiter ist, wird die in den ausgewählten Quellen- und Senkenbereichen erzeugte Wärme auch auf andere, nicht ausgewählte Quellen- und Senkenbereiche übertragen, mit der Folgewirkung, daß Störstellen von den ausgewählten Quellen- und Senkenbereichen zu benachbarten Bereichen diffundieren.

Aus der DE-OS 23 12 413 ist es bekannt, Source- und Drain-Bereiche von MOS-Transistoren in Speicheranordnungen mit Metallstreifen zur Programmierung kurzzuschließen.

Daher liegt der Erfindung die Aufgabe zugrunde, das Verfahren zur Herstellung einer Halbleitervorrichtung der eingangs genannten Art so zu verbessern, daß die vorgenommene Programmierung nicht durch die nachfolgende Herstellung der Anschlußelektroden gestört werden kann.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 bzw. des Patentanspruchs 2 enthaltenen Merkmale gelöst.

In vorteilhafter Weise erfolgt die Diffusion mittels Phosphor in gasförmiger oder fester Form in einer POCl₃- Atmosphäre.

Um nach dem Kurzschlußschritt in einfacher Weise eine sichere Kontaktierung durchzuführen, wird nach dem Kurzschließen der Quellen- und Senkenbereiche der ausgewählten MOS-Transistoren und vor der Bildung der mindestens einen Elektrode und deren zugehöriger Ausnehmung ein zweiter Isolierfilm zumindest auf den geätzten bzw. freigelegten Bereichen aufgebracht. Dies hat den Vorteil, daß die überbrückten Bereiche der ausgewählten MOS-Transistoren nach außen geschützt sind. Der zweite Isolierfilm überdeckt demnach die gesamte Halbleiteranordnung. Im nachfolgenden Schritt für die Kontaktanschlußbildung werden dann an den entsprechenden Stellen Ausnehmungen gebildet, wonach dann die gesamte Halbleiteranordnung mit einer Metallschicht überzogen wird, was das Herstellungsverfahren besonders verbessert. Die endgültige Kontaktführung und Anordnung erfolgt dann im Wege des Fotoätzens.

Ausführungsbeispiele der Erfindung werden aus der nachfolgenden Beschreibung in Verbindung mit der Zeichnung deutlich. In dieser Zeichnung zeigt

Fig. 1 eine Draufsicht auf eine bekannte Halbleitervorrichtung;

Fig. 2 ein Ersatzschaltbild der Halbleitervorrichtung aus Fig. 1;

Fig. 3 einen nach der Linie III-III in Fig. 1 gewonnenen Schnitt;

Fig. 4A bis 4E Schnittansichten, die der Erläuterung des Herstellungsverfahrens einer Halbleitervorrichtung gemäß Fig. 1 dienen;

Fig. 5 eine Draufsicht zur Erklärung eines weiteren bekannten Herstellungsverfahrens;

Fig. 6 einen Schnitt nach der Linie VI-VI durch die Halbleitervorrichtung aus Fig. 5;

Fig. 7A bis 7E Schnittansichten, in denen ein erstes Ausführungsbeispiel des erfindungsgemäßen Herstellungsverfahrens dargestellt wird;

Fig. 8 eine Logikschaltung der Halbleitervorrichtung aus Fig. 7E;

Fig. 9A bis 9E Schnittdarstellungen zur Erläuterung eines zweiten Ausführungsbeispiels des erfindungsgemäßen Halbleitervorrichtungs-Herstellungsverfahrens und

Fig. 10A bis 10E Schnittansichten, in denen ein drittes Ausführungsbeispiel des Herstellungsverfahrens gemäß der Erfindung in seinen Stufen dargestellt ist.

Es wird nun auf die Fig. 7A und 7E Bezug genommen. Die gesamte Oberfläche eines mit Bor dotierten p-Siliciumsubstrats 110 wird in einem thermischen Oxidationsprozeß mit einem SiO₂-Feldoxidfilm 124 von 8000 bis 15 000 Å Dicke überzogen. Der Feldoxidfilm 124 wird in einem aktiven Bereich des Substrats, auf dem Elemente gebildet werden sollen, durch ein Fotoätzverfahren entfernt. Ein SiO₂-Film 126 von 500 bis 1000 Å Dicke dient als Gateoxidfilm und wird auf der freiliegenden Fläche des Halbleitersubstrats 110 gebildet. Um einen N-Störstellenbereich 128 zu bilden, wird eine Implantation monovalenter Phosphorionen vorgenommen, wobei dieser Bereich einen Verarmungs-MOS-Transistor darstellt, der als Lade- MOS-Transistor in der Schaltung dient. Der Bereich 128 wird so gebildet, daß Source und Drain mit einem zwischen ihnen befindlichen Kanalbereich des Lade-MOS-Transistors kurzgeschlossen sind, was im nächstfolgenden Vorgang geschieht. In dieser Stufe werden im herkömmlichen Verfahren N-Störstellenbereiche in den Kanalbereichen der Verarmungs-MOS-Transistoren gleichzeitig im Speicherbereich erzeugt.

Die Gateelektrode einer Polysiliciumschicht wird dann gebildet. In diesem Zeitpunkt wird ein Teil des SiO₂- Films 126 auf dem Substrat 110, wo der Source-Bereich gebildet ist, weggeätzt, so daß die Gateelektrode des Lade-MOS-Transistors mit dem Source-Bereich in verdeckt liegenden Kontakt kommt. Über die gesamte Fläche wird im CVD-Verfahren eine Polysiliciumschicht von 3000 bis 4000 Å ausgebreitet. Das Polysilicium wird einem Fotoätzverfahren ausgesetzt, um ein bestimmtes Muster zu bilden, so daß Gateelektroden 114₀ bis 114 _n erzeugt werden. In diesem Zeitpunkt wird der verdeckt liegende Kontaktbereich 160 ebenfalls gebildet. Mit den Gateelektroden 114₀ bis 114 _n als Maske wird das SiO₂ 126 zur Bildung von Gateoxidfilmen 112₀ bis 112 _n weggeätzt. Im nächsten Schritt wird unter Verwendung des Gateoxidfilms 112₀ bis 112 _n als Maske Phosphor in das Halbfertigprodukt in POCl₃-Atmosphäre diffundiert, wodurch N⁺-Drain- und -Source-Bereiche 130₀ bis 130 _n und 132₀ bis 132 _n (Fig. 7B) erzeugt werden. Wenn z. B. N-Störstellen aus Phosphor in das Halbfertigprodukt durch einen Implantationsprozeß mit der Maske der Gateelektroden 114₀ bis 114 _n implantiert werden, können in diesem Zeitpunkt Source- und Drain-Bereiche 130₀ bis 130 _n und 132₀ bis 132 _n ohne Ätzen des SiO₂-Films 126 gebildet werden. In dieser Stufe ist nur der Lade-MOS- Transistor Q ₀ ein Verarmungstransistor, während die übrigen MOS-Transistoren Q₁ bis Q _n Anreicherungstransistoren sind.

Wie in Fig. 7C gezeigt, wird auf seiner Oberfläche in einem CVD-Verfahren ein erster Isolierfilm 134 aus SiO₂ von 2000 bis 6000 Å Dicke aufgebracht. Kontaktlöcher 136 für Speisungsanschluß, Ausgangsklemmen und Erdungsanschlüsse werden im SiO₂-Film 134 gebildet. Dabei wird der SiO₂-Film 134, der die Transistoren Q₂ und Q _n-1 überdeckt, die unter den Transistoren Q₁ bis Q _n auf der Basis der zu speichernden Information Verarmungstransistoren sein sollen, weggeätzt. Bei Verwendung des SiO₂-Films 134 als Maske werden durch die Gateelektroden 114₂ und 114 _n-1 und die Gateoxidfilme 112₂ und 112 _n-1 zweiwertige Phosphorionenstörstellen P⁺⁺ vom N-Typ mit 160 keV in einen Kanalbereich implantiert. Der zweite N-Bereich 162 für das Kurzschließen von Source und Drain der beiden Transistoren Q₂ und Q _n-1 wird dann gebildet, und die Transistoren Q₂ und Q _n-1 sind dadurch als Verarmungstyp ausgebildet (Fig. 7C). Gleichzeitig werden Ionen in das Halbleitersubstrat 110 am Kontaktlochbereich 136 für den Elektrodenanschluß 136 implantiert. Die N⁺-Bereiche 130₀ und 130₁, 132₀ und 132₁ werden ebenfalls auf dem Substratabschnitt gebildet. Zu dem Zweck wird durch die Ionenimplantation die Diffusionsschicht lediglich tiefer und beeinflußt die Eigenschaften ansonsten in keiner Weise.

Wie in der Fig. 7D gezeigt, wird zur Glättung über die Oberfläche ein zweiter Isolierfilm 138 aus PBSG (bordotiertes Phosphorsilikatglas) von 5000 bis 7000 Å Dicke ausgebreitet, und das Kontaktloch 136 wird durch einen Ätzvorgang geöffnet. Die MOS-Transistoren im Speicherbereich der Verarmungstype haben keinen SiO₂- Film 134 . Folglich wird die Oberflächenglättungsschicht 138 auch konkav ausgebildet. Es ist dadurch möglich, die gespeicherte Information durch die äußere Gestaltung abzutasten.

Gemäß Fig. 7E wird über der gesamten Oberfläche Aluminium im Aufdampfverfahren aufgebracht und zur Bildung von Anschlußelektroden ein Speisungsanschluß 140, eine Ausgangsklemme 142 und eine Erdungsklemme 144 an bestimmten Stellen im Fotoätzverfahren gebildet.

Die so entstandene Vorrichtung arbeitet folgendermaßen, wobei auf die Fig. 8 Bezug genommen wird. Die Schaltung bildet eine Spalte eines ROM. Die Speisungsklemme 140 ist der Draineingang eines Lade-MOS-Transistors Q₀ eines N-Kanalverarmungs-MOS-Transistors. Die Source des MOS-Transistors Q₀ ist mit der Ausgangsklemme verbunden. Im Transistor Q₀ sind Gate und Source miteinander verbunden, was als Ladewiderstand dient. Da der Transistor Q₀ ein Verarmungstransistor ist, ist die Lade/ Entlade-Geschwindigkeit im Ausgangsabschnitt verbessert, wenn das Eingangssignal geschaltet wird. Die Source des Transistors Q₀ ist mit der Drain des Treibertransistors Q₁ im Speicherabschnitt verbunden. Die Source von Transistor Q₁ ist mit der Drain des nächsten Transistors Q₂ verbunden. Source von Transistor Q₂ und Drain des nächsten Transistors Q₃ stehen miteinander in Verbindung. Diese Verbindung ist zwischen allen folgenden Transistoren Q₄ bis Q _n durchgeführt. Abfrageleitungen I 1 bis In, in die Abfragesignale in Spaltenrichtung eingegeben werden, sind mit den Treiber-MOS-Transistoren Q₁ bis Q _n verbunden. Die Abfrageleitungen I 1 bis In haben Priorität bei niedrigem Potential. Die ausgewählte Abfrageleitung befindet sich auf niedrigem Potential (nahezu 0 V). Man nehme an, daß die Abfrageleitung I 1 ausgewählt ist und niedriges Potential hat, während die übrigen Abfrageleitungen I 2 bis In jeweils hohes Potential haben, d. h. ein Potential, welches es dem Anreicherungs-MOS-Transistor ermöglicht zu arbeiten. Befindet sich die Abfrageleitung I 1 auf niedrigem Potential, so ist Transistor Q₁ nicht leitend. Da die Transistoren Q₂ und Q _n-1 Verarmungstransistoren sind, sind sie für ein Eingangssignal von hohem Potential gegenüber 0 V leitend. Der Anreicherungstransistor Q _n ist leitend, da das Eingangssignal hohes Potential hat. Damit ist das Ausgangssignal an der Ausgangsklemme 142 auf hohem Potential. Dies entspricht dem logischen Zustand "1" als Speicherzustand des ausgewählten Transistors Q₁. Auf diese Art ist, wenn der Anreicherungstransistor vom Treibertransistor in den Speicherbereichen abgefragt wird, die Ausgangsklemme 142 auf hohem Potential. Dies entspricht einem Zustand, wonach ein Logikwert "1" im Transistor gespeichert ist.

Wird die Dekodierleitung I 2 abgefragt, so ist Transistor Q₂, der mit der Abfrageleitung I 2 verbunden ist, leitend, gleichgültig, ob ein Eingangssignal da ist oder nicht, weil Transistor Q₂ ein Verarmungstransistor ist. Die übrigen Transistoren Q₁, Q _n-1, Q _n usw. sind alle leitend. Dies deswegen, weil die Transistoren Q₁ und Q _n H-Potentialsignal erhalten und Transistoren Q _n-1 ein Verarmungstransistor ist. Damit ist das Ausgangssignal an der Ausgangsklemme 142 ein L-Signal. Dies entspricht dem Logikzustand "0", welcher im Transistor Q₂ gespeichert ist. Wenn also ein Verarmungstransistor der Treiber- MOS-Transistoren abgefragt wird, ist das Ausgangssignal ein L-Signal. Der Transistor hat also den Logikwert "0" gespeichert. Wie in der vorangehenden Beschreibung erläutert, arbeitet die Halbleitervorrichtung als Festspeicher.

In der erfindungsgemäßen Halbleitervorrichtung wird die Ionenimplantierung in den Kanalbereich zur Bildung eines Treiber-MOS-Transistors des Verarmungstyps für die Bestimmung des Speicherinhalts in einer späteren Stufe des gesamten Prozesses vorgenommen. Die Herstellungsstufen bis zur Ablagerung des SiO₂-Films können also durchgeführt werden, bevor der Speicherinhalt festgelegt wird. Nachdem also der Speicherinhalt durch Wunsch des Anwenders vorgegeben und eine Maske für den Speicherinhalt gebildet ist, ist die Ionenimplantierung in den oben erwähnten Kanalbereich und sind die übrigen Stufen durchgeführt. Gemäß diesem Verfahren ist die Dauer von dem Augenblick, da vom Anwender der Speicherinhalt vorgegeben wird, bis in der Halbleitervorrichtung das Einspeichern beendet ist, erheblich geringer. Da der Schutzfilm, der den Verarmungstransistor im Speicherbereich abdeckt, eine vertiefte Gestalt hat, läßt sich der gespeicherte Inhalt auch äußerlich überprüfen.

Nachdem der Source-Bereich und der Drain-Bereich des ausgewählten MOS-Transistors kurzgeschlossen sind, können die Al-Verbindungen hergestellt werden.

Ein zweites Ausführungsbeispiel des Herstellungsverfahrens einer Halbleitervorrichtung nach der Erfindung wird nun in Verbindung mit den Fig. 9A bis 9E beschrieben. In Fig. 9A wird durch thermische Oxidation auf der gesamten Oberfläche eines P-Siliciumsubstrats 110, das mit Bor dotiert worden ist, ein SiO₂-Feldoxidfilm 124 von 8000 bis 15 000 Å Dicke hergestellt. Der Feldoxidfilm 124 auf dem aktiven Bereich auf dem Substrat 110, wo Elemente gebildet werden, wird durch Fotogravierverfahren weggeätzt. Auf der Fläche des freiliegenden Substrats 110 wird ein SiO₂-Film 126 von 500 bis 1000 Å Dicke im thermischen Oxidationsverfahren erzeugt. Anschließend werden einwertige Phosphorionen zur Bildung eines N-Störstellenbereichs 128 eines Verarmungs-MOS-Transistors, der in der Schaltung als Ladetransistor zu dienen hat, injiziert.

Eine Gateelektrode wird gemäß Fig. 9B aus einer Polysiliciumschicht gebildet. Um in diesem Zustand die Gateelektrode und den Source-Bereich des Lade-MOS-Transistors kurzzuschließen, wird der SiO₂-Film 126 auf dem Substrat 110 dort, wo der Source-Bereich gebildet ist, teilweise weggeätzt, um eine verdeckt liegende Verbindung herzustellen. Polysilicium von 3000 bis 4000 Å wird über die gesamte Fläche des Halbleiters durch CVD-Verfahren abgelagert. Die Polysiliciumschicht wird dann dem Fotogravierprozeß ausgesetzt, um ein bestimmtes Muster herzustellen, wodurch Gateelektroden 114₀ bis 114 _n erzeugt werden. In diesem Zeitpunkt wird auch der vertieft liegende Kontaktbereich gebildet. Mit der Maske der Gateelektroden 114₀ bis 114 _n wird der SiO₂-Film 126 entfernt, um Gateoxidfilm 112₀ bis 112 _n zu erzeugen. Mit der Maske des Gateoxidfilms 112₀ bis 112 _n wird Phosphor in einer POCl₃-Atmosphäre diffundiert, um N⁺-Drain- Bereiche 130₀ bis 130 _n und Source-Bereiche 132₀ bis 132 _n zu bilden (Fig. 9B).

Ein erster Isolierfilm 134 aus SiO₂ von 2000 bis 6000 Å wird durch ein CVD-Verfahren über die Fläche des Halbleiters ausgebreitet, wie in Fig. 9C dargestellt. Das Muster des Anwenders wird vom nächsten Schritt her verwendet. Der SiO₂-Film 134, der Source- und Drain- Bereiche der Transistoren Q₂ und Q _n-1 überdeckt, wird selektiv entsprechend einem bestimmten Programm geätzt. Um eine N-Diffusionsschicht 164 herzustellen, wird dann Phosphor in gasförmiger oder fester Phase mit z. B. POCl₃ in den Drain- und den Source-Bereich der MOS- Transistoren Q₂ und Q _n-1 diffundiert, wie in Fig. 9C gezeigt. Die Diffusionsschicht 164 ist so gebildet, daß Source- und Drain-Bereich der MOS-Transistoren Q₂ und Q _n-1 bei gewöhnlicher Spannung durchgeschlagen werden.

Wie in Fig. 9D gezeigt, ist ein zweiter Isolierfilm 138 beispielsweise aus BPSG über die Halbleiteroberfläche gebreitet und dann einer thermischen Behandlung unterworfen, um eine glatte Schicht auf der Oberfläche zu erzeugen. Die Kontaktlöcher 136 werden durch Fotogravurtechnik als Speisungsanschluß, Ausgangsanschluß und Erdungsanschluß erzeugt.

Wie Fig. 9E zeigt, wird über die gesamte Fläche Aluminium aufgedampft und dann im Fotoätzverfahren soweit entfernt, daß als Anschlußelektroden eine Speisungsanschlußklemme 140 , eine Ausgangsanschlußklemme 142 und eine Erdungsanschlußklemme 144 entstehen. Anschließend wird über die gesamte Fläche des Halbleiters ein (nicht gezeigter) Schutzfilm ausgebreitet, und es werden außen Klebelappen angebracht. Damit ist der Herstellungsvorgang für das Chip beendet. Die Schaltungsanordnung dieser Halbleitervorrichtung ist dieselbe wie in Fig. 9. Es wird deshalb keine genaue Erläuterung gegeben.

Source- und Drain-Bereiche der Transistoren Q₂ und Q _n-1 werden mittels der N-Diffusionsschichten 164 kurzgeschlossen. Die Diffusion kann aus einer Oxidschicht heraus, die mit Phosphor dotiert ist, erfolgen.

Eine dritte Ausführungsform des Herstellungsverfahrens einer Halbleitervorrichtung gemäß der Erfindung wird nun in Verbindung mit den Fig. 10A bis 10E erläutert. Nach Fig. 10A wird ein SiO₂-Feldoxidfilm 124 von 8000 bis 15 000 Å Dicke über die gesamte Fläche eines P-Siliciumsubstrats 110 ausgebreitet, das mit Bor durch einen thermischen Oxidationsvorgang dotiert ist. Der Feldoxidfilm 124 auf dem aktiven Bereich des Substrats 110, in dem die Elemente hergestellt werden sollen, wird durch einen Fotograviervorgang entfernt. Durch einen thermischen Oxidierprozeß wird ein SiO₂-Film 126 von 500 bis 1000 Å Dicke, der als Gateoxidfilm dient, über der gesamten Oberfläche des freiliegenden Substrats 110 gebildet. Einwertige Phosphorionen werden in das Halbleitermaterial zur Bildung eines N-Störstellenbereichs 128 eines Verarmungs-MOS-Transistors als Lade-MOS- Transistor in der Schaltung implantiert.

Danach wird eine Gateelektrode aus einer Polysiliciumschicht gebildet, wie in Fig. 10B gezeigt. Um zu diesem Zeitpunkt unmittelbar die Gateelektrode und den Source- Bereich des Lade-MOS-Transistors kurzzuschließen, wird der SiO₂-Film 126 auf dem Substrat, wo der Source-Bereich erzeugt wird, teilweise weggeätzt, um einen vertieft liegenden Kontakt herzustellen. Eine Polysiliciumschicht von 3000 bis 4000 Å Dicke wird über die gesamte Oberfläche im CVD-Verfahren ausgebreitet. Die Polysiliciumschicht wird dann fotograviert, um ein bestimmtes Muster herzustellen und die Gateelektroden 114₀ bis 114 _n zu bilden. Es wird gleichzeitig auch ein vertieft liegender Kontaktbereich 160 erzeugt. Durch Verwendung der Gateelektroden 114₀ bis 114 _n als Maske wird der SiO₂-Film 126 weggeätzt, um Gateisolationsfilme 112₀ bis 112 _n zu bilden. Im Anschluß an diese Schritte wird unter Verwendung der Gateisolationsfilme 112₀ bis 112 _n als Maske Phosphor in einer POCl₃-Atmosphäre diffundiert, um N⁺-Drain-Bereiche 130₀ bis 130 _n und Source-Bereiche 132₀ bis 132 _n zu bilden (Fig. 10B).

Ein Isolierfilm 134 aus SiO₂ wird über die gesamte Oberfläche des Halbleiters durch ein CVD-Verfahren mit 2000 bis 6000 Å Dicke ausgebreitet, wie in Fig. 10C dargestellt. Das Anwendermuster wird nun im Anschluß an die soeben beschriebenen Schritte verwendet. Der este Isolierfilm 134, der die Source- und Drain- Bereiche der Transistoren Q₂ und Q _n-1 abdeckt, wird selektiv weggeätzt, gemäß einem vorgegebenen Programm. Nachdem Polysilicium über die gesamte Fläche des Substrates ausgebreitet worden ist, wird die Polysiliciumschicht aktiviert. Die Polysiliciumschicht wird selektiv durch ein Fotogravierverfahren geätzt, um eine Polysiliciumschicht 166 für das Kurzschließen von Source- und Drain-Bereichen der MOS-Transistoren Q₂ und Q _n-1 zu bilden.

Nach Fig. 10D wird ein zweiter Isolierfilm 138 beispielsweise aus BPSG auf der Oberfläche des Halbleiters ausgebreitet und einem Erwärmungsvorgang unterworfen, um eine glatte Oberflächenschicht zu bekommen. Kontaktlöcher für einen Speisungsanschluß, einen Ausgangsanschluß und eine Erdungsklemme werden durch Fotogravur erzeugt.

Auf die gesamte Fläche wird dann Aluminium aufgedampft und gemäß Fig. 10E im Fotoätzverfahren soweit entfernt, daß als Anschlußelektroden eine Speisungsanschlußklemme 140, eine Ausgangsklemme 142 und eine Erdungsklemme 144 an bestimmten Stellen verbleiben. Schließlich wird ein (nicht gezeigter) Schutzfilm über die gesamte Oberfläche gebreitet. Die Halbleitervorrichtung ist damit fertiggestellt. Eine Beschreibung ihrer Schaltungsanordnung kann entfallen, da sie mit der der Fig. 9 übereinstimmt.

Claims (3)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei in einem Halbleitersubstrat eine Vielzahl von MOS-Transistoren mit jeweils einem Source- und Drain- Bereich, einem Gate-Isolierfilm und einer Gate-Elektrode gebildet wird, danach über dem Halbleitersubstrat ein erster Isolierfilm gebildet und anschließend im Bereich von ausgewählten MOS-Transistoren in Übereinstimmung mit einem vorgegebenen Programm geätzt wird, die Source- und Drain-Bereiche der ausgewählten MOS-Transistoren durch Implantation in den Kanalbereich kurzgeschlossen werden, in einem weiteren Verfahrensschritt Anschlußelektroden gebildet werden, und darüber eine abschließende Schutzschicht vorgesehen wird, dadurch gekennzeichnet, daß nach dem Kurzschließen der ausgewählten MOS- Transistoren (130₂, 132₂; 130 _n-1, 132 _n-1) und vor der Bildung der Anschlußelektroden (140, 142, 144) ein zweiter Isolierfilm (138) zumindest auf den freigeätzten Bereichen der ausgewählten MOS-Transistoren aufgebracht wird.

2. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei in einem Halbleitersubstrat eine Vielzahl von MOS-Transistoren mit jeweils einem Source- und Drain-Bereich, mit einem Isolierfilm und einer Gate-Elektrode gebildet wird, danach über dem Halbleitersubstrat ein erster Isolierfilm gebildet und anschließend im Bereich von ausgewählten MOS-Transistoren in Übereinstimmung mit einem vorgegebenen Programm geätzt wird, die Source- und Drain-Bereiche der ausgewählten MOS-Transistoren kurzgeschlossen werden, in einem weiteren Verfahrensschritt Anschlußelektroden gebildet werden, und darüber eine abschließende Schutzschicht vorgesehen wird, dadurch gekennzeichnet, daß der erste Isolierfilm (134) über den Source- und Drain-Bereichen (130₂, 130 _n-1, 132₂ und 132 _n-1) der ausgewählten MOS-Transistoren (Q₂ und Q _n-1) weggeätzt wird, daß anschließend entweder Störstellen vom Leitfähigkeitstyp der zur Bildung der Source- und Drain-Bereiche verwendeten Störstellen in die Source- und Drain-Bereiche eindiffundiert werden oder eine die Source- und Drain-Bereiche der ausgewählten MOS-Transistoren (Q₂ und Q _n-1) elektrisch verbindende Polysiliziumschicht (166) gebildet wird; und daß nach dem Kurzschließen der ausgewählten MOS-Transistoren (Q₂ und Q _n-1) und vor der Bildung der Anschlußelektroden (140, 142, 144) ein zweiter Isolierfilm (138) zumindest auf den freigeätzten Bereichen der ausgewählten MOS-Transistoren aufgebracht wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Diffusion mittels Phosphor in gasförmiger oder fester Form in einer POCl₃-Atmosphäre erfolgt.