DE4407732A1 - Nicht-flüchtiger Halbleiterspeicher mit Nand-Logik Zellenstruktur - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf nicht-flüch­ tige Halbleiterspeicher und insbesondere auf nicht-flüchtige Halbleiterspeicher mit einer NAND-Logik Zellenstruktur.

Ein nicht-flüchtiger Halbleiterspeicher, wie etwa ein EEPROM (elektrisch löschbarer, programmierbarer Nurlesespei­ cher) oder MROM (Masken-Nurlesespeicher) besitzt eine Speicherzellenstruktur, die in eine NOR-Logik oder eine NAND-Logik klassifiziert wird. Da sie den Vorteil besitzt, daß die Anzahl der Auswahltransistoren pro Zelle und die An­ zahl der Kontaktlöcher zwischen den Bitleitungen abnehmen kann, wird die NAND-Logik Speicherzellenstruktur in den mei­ sten nicht-flüchtigen Speichern verwendet. Eine solche NAND- Logik Speicherzelle besteht aus einer Mehrzahl von Einheits­ speichergruppen, die jeweils einen Speicherzellentransistor zum Speichern von Daten und Gruppenauswahlvorrichtungen zur Auswahl einer Einheitsspeichergruppe, in der ein ausgewähl­ ter Transistor enthalten ist, umfassen. Das US-Patent Nr. 4 142 176, erteilt am 27. Februar 1979, legt einen nicht­ flüchtigen Halbleiterspeicher mit einer Zellenanordnung of­ fen, in der die Gruppenauswahlvorrichtungen und ein NAND-Lo­ gik Speicherzellentransistor in Reihe miteinander verbunden sind. Wie in dem obigen Patent gezeigt, ist in einer Mehr­ zahl von Einheitsspeichergruppen, die eine Zellenanordnung bilden, ein Gruppenauswahltransistor zur Auswahl einer Spei­ chergruppe mit einer Mehrzahl von in Reihe geschalteten Speicherzellentransistoren zum Speichern von Daten in Reihe geschaltet, und eine Spannungsversorgungsleitung und eine Bitleitung sind jeweils mit beiden Enden des Gruppenauswahl­ transistors und des Speicherzellentransistors verbunden. Während eines Datenzugriffsvorgangs wird eine Spannung an die Bitleitung angelegt, und die Speicherzelle in einer Speichergruppe wird durch eine Gruppenoperation des Gruppen­ auswahltransistors ausgewählt. Jedoch ist in einer solchen NAND-Logik Speicherzellenstruktur eine Einheitsspeicher­ gruppe mit einer Bitleitung verbunden und ist wegen des not­ wendigerweise hohen Abstandes zwischen Bitleitungen nicht für eine hohe Integration des Speicherschaltkreises ge­ eignet.

Zum Überwinden dieses Nachteils wurde eine verbesserte Struktur vorgeschlagen, die zwei Einheitsspeichergruppen zeigt, die mit einer Bitleitung verbunden sind, wie in Fig. 4 gezeigt. Diese Struktur ist in der japanischen vorläufigen Patentveröffentlichung Nr. 2 65 170 offengelegt. Wie gezeigt, sind zwei parallele Einheitsspeichergruppen mit einer Bit­ leitung BL verbunden, die von einem Spaltendekodierer auf dem Chip ausgewählt wird. Gruppenauswahltransistoren MS10A, MS11A, MS20A und MS21A, die von einem Zeilendekodierer aus­ gewählt werden, und n Speicherzellentransistoren M10A, . . . M1nA, M20A, . . . M2nA, die von Wortleitungen WL0, . . . , WLn angetrieben werden, sind mit der Speichergruppe in Reihe ge­ schaltet. Der Grund weshalb zwei Gruppenauswahltransistoren mit einer Einheitsspeichergruppe verbunden sind, ist die un­ abhängige Auswahl zweier Einheitspeichergruppen, die mit ei­ ner Bitleitung verbunden sind. Während des Lesens und Schreibens von Daten wird nur einer der beiden Gruppenaus­ wahltransistoren von einer an den Chip angelegten Adresse in den logisch "hohen" Zustand gesetzt, und gleichzeitig wird nur eine ausgewählte Wortleitung von den Wortleitungen WL0, . . ., WLn in den logische "niedrigen" Zustand gesetzt. Wenn zum Beispiel als Ergebnis der Dekodierung einer Adresse ein Gruppenauswahlsignal SS0 und eine Wortleitung WL0 ausgewählt werden, werden die Gruppenauswahlsignale SS0 und SS1 in den logisch "hohen" beziehungsweise "niedrigen" gesetzt, und die Wortleitung WL0 wird in den logisch "niedrigen" Zustand ge­ setzt. Alle anderen Wortleitungen werden in den logisch "hohen" Zustand gesetzt. Der Gruppenauswahltransistor MS10A, der Bestandteil der Speichergruppe ist, ist ein Anreiche­ rungstransistor mit eine positiven Schwellspannung und der Gruppenauswahltransistor MS11A ist ein Verarmungstransistor mit einer negativen Schwellspannung. Die Speicherzellentran­ sistoren umfassen entsprechend dem programmierten Zustand entweder Anreicherungs- oder Verarmungstransistoren. Daher werden die Gruppenauswahltransistoren MS10A, MS11A und NS20A angeschaltet und der Gruppenauswahltransistor MS21A ausge­ schaltet. Die Bitleitung BL0 ist elektrisch mit einem Ver­ bindungspunkt A verbunden und durch den Gruppenauswahltran­ sistor MS21A von einem Verbindungspunkt B getrennt. Somit wird der Speicherzellentransistor M1nA leitend, und zwar un­ abhängig von dem programmierten Zustand, und ist in Abhän­ gigkeit von der Schwellspannung des Speicherzellentransi­ stors M10A, dessen Gate mit der Wortleitung WL0 verbunden ist, mit einem Erdanschlußpunkt c verbunden oder nicht. Wenn der Speicherzellentransistor M10A ein Verarmungstransistor ist, ist die Bitleitung BL0 elektrisch mit dem Erdanschluß­ punkt C verbunden. Wenn der Speicherzellentransistor M10A ein Anreicherungstransistor ist, ist die Bitleitung BL0 von dem Erdanschlußpunkt C isoliert. Auf diese Weise wird eine bestimmte Speicherzelle ausgewählt und die Spannung der aus­ gewählten Speicherzelle wird typischerweise von einem Lese­ verstärker (nicht gezeigt), der mit der Bitleitung verbunden ist, ausgelesen.

In einem Halbleiterspeicher mit dem in Fig. 4 gezeigten Aufbau wird der Spannungspegel der Wortleitungen WL0, . . ., WLn während des Bereitschaftszustands des Chips auf einen logisch "hohen" Wert gesetzt. Somit kann der Gatefilm des Speicherzellentransistors aufgrund der von diesem Spannungs­ pegel erzeugten Belastung, von während der Herstellung er­ zeugten Defekten oder dergleichen zerstört werden. In einem integrierten Halbleiterschaltkreis mit sehr hoher Integra­ tion mit in der Größe minimierten Zellen nimmt diese Mög­ lichkeit immer mehr zu. Wenn fehlerhafte Speicherzellentran­ sistoren auftreten, bleibt, selbst wenn die Fehler zum Bei­ spiel durch einen Fehlerkorrekturkode- (ECC-) Schaltkreis behoben werden, immer noch das Problem einer Zunahme eines unnötigen Stromverbrauchs, da von der an den während des Be­ reitschaftszustands zerstörten Gatefilm angelegten Wortlei­ tungsspannung ein Strompfad zum Erdanschlußpunkt gebildet wird.

Ein weiterer herkömmlicher, nicht-flüchtiger Halbleiter­ speicher mit einer NAND-Logik Zellenstruktur ist in Fig. 5 gezeigt. Der Schaltkreis der Fig. 5 ist in der koreanischen Patentanmeldung Nr. 1991-6569, eingereicht am 24 April 1991, offengelegt. Fig. 5 umfaßt im Vergleich mit dem Schaltkreis der Fig. 4 zusätzlich Schaltvorrichtungen MG1B, MG2B, . . ., die von einem Erdauswahlsignal GSS als Dekodiersignal ausge­ wählt werden. Durch Schalten der Vorrichtungen MG1B, MG2B, . . . wird jede Speichergruppe selektiv mit einem Erdanschluß­ punkt verbunden. Das bedeutet, daß die Schaltvorrichtungen NG1B, MG2B, . . . die Zunahme des Stromes im Bereitschaftszu­ stand der Speichervorrichtung beheben. Selbst wenn ein von den Wortleitungen WL0, . . ., WLn, den Bitleitungen BL0, BL1, . . . und den ersten und zweiten Gruppenauswahlsignalen SS0 und SS1 ausgewählter Transistor während des Bereitschaftszu­ standes einen Strompfad zum Erdanschlußpunkt bildet, wird eine Zunahme des Stromes aufgrund eines Defektes des Gate­ films des Transistors während des Bereitschaftszustandes des Chips verhindert, da die Schalttransistoren MG1B, MG2B, . . . während des Bereitschaftsmodus und des Lesemodus von dem Erdauswahlsignal GSS ausgeschaltet beziehungsweise ange­ schaltet werden. Auch wenn es nicht in der Zeichnung gezeigt ist, wird das Erdauswahlsignal GSS durch einen Dekodiervor­ gang eines Zeilendekodierer erzeugt. Während eines Auswahl­ vorgangs des Speicherzellentransistors wird ein Erdauswahl­ signal GSS im logisch "hohen" Zustand angelegt, und während anderer Vorgänge einschließlich des Bereitschaftsmodus wird ein Erdauswahlsignal GSS im logisch "niedrigen" Zustand an­ gelegt.

Jedoch wird mit zunehmender Packungsdichte des inte­ grierten Halbleiterschaltkreises die Linienbreite zwischen den auf dem Halbleitersubstrat geformten Metallbitleitungen sehr klein. Daher kann oft eine Überbrückung, die von einem Partikel während des Herstellungsprozesses verursacht wird, auftreten. Wenn das Überbrückungsphänomen zwischen Metallei­ tungen auftritt, ist es schwierig, dieses zu reparieren. In den Klassen der 64 Megabit oder 128 Megabit Halbleiterspei­ cher ist das Überbrückungsphänomen im Herstellungsprozeß ein großes Hindernis für eine hohe Integration.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen zuverlässigen, nicht-flüchtigen Halbleiterspeicher zur Verfügung zu stellen, der für eine höhere Packungsdichte auf dem Chip geeignet ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen nicht-flüchtigen Halbleiterspeicher mit einem geringen Leistungsverbrauch zur Verfügung zu stellen, der für eine hohe Integration des Chips geeignet ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen nicht-flüchtigen Speicher zur Verfügung zu stellen, bei dem das Überbrückungsphänomen zwischen Metallen in einem hochintegrierten Chip vermieden wird.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen nicht-flüchtigen Speicher mit einer NAND-Zellenstruk­ tur zur Verfügung zu stellen, bei dem ein unnötiger Strom­ verbrauch während es Bereitschaftszustandes des Chips ver­ mieden wird.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen nicht-flüchtigen Speicher mit einer NAND-Zellenstruk­ tur zur Verfügung zu stellen, bei dem die Designregeln ver­ einfacht werden.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen nicht-flüchtigen Speicher mit einer NAND-Zellenstruk­ tur zur Verfügung zu stellen, bei dem ein unnötiger Strom­ verbrauch während es Bereitschaftszustandes des Chips auf­ grund eines Defektes des Gatefilms eines Zellentransistors vermieden wird und der leicht mit einer höheren Packungs­ dichte auf dem Chip integriert werden kann.

Diese und weitere Aufgaben werden durch den in den bei­ gefügten Patentansprüchen definierten Halbleiterspeicher ge­ löst.

Entsprechend einem Gesichtspunkt der vorliegenden Erfin­ dung umfaßt ein nicht-flüchtiger Halbleiterspeicher mit ei­ ner Zellenanordnung, die aus einer Mehrzahl von Einheits­ speichergruppen in Zeilen- und Spaltenrichtung besteht, wo­ bei eine Mehrzahl von Speicherzellen, deren Kanäle in Reihe geschaltet sind, eine Einheitsspeichergruppe bilden, wenig­ stens zwei in Reihe mit einem Ende der Einheitsspeicher­ gruppe geschaltete und von einem gegebenen Gruppenauswahlsi­ gnal gesteuerte Gruppenauswahltransistoren und wenigstens zwei in Reihe mit dem anderen Ende der Einheitsspeicher­ gruppe geschaltete und von einem gegebenen Erdauswahlsignal gesteuerte Gruppenauswahl- und Erdauswahltransistoren, um somit eine Gruppenauswahlfunktion und eine Erdauswahlfunk­ tion zu besitzen. In dem nach der vorliegenden Erfindung ausgeführten, nicht-flüchtigen Halbleiterspeicher ist eine Bitleitung mit zwei Einheitspeichergruppen oder vier Ein­ heitspeichergruppen verbunden. Vorzugsweise wird die Anzahl der Einheitsspeichergruppen, die mit einer Bitleitung ver­ bunden ist, unter Berücksichtigung des Integrationsgrades des Chips und der Technik auf geeignete Weise ausgewählt. Wenigstens zwei Gruppenauswahl- und Erdauswahltransistoren (in der nachfolgenden Beschreibung wird zur besseren Be­ schreibung und zum besseren Verständnis der Ausdruck "Gruppenauswahl- und Erdauswahltransistor" verwendet, und es sollte festgestellt werden, daß der Gruppenauswahl- und Erd­ auswahltransistor eine Erdauswahlfunktion und eine Gruppen­ auswahlfunktion besitzt), die mit einer Einheitsspeicher­ gruppe in Reihe geschaltet sind, verhindern durch ihren nicht-leitenden Zustand, daß ein Strompfad gebildet wird, wenn eine Speichergruppe nicht ausgewählt ist.

Die Vorteile und Merkmale der vorliegenden Erfindung werden deutlicher aus der nachfolgenden Beschreibung in Ver­ bindung mit den beigefügten Zeichnungen.

Fig. 1A ist ein Schaltkreisdiagramm, das ein Ausfüh­ rungsbeispiel einer Zellenanordnung mit einer NAND-Logik Zellenstruktur nach der vorliegenden Erfindung zeigt.

Fig. 1B ist eine Draufsicht, die das Layout der Fig. 1A zeigt.

Fig. 2A ist ein Schaltkreisdiagramm, das ein weiteres Ausführungsbeispiel einer Zellenanordnung mit einer NAND-Lo­ gik Zellenstruktur nach der vorliegenden Erfindung zeigt.

Fig. 2B ist eine Draufsicht, die das Layout der Fig. 2A zeigt.

Fig. 3 ist ein Schaltkreisdiagramm, das einen Zeilende­ kodierer zeigt, der in den Schaltkreisen der Fig. 1A und 2A anwendbar ist.

Fig. 4 ist ein Schaltkreisdiagramm, das ein Beispiel ei­ ner Zellenanordnung mit einer NAND-Logik Zellenstruktur nach Stand der Technik zeigt.

Fig. 5 ist ein Schaltkreisdiagramm, das ein weiteres Beispiel eines Zellenanordnung mit einer NAND-Logik Zellen­ struktur nach Stand der Technik zeigt.

Wie in Fig. 1A gezeigt, besteht ein Merkmal einer Zel­ lenanordnung eines nicht-flüchtigen Halbleiterspeichers nach der vorliegenden Erfindung in der Tatsache, daß eine Spei­ chergruppe einen ersten Gruppenauswahltransistor, Speicher­ zellentransistoren und einen zweiten Gruppenauswahltransi­ stor umfaßt, die in Reihe miteinander verbunden sind. Entwe­ der der erste oder der zweite Gruppenauswahltransistor wer­ den von einem Erdsignal anstelle von einem Gruppenauswahlsi­ gnal gesteuert. Somit wird der Strompfad, der durch eine Zerstörung des Gatefilms eines Speicherzellentransistors er­ zeugt wird, nicht gebildet.

In dem Aufbau der Fig. 1A teilen sich zwei Speichergrup­ pen eine Bitleitung. Jede Speichergruppe einer NAND-Struktur ist so aufgebaut, daß ein Gruppenauswahltransistor in Reihe mit beiden Seiten der in Reihe geschalteten Speicherzellen­ transistoren geschaltet ist. Das bedeutet, daß ein Gruppen­ auswahltransistor MS10C, der von einem Gruppenauswahlsignal SS0 gesteuert wird, ein Gruppenauswahltransistor MS11C, der von einem Gruppenauswahlsignal SS1 gesteuert wird, Speicher­ zellentransistoren M10C, . . . , M1nC, die von Wortleitungen WL0, . . . , WLn gesteuert werden, ein Gruppenauswahl- und Erd­ auswahltransistor MG10C, der von einem Erdauswahlsignal GS0 gesteuert wird, und ein Gruppenauswahl- und Erdauswahltran­ sistor MG11C, der von einem Erdauswahlsignal GS1 gesteuert wird, der Reihe nach zu einer ersten Speichergruppe in Reihe geschaltet sind. Alle anderen Speichergruppen sind auf die­ selbe Weise wie die erste Speichergruppe aufgebaut. Daher sind in einer Speichergruppe n Speicherzellentransistoren, zwei Gruppenauswahltransistoren, die mit einem Ende der n Speicherzellentransistoren verbunden sind, und zwei Gruppen­ auswahl- und Erdauswahltransistoren, die mit dem anderen Ende der n Speichertransistoren verbunden sind, in Reihe ge­ schaltet. Die Spannungspegel der Erdauswahlsignale GS0 und GS1, die mit Steuerungsanschlüssen der Gruppenauswahl- und Erdauswahltransistoren verbunden sind, werden in geeigneter Weise durch den Betriebszustand auf dem Chip bestimmt. Wäh­ rend des Bereitschaftszustandes, wenn Erdauswahlsignale GS0 und GS1 mit einem Erdspannungspegel angelegt werden, sind die Gruppenauswahl- und Erdauswahltransistoren MG10C und MG20C der ersten und zweiten Speichergruppen und die Grup­ penauswahltransistoren MG31C und MG41C der dritten und vier­ ten Speichergruppen ausgeschaltet. Daher wird während des Bereitschaftszustandes, selbst wenn der Gatefilm eines Speicherzellentransistors der ersten bis vierten Speicher­ gruppen zerstört wird, kein Strompfad gebildet. Folglich wird ein unnötiger Stromverbrauch während des Bereitschafts­ zustandes verhindert. Die Gruppenauswahltransistoren beste­ hen aus einem Verarmungstransistor und einem Anreicherungs­ transistor bezüglich der einen Speichergruppe. Die Speicher­ zellentransistoren werden selektiv programmiert, so daß sie entweder Anreicherungs- oder Verarmungstransistoren sind.

Die Erdauswahl- und Gruppenauswahltransistoren bestehen aus einem Verarmungstransistor und einem Anreicherungstransistor bezüglich der einen Speichergruppe. In diesem Fall bestehen die Gruppenauswahltransistoren und die Gruppen- und Erdaus­ wahltransistoren jeweils aus Verarmungs- und Anreicherungs­ transistoren, deren Reihenfolge unter Berücksichtigung der daran angelegten Steuerungssignale auf geeignete Weise be­ stimmt werden kann.

Wie in Fig. 1B gezeigt, sind auf der typischerweise aus einem Metall gebildeten Bitleitung die Gruppenauswahltransi­ storen, Speicherzellentransistoren und Gruppenauswahl- und Erdauswahltransistoren in Reihe geschaltet. Die Gruppenaus­ wahlsignale SS0 und SS1, die Wortleitungen WL0, . . . , WLn und die Erdauswahlsignale GS0 und GS1 zum Steuern dieser Transi­ storen sind an einem Kreuzungspunkt zwischen jedem Steue­ rungssignal und jedem Transistor verbunden, um entsprechend an jeden Transistor angelegt zu werden. Eine Mehrzahl von Bitleitungskontakten, die in schwarzer Farbe gezeigt sind, sind sowohl in der Zeilenrichtung als auch in der Spalten­ richtung geformt. Die Bitleitungskontakte verbinden die Bit­ leitung mit den Speichergruppen.

Fig. 2A zeigt ein weiteres Ausführungsbeispiel eines nicht-flüchtigen Speichers mit einer NAND-Zellenanordnung. Während in Fig. 1A zwei Speichergruppen mit einer Bitleitung verbunden sind, sind in Fig. 2A vier Speichergruppen mit ei­ ner Bitleitung verbunden, um den Abstand zwischen den auf dem Chip gebildeten Bitleitungen zu erhöhen. Somit können das Chipdesign und das Herstellungsverfahren leicht durchge­ führt werden. Der Aufbau jeder Speichergruppe umfaßt Aus­ wahltransistoren, Speicherzellentransistoren und Gruppenaus­ wahl- und Erdauswahltransistoren, die in Reihe geschaltet sind. Das bedeutet, daß Gruppenauswahltransistoren MS10D und MS11D, die von Gruppenauswahlsignalen SS0 und SS1 gesteuert werden, und Gruppenauswahl- und Erdauswahltransistoren MG10D und MG11D, die von Erdauswahlsignalen GS0 und GS1 gesteuert werden, jeweils zu beiden Seiten von Speicherzellentransi­ storen M10D, . . . , M1nD, die von Wortleitungen WL0, . . . , WLn gesteuert werden, angeschlossen sind. Jeder Kanal jeder Speichergruppe (Fig. 2A zeigt vier Speichergruppen) ist ge­ meinsam mit einer Bitleitung verbunden. Die Gruppenauswahl­ transistoren bestehen aus einem Verarmungstransistor und ei­ nem Anreicherungstransistor bezüglich einer Speichergruppe, und die Speicherzellentransistoren sind alles Anreicherungs­ transistoren. Die Erdauswahl- und Gruppenauswahltransistoren bestehen aus einem Verarmungstransistor und einem Anreiche­ rungstransistor bezüglich einer Speichergruppe. In diesem Fall bestehen die Gruppenauswahltransistoren und die Grup­ penauswahl- und Erdauswahltransistoren jeweils aus Verar­ mungstransistoren und Anreicherungstransistoren, und ihre Reihenfolge kann im Hinblick auf die daran angelegten Steue­ rungssignale auf geeignete Weise bestimmt werden. Bei einem solchen Aufbau kann, da der unnötige Strompfad aufgrund ei­ nes Zusammenbruchs des Gatefilms einer Speicherzelle während des Bereitschaftszustands wegen des Gruppen- und Erdauswahl­ transistors nicht auftritt, ein nicht-flüchtiger Halbleiter­ speicher mit niedrigen Leistungsverbrauch erzeugt werden. Da außerdem vier Speichergruppen gemeinsam mit einer Bitleitung verbunden sind, wird der Abstand zwischen den Leitungen im Vergleich mit dem Schaltkreis der Fig. 1A vergrößert. Daher wird das Kurzschlußproblem, das durch das geringe Intervalle zwischen den Bitleitungen verursacht wird, gelöst, und gleichzeitig kann das Design eines sehr hoch integrierten Halbleiterschaltkreises und dessen Herstellungsverfahren er­ leichtert werden. Ein Layout des Schaltkreises der Fig. 2A ist in Fig. 2B gezeigt. Vier Speichergruppen sind gemeinsam mit einer Bitleitung verbunden, und als Ergebnis wird der Abstand zwischen benachbarten Bitleitungen vergrößert. Daher wird das Layout vergrößert und ein Überbrückungsphänomen des Metalls, das während des Herstellungsverfahrens auftritt, wird verhindert.

Fig. 3 zeigt einen Zeilendekodierer zum Dekodieren der in den Fig. 1A und 2A gezeigten Steuerungssignale SS0, SS1, WL0, . . . , WLn, GS0 und GS1. Zusätzlich zu den in Fig. 3 gezeigten Speichergruppen ist entsprechend dem Integrations­ grad eine Mehrzahl von Speichergruppen in den Zeilen- und Spaltenrichtungen vorgesehen. Der Zeilendekodierer ist durch einen gestrichelten Linienblock angedeutet, und Fig. 3 zeigt zwei Zeilendekodierer. Von einem Vordekodierer, der nicht in Fig. 3 gezeigt ist, werden die Signale GS0, GS1, S0, . . . , Sn und SS0, . . . , SS3 erzeugt. Der Schaltkreisaufbau des Vorde­ kodierers ist zum Beispiel in der koreanischen Patentanmel­ dung Nr. 1992-20209, eingereicht am 30. Oktober 1992, be­ schrieben. Wenn die Ausgangssignale des Vordekodierer an den Zeilendekodierer der Fig. 3 angelegt werden und Signale P1, Q1 und R1, die durch die Kombination einer externen Adresse erzeugt werden, an ein NOR-Gatter 12A angelegt werden, wer­ den jeweils vorgegebene Gruppenauswahlsignale, Wortleitungen und Erdauswahlsignale durch das Dekodieren der Signale P1, Q1 und R1 ausgewählt. Während des Auswahlvorgangs wird das Gruppenauswahlsignal in den logisch "hohen" Zustand und die Wortleitung in den logisch "niedrigen" Zustand gebracht, wo­ durch eine gegebene Speicherzelle ausgewählt wird. Das Erd­ auswahlsignal wird nur dann in den logisch "hohen" Zustand gesetzt, wenn die Speichergruppe ausgewählt ist, und in den anderen Fällen wird das Erdauswahlsignal in den logisch "niedrigen" Zustand gesetzt. In Fig. 3 ist jeder Verarmungs­ transistor eine Vorladevorrichtung, und solche Vorladevor­ richtungen sind in der Technik wohlbekannt und sind zum Bei­ spiel in der koreanischen Patentanmeldung Nr. 1989-16428, eingereicht am 13. November 1989, offengelegt.

Ein Datenzugriffsvorgang wird nun unter Bezugnahme auf die Fig. 1A bis 3 beschrieben. Es ist für den Schaltkreis der fig. 3 klar, daß die Erdauswahlsignale GS0 und GS1 von derselben Adresse wie von der Adresse zur Auswahl einer Bitleitung freigegeben werden. Wenn die Bitleitung BL0 der Fig. 1A ausgewählt wird, wird das Erdauswahlsignal GS0 auf den logisch "hohen" Wert gesetzt, und GS1 wird auf den logisch "niedrigen" Wert besetzt. Wenn die Bitleitung BL1 ausgewählt wird, wird das Erdauswahlsignal GS0 auf den logisch "niedrigen" Wert gesetzt, und GS1 wird auf den logisch "hohen" Wert gesetzt. Wenn die Bitleitung nicht ausgewählt ist oder die Vorrichtung sich im Bereitschaftszustand befin­ det, werden die Erdauswahlsignale GS0 und GS1 auf den lo­ gisch "niedrigen" Zustand gesetzt. Da die Gruppenauswahl- und Erdauswahltransistoren MG11C, MG21C, MG30C und MG40C al­ les Verarmungstransistoren sind und MG10C, MG20C, MG31C und MG41C alles Anreicherungstransistoren sind, wird ein ent­ sprechender Vorgang beim Anlegen der Erdauswahlsignale GS0 und GS1 durchgeführt. Das bedeutet, daß, wenn die Bitleitung BL0 ausgewählt wird, die Gruppenauswahl- und Erdauswahltran­ sistoren MG31C und MG41C nicht-leitend werden, wodurch der Strompfad zwischen der Bitleitung BL1 und dem Erdspannungs­ anschluß unterbrochen wird. Wenn die Bitleitung BL1 ausge­ wählt wird, werden die Gruppenauswahl- und Erdauswahltransi­ storen MG10C und MG20C nicht-leitend, wodurch der Strompfad zwischen der Bitleitung BL0 und dem Erdspannungsanschluß un­ terbrochen wird. Dieses Dekodierverfahren wird aufidenti­ sche Weise auch auf den Schaltkreis der Fig. 2A angewendet.

Während bevorzugte Ausführungsbeispiele der vorliegenden Erfindung besonders gezeigt und beschrieben worden sind, ist für den Fachmann klar, daß die nachstehenden und weitere Än­ derungen in der Form und in Details durchgeführt werden kön­ nen, ohne vom Umfang und Wesen der vorliegenden Erfindung abzuweichen. Es ist zum Beispiel möglich, die Gruppenaus­ wahltransistoren und Gruppenauswahl- und Erdauswahltransi­ storen selektiv durch Verwendung von Verarmungs- oder Anrei­ cherungstransistoren unter Berücksichtigung des Steuerungs­ signals auszuführen. Auch wenn zwei mit einer Bitleitung verbundene Einheitsspeichergruppen und vier mit einer Bit­ leitung verbundene Einheitsspeichergruppen gezeigt wurden, kann eine Bitleitung mit mehreren Einheitsspeichergruppen verbunden werden. Weiterhin kann ein verbesserter Zeilende­ kodierer in dem Zeilendekodierer zum Betrieb der in den Fig. 1A und 2A gezeigten Zellenanordnungsstruktur verwendet werden, um den Effekt zu verstärken.

Wie aus der vorstehenden Beschreibung offensichtlich, besitzt der nicht-flüchtige, integrierte Halbleiterspeicher mit einer NAND-Logik Speicherzellenstruktur nach der vorlie­ genden Erfindung eine Zellenanordnungsstruktur mit einer Reihenverbindung zwischen Gruppenauswahlvorrichtungen und Gruppenauswahl- und Erdauswahlvorrichtungen. Daher wird der unnötige Stromverbrauch während des Bereitschaftszustandes verhindert, und ein integrierter Halbleiterschaltkreis mit niedrigem Leistungsverbrauch kann erhalten werden. Außerdem wird das Brückenbildungsphänomen zwischen Metallen unter­ drückt. Selbst wenn das Brückenbildungsphänomen auftritt, kann es leicht durch einen Fehlerkorrekturkode- (ECC-) Schaltkreis repariert werden. Der erfindungsgemäße, nicht­ flüchtige Halbleiterspeicher mit einer NAND-Zellenstruktur trägt in großem Maße zur Leistungsverbesserung von sehr hoch integrierten, nicht-flüchtigen Halbleiterspeichern der 64 Megabit- oder 256 Megabitklassen bei.

Claims (12)

1. Nicht-flüchtiger Halbleiterspeicher mit einer Zellen­ anordnung, die aus einer Mehrzahl von Einheitsspeichergrup­ pen in Zeilen- und Spaltenrichtung besteht, wobei eine Mehr­ zahl von Speicherzellen (M10C, . . . , M1nc), deren Kanäle in Reihe geschaltet sind, eine Einheitsspeichergruppe bilden, dadurch gekennzeichnet, daß der nicht-flüchtige Halbleiter­ speicher umfaßt:
wenigstens zwei in Reihe mit einem Ende der Einheits­ speichergruppe geschaltete und von einem gegebenen Gruppen­ auswahlsignal (SS0, SS1) gesteuerte Gruppenauswahltransisto­ ren (MS10C, MS11C); und
wenigstens zwei in Reihe mit dem anderen Ende der Ein­ heitsspeichergruppe geschaltete und von einem gegebenen Erd­ auswahlsignal (GS0, GS1) gesteuerte Gruppenauswahl- und Erd­ auswahltransistoren (MG10C, MG11C), um somit eine Gruppen­ auswahlfunktion und eine Erdauswahlfunktion zu besitzen.

2. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Gruppenauswahltransistoren einen Verarmungstransistor und einen Anreicherungstransistor umfassen.

3. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Gruppenauswahl- und Erdaus­ wahltransistoren einen Verarmungstransistor und einen Anrei­ cherungstransistor umfassen.

4. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Gruppenauswahlsignal und das Erdauswahlsignal von einem gegebenen Zeilendekodierer er­ zeugt werden.

5. Nicht-flüchtiger Halbleiterspeicher mit einer Zellen­ anordnung, die aus einer Mehrzahl von Einheitsspeichergrup­ pen in Zeilen- und Spaltenrichtung besteht, wobei eine Mehr­ zahl von Speicherzellen (M10C, . . . , M1nC), deren Kanäle in Reihe geschaltet sind, eine Einheitsspeichergruppe bilden, dadurch gekennzeichnet, daß der nicht-flüchtige Halbleiter­ speicher umfaßt:
eine Bitleitung, die mit zwei Einheitspeichergruppen aus der Mehrzahl von Einheitspeichergruppen verbunden ist;
wenigstens zwei in Reihe mit einem Ende der Einheits­ speichergruppe geschaltete und von einem gegebenen Gruppen­ auswahlsignal (SS0, SS1) gesteuerte Gruppenauswahltransisto­ ren (MS10C, MS11C); und
wenigstens zwei in Reihe mit dem anderen Ende der Ein­ heitsspeichergruppe geschaltete und von einem gegebenen Erd­ auswahlsignal (GS0, GS1) gesteuerte Gruppenauswahl- und Erd­ auswahltransistoren (MG10C, MG11C), um somit eine Gruppen­ auswahlfunktion und eine Erdauswahlfunktion zu besitzen.

6. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß die Gruppenauswahltransistoren einen Verarmungstransistor und einen Anreicherungstransistor umfassen.

7. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß die Gruppenauswahl- und Erdaus­ wahltransistoren einen Verarmungstransistor und einen Anrei­ cherungstransistor umfassen.

8. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß das Gruppenauswahlsignal und das Erdauswahlsignal von einem gegebenen Zeilendekodierer er­ zeugt werden.

9. Nicht-flüchtiger Halbleiterspeicher mit einer Zellen­ anordnung, die aus einer Mehrzahl von Einheitsspeichergrup­ pen in Zeilen- und Spaltenrichtung besteht, wobei eine Mehr­ zahl von Speicherzellen (M10D, . . . , M1nD), deren Kanäle in Reihe geschaltet sind, eine Einheitsspeichergruppe bilden, dadurch gekennzeichnet, daß der nicht-flüchtige Halbleiter­ speicher umfaßt:
eine Bitleitung, die mit vier Einheitspeichergruppen aus der Mehrzahl von Einheitspeichergruppen verbunden ist;
wenigstens zwei in Reihe mit einem Ende der Einheits­ speichergruppe geschaltete und von einem gegebenen Gruppen­ auswahlsignal (SS0, SS1) gesteuerte Gruppenauswahltransisto­ ren (MS10D, MS11D); und
wenigstens zwei in Reihe mit dem anderen Ende der Ein­ heitsspeichergruppe geschaltete und von einem gegebenen Erd­ auswahlsignal (GS0, GS1) gesteuerte Gruppenauswahl- und Erd­ auswahltransistoren (MG10D, MG11D), um somit eine Gruppen­ auswahlfunktion und eine Erdauswahlfunktion zu besitzen.

10. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, daß die Gruppenauswahltransistoren einen Verarmungstransistor und einen Anreicherungstransistor umfassen.

11. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, daß die Gruppenauswahl- und Erdaus­ wahltransistoren einen Verarmungstransistor und einen Anrei­ cherungstransistor umfassen.

12. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, daß das Gruppenauswahlsignal und das Erdauswahlsignal von einem gegebenen Zeilendekodierer er­ zeugt werden.