DE69412404T2 - Nicht-flüchtiger Halbleiterspeicher mit Wortleitungs- Redundanz - Google Patents

Description

• Die vorliegende Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher, der vollständig oder teilweise, gleichzeitig oder an einer oder mehrerer Leitungen elektrisch gelöscht werden kann und auf welchen als Flash Memory bezug genommen wird. Spezieller befaßt sich die Erfindung mit einem redundanten Wortleitungs-Flash-Memory, bei dem fehlerhafte Speicherzellen durch redundante Speicherzellen in Einheiten einer Wortleitung ersetzt werden.
• In den letzten Jahren hat man sich auf dem Gebiet nichtflüchtiger Speicher bemüht, ein Element mit einer Zellenstruktur zu entwickeln, die das elektrische Restaurieren von Daten ermöglicht, geringe Kosten pro Bit ermöglicht, eine Verkleinerung verwirklicht und eine hohe Speicherkapazität bietet. Dies hat das Ziel, magnetische Speichermedien durch Halbleiterspeicher zu ersetzen. Eine Zellenstruktur zur Verwirklichung einer hohen Speicherkapazität und geringer Kosten ist eine Struktur mit einem Transistor pro Zelle, wobei, ähnlich wie bei der Zellenstruktur eines EPROM, jede Zelle ein einzelnes scshwimmendes Gate aufweist.
• Selbst bei einem Flash Memory wird Redundanz, das heißt die Technologie, fehlerhafte Speicherzellen durch redundante Reserve-Speicherzellen zu ersetzen, mit der Bemühung einer Verbesserung der Produktionsausbeute implementiert.
• Wenn Redundanz in einen DRAN oder einen SRAM implementiert wird, so werden alle Speicherzellen einer Zelle oder Spalte ersetzt, zu der eine fehlerhafte Speicherzelle gehört. Wenn man insbesondere annimmt, daß die Richtung einer Wortleitung als Zeile betrachtet wird und die Richtung einer Bitleitung als Spalte betrachtet wird, so werden, wenn der Versuch unternommen wird, Zeilen(wortleitungs-)redundanz herzustellen, eine oder mehrere redundante Wortleitungen und am den Zeilen der Wortleitungen anzuschließende Speicherzellen vorbereitet, wobei dann eine Wortleitung, an der eine fehlerhafte Speicher zelle angeschlossen ist, durch die redundante Wortleitung ersetzt wird. Das Ersetzen kann in der Anzahl der vorbereiteten redundanten Wortleitungen wiederholt werden. Wenn der Versuch unternommen wird, Spaltenredundanz herzustellen, so werden, ähnlich zu der Zeilenredundanz, eine oder mehrere redundante Bitleitungen und an den Spalten der Bitleitungen anzuschließende Speicherzellen vorbereitet, wobei dann eine Bitleitung, an der eine fehlerhafte Speicherzelle angeschlossen ist, durch die redundante Bitleitung ersetzt wird.
• Bei einem konventionellen Flash Memory ist Zeilenredundanz wegen einer überschüssig gelöschten Zelle schwierig zu verwirklichen. Wenn während des Löschvorgangs überschüssige Elektronen aus dem Floating Gate einer Speicherzelle herausgezogen werden, so wird das Floating Gate positiv. Selbst wenn die Speicherzelle nicht ausgewählt ist, so fließt eine Leckstrom durch die Bitleitung, an welche die Speicherzelle angeschlossen ist. Daraus ergibt sich, daß kein korrektes Auslesen erfolgen kann. Auf diese Speicherzelle wird als überschüssig gelöschte Zelle bezug genommen.
• Wie oben beschrieben, wird in einem Flash Memory das Löschen durch das Anlegen einer hohen Spannung an der gemeinsamen Sourceleitung und durch das Erden aller Wortleitungen in einem Block erreicht. Da die Wortleitungen geerdet sind, werden die Bedingungen zum Löschen auf alle Speicherzellen angewandt, die an die ersetzte Wortleitung angeschlossen sind. Ein Schreiben wird bezüglich der Speicherzellen, die an die ersetzte Wortleitung angeschlossen sind, nicht durchgeführt. Daher werden die Speicherzellen, nachdem das Löschen einige Male durchgeführt wurde, auf jeden Fall in einen überschüssig gelöschten Zustand versetzt. Daher ist es schwierig, Zeilenredundanz in einen Flash Memory zu implementieren.
• Im allgemeinen liegen die physikalischen Worleitungen unterhalb der Bitleitungen, wenn sie auf den Chip aufgebracht sind. Beim Herstellungsprozeß werden Wortleitungen in einem früheren Stadium gebildet als Bitleitungen. Die Wahrscheinlichkeit, daß ein Fehler aufgrund von anhaftendem Staub oder dergleichen auftritt, ist bei Worleitungen größer als bei Bitleitungen. Es ist daher erwünscht, daß nicht nur Redundanz bezüglich Bitleitungen sondern auch Redundanz bezüglich Wortleitungen durchgeführt wird.
• Es ist eine Aufgabe der vorliegenden Erfindung, einen Flash Memory zu verwirklichen, der Zeilen(wortleitungs-) redundanz ermöglicht.
• Diese Aufgabe wird durch eine Speichervorrichtung gelöst, wie in Anspruch 1 ausgeführt.
• Ein nichtflüchtiger Halbleiterspeicher gemäß der vorliegenden Erfindung weist eine Vielzahl von Wortleitungen auf; eine Vielzahl von Bitleitungen, die senkrecht zu den Wortleitungen angeordnet sind, und eine Vielzahl nichtflüchtiger Speicherzellen, von denen jede eine an eine der Wortleitungen angeschlossene Steuerelektrode enthält, eine erste Elektrode, die an eine der Bitleitun gen angeschlossen ist, und eine zweite Elektrode, die an eine von Sourceleitungen angeschlossen ist. Der nichtflüchtige Halbleiterspeicher weist weiterhin eine oder mehrere redundante Wortleitungen auf sowie eine Vielzahl redundanter nichtflüchtiger Speicherzellen; von denen jede eine an eine der redundanten Wortleitungen angeschlossene Steuerelektrode enthält, eine erste Elektrode, die an eine der Bitleitungen angeschlossen ist, und eine zweite Elektrode, die an eine der Sourceleitungen angeschlossen ist. In dem nichtflüchtigen Halbleiterspeicher wird Zeilenredundanz implementiert, so daß, im Falle des Auftretens von Fehlern in der nichtflüchtigen Speicherzelle, die redundanten Wortleitungen verwendet werden, um die fehlerhafte Speicherzelle durch die redundante, nichtflüchtige Speicherzelle in Einheiten einer Wortleitung zu ersetzen. Die Sourceleitungen sind durch eine Vielzahl von Leitungen verwirklicht, die in einer einemdeutigen Entsprechung und parallel zu den Wortleitungen angeordnet sind. Die Sourceleitungen sind an eine erste gemeinsame Sourceleitung über erste Schaltmittel angeschlossen, deren Gates an die Wortleitungen angeschlossen sind und selektiv vermöge einer zum Lesen und des Schreiben an die Wortzeilen angelegte Spannung leiten. Die Sourceleitungen sind an eine zweite gemeinsame Sourceleitung über zweite Schaltmittel angeschlossen, welche zum Löschen leiten.
• Der gegenwärtige Anmelder hat in der Japanischen Patentanmeldung Nr. 4-6755 einen Flash Memory offenbart, bei dem Sourceleitungen parallel und in einer eineindeutigen Entsprechung zu Wortleitungen angeordnet sind. Der Flash Memory enthält Schaltmittel, die von einem an die Wortleitungen angelegten Signal getrieben werden und an den Sourceleitungen installiert sind, so daß nur eine Sourceleitung, an der eine ausgewählte nichtflüchtige Speicherzelle angeschlossen ist, ausgewählt werden und an eine gemeinsame Sourceleitung mit einer gegebenen Spannung zum Lesen und Schreiben angeschlossen werden kann. Durch Anwendung dieser Konfiguration auf einen Flash Nemory, in welchen Wortredundanz implementiert wird, kann das Problem, daß überschüssiges Löschen in einer ersetzten nichtflüchtigen Speicherzelle auftritt, gelöst werden.
• Bei einer Ausführung der vorliegenden Erfindung wird zum Lesen eine Sourceleitung, an der eine betroffene Speicherzelle angeschlossen ist, selektiv an die erste gemeinsame Sourceleitung angeschlossen, wobei die anderen Sourceleitungen in einen erdfreien Zustand gebracht werden. Während des Lesens befinden sich daher die Sourceleitungen nichtflüchtiger Speicherzellen, die an einer ersetzten Wortleitung angeschlossen sind, in einem erdfreien Zustand. Selbst wenn die nichtflüchtigen Speicherzellen in einen überschüssig gelöschten Zustand eintreten, fließt durch die Bitleitungen kein Strom in die nichtflüchtigen Speicherzellen, so daß das Lesen an die Bitleitungen angeschlossener, nichtflüchtiger Speicherzellen nicht ungünstig beeinflußt wird.
• Zum besseren Verständnis der Erfindung und um zu zeigen, wie dieselbe in die Tat umgesetzt werden kann, wird nun ausschließlich beispielhaft auf die beigefügten Zeichnungen bezug genommen:
• Fig. 1 zeigt eine Zellenstruktur in einem Flash Nemory;
• Figuren 2A bis 2C sind erläuternde Diagramme, welche die Verfahren des Lesens, des Schreibens und des Löschens bei einem Flash Memory zeigen.
• Fig. 3 zeigt eine Konfiguration eines gewöhnlichen Flash Nemory, in den Spaltenredundanz implementiert ist;
• Fig. 4 ist eine Draufsicht, die eine Zellenmatrix in dem Flash Nemory nach Fig. 3 zeigt;
• Fig. 5 ist ein erläuterndes Diagramm, welches überschüssiges Löschen zeigt;
• Fig. 6 ist ein erläuterndes Diagramm, welches ein Problem zeigt, das auftritt, wenn Wortredundanz in einen gewöhnlichen Flash Memory implementiert wird;
• Fig. 7 zeigt eine Konfiguration eines Flash Memory gemäß der ersten Ausführung der vorliegenden Erfindung;
• Fig. 8 ist eine Draufsicht, die eine Zellenmatrix in dem Flash Memory der ersten Ausführung zeigt;
• Fig. 9 zeigt eine Konfiguration eines Flash Memory gemäß der zweiten Ausführung der vorliegenden Erfindung;
• Fig. 10 ist eine Draufsicht, die eine Zellenmatrix in dem Flash Memory der zweiten Ausführung zeigt;
• Fig. 11 zeigt eine Konfiguration eines Flash Memory gemäß der dritten Ausführung der vorliegenden Erfindung;
• Fig. 12 ist eine Draufsicht, die eine Zellenmatrix in dem Flash Memory der dritten Ausführung zeigt.
• Bevor zur detaillierten Beschreibung der bevorzugten Ausführungen der vorliegenden Erfindung übergegangen wird, werden zum besseren Verständnis der Unterschiede zwischen der vorliegenden Erfindung und dem Stand der Technik Flash Memories des Standes der Technik beschrieben.
• Fig. 1 zeigt ein Beispiel einer typischen Zellenstruktur für einen Flash Memory.
• In Fig. 1 bezeichnet die Bezugsziffer 201 eine Steu erelektrode (oder Steuergate (CG)); 202 bezeichnet ein Floating Gate (FG); 203 bezeichnet eine Source (S); 204 bezeichnet einen Drain (D); 205 bezeichnet ein Substrat (Basis), das mit einer Oxidschicht beschichtet ist; 211 bezeichnet eine Wortleitung, die an das Steuergate 201 angeschlossen ist; und 214 bezeichnet eine Bitleitung, die an den Drain 204 angeschlossen ist. Eine Tunneloxidschicht ist zwischen dem Floating Gate 202 und der Basis 205 angeordnet.
• Figuren 2A bis 2C sind erläuternde Diagramme, welche die Verfahren des Lesens, des Schreibens und des Löschens bei einem Flash Memory zeigen. Fig. 2A zeigt ein Leseverfahren. Fig. 2B zeigt ein Schreibverfahren. Fig. 2C zeigt ein Löschverfahren.
• Wie in Fig. 2A gezeigt ist, werden zum Lesen eines Flash Memory, ähnlich wie beim Lesen eines EPROM, O V an eine Source angelegt, etwa 1 V werden an einen Drain (Bitleitung) angelegt, und etwa 5 V werden an ein Steuergate (Wortleitung) angelegt. Ein Leseverstärker bestimmt daraufhin, ob durch die Bitleitung Strom fließt. Wie in Fig. 2B gezeigt ist, werden zum Schreiben O V an eine Source 5 angelegt, etwa 6 V werden an einen Drain D angelegt, und etwa 12 V werden an ein Steuergate CG angelegt.
• Dies führt dazu, daß ein Lawinendurchbruch in der Umgebung des Drain auftritt. Aus dem Lawinendurchbruch resultierende Thermionen werden dann in das Floating Gate FG injiziert. Wie in Fig. 2C gezeigt, werden zum Löschen etwa 10 V an die Source 5 angelegt, der Drain D ist offen, und etwa O V werden an das Steuergate CG angelegt. Ein elektrisches Feld hoher Intensität wird dann zwischen dem Floating Gate FG und der Source S angelegt. Aufgrund eine S resultierenden Fowl er-Nordheim-Tunneleffektes werden Elektronen aus dem Floating Gate FG zur Source S gezogen. Die Source ist an eine gemeinsame Leitung angeschlossen. Das Löschen wird bei allen Zellen durchgeführt, die an die gemeinsame Sourceleitung angeschlossen sind. Es ist zu beachten, daß alle Elektroden unter Berücksichtigung der Beziehungen zwischen Drains und Sources benannt sind, die durch die Bedingungen beim Lesen festgelegt sind. Aus Gründen der Bequemlichkeit werden diese Namen gleichermaßen für das Schreiben und das Löschen verwendet. Dies bedeutet, daß auf an Bitleitungen angeschlossene Elektroden unabhängig von ihrer Betriebsart als Drains bezug genommen wird.
• Wie oben beschrieben wird selbst bei einem Flash Memory Redundanz implementiert, d. h. eine Technologie zum Ersetzen fehlerhafter Speicherzellen durch redundante Reserve-Speicherzellen.
• Fig. 3 zeigt die Konfiguration eines gewöhnlichen Flash Memory, in den Spaltenredundanz implementiert ist. Fig. 4 ist eine Draufsicht, die eine Zellenmatrix in dem Flash Memory zeigt.
• In den Figuren 3 und 4 bezeichnen WL1, WL2, etc. und WLN Wortleitungen; BL1, BL2, etc. und BLN bezeichnen Bitleitungen; Ce11, Ce12, etc. und Cemn (m und n sind positive ganze Zahlen) bezeichnen Speicherzellen; CS1 bezeichnet eine Sourceleitung; DWL1 und DWL2 bezeichnen eine redundante Wortleitung; DBL1 und DBL2 bezeichnen redundante Bitleitungen; DCe11, DCe12, etc. und Dceij (wobei i = m und j = 2) bezeichnen redundante Speicherzellen.
• Die Bezugsziffer 23 bezeichnet einen Zeilendekodierer; 33 bezeichnet einen Spaltendekodierer; 43 bezeichnet einen Schalterbereich zur Zeilenauswahl; 44 bezeichnet einen Schalterbereich zur Auswahl redundanter Zeilen; 53 bezeichnet einen Schreibverstärker und einen Leseverstärker; 73 bezeichnet einen Steuerschaltkreis für die Sourceleitung; und 83 bezeichnet einen Redundanz-Positionsspeicher ROM und einen Konsistenzdetektor.
• Da diese Konfiguration wohlbekannt ist, wird ihre detaillierte Beschreibung fortgelassen. In der Zeichnungen ist die Sourceleitung CSL parallel zu den Wortleitungen in der Speichermatrix angeordnet. Jedoch kann die Sourceleitung parallel zu den Bitleitungen angeordnet werden.
• Fig. 3 zeigt ein Beispiel eines Flash Memory, in welchen Spaltenredundanz implementiert ist. Wie oben beschrieben ist es jedoch, aufgrund des Auftretens überschüssig gelöschter Zellen in einem gewöhnlichen Flash Memory, schwierig, eine Zeilenredundanz zu verwirklichen. Die überschüssig gelöschte Zelle wird weiter unten beschrieben.
• Wie mit Bezug auf die Figuren 2A bis 2C beschrieben wurde, basiert das Speichern von Information in einem Flash Memory auf der Tatsache, daß eine Schwellenspannung Vth einer Speicherzelle fluktuiert, abhängig davon, ob eine Ladung in ein Floating Gate FG injiziert wird oder nicht. Wenn eine Ladung injiziert wird, so steigt die Schwellenspannung Vth an. Wenn keine Ladung injiziert wird, d. h. wenn eine Ladung herausgezogen wird, so fällt die Schwellenspannung Vth ab. Unter Verwendung dieses Phänomens wird eine mittlere Spannung, die zwischen den beiden Werten der Schwellenspannung liegt, zum Lesen angelegt.
• Wie oben bemerkt wird das Löschen bei allen Zellen durchgeführt, die an einer gemeinsamen Sourceleitung angeschlossen sind. Nach dem Löschen unterscheiden sich die Zustände der Zellen untereinander in Abhängigkeit von den Eigenschaftsunterschieden zwischen den Speicherzellen und von der Anwesenheit oder der Abwesenheit von Daten in den Speicherzellen. Wenn insbesondere überschüssige Elektronen aus einem Floating Gate FG einer Speicherzelle während des Löschens herausgezogen werden, so wird das Floating Gate FG positiv. Selbst wenn die Speicherzelle nicht ausgewählt ist, so fließt ein Leckstrom durch die Bitlei tung, an der die Speicherzelle angeschlossen ist. Im Ergebnis kann kein korrektes Lesen erfolgen. Auf diese Speicherzelle wird als überschüssig gelöschte Zelle bezug genommen. Der Einfluß einer überschüssig gelöschten Zelle ist während des Schreibens wahrnehmbar. Jedoch ist der Einfluß während des Schreibens im Vergleich zu dem während des Lesens vernachlässigbar. Es wird daher weiter unten nur der Einfluß während des Lesens beschrieben. Fig. 5 ist ein erläuterndes Diagramm, welches einen Unterschied bei Löschvorgängen von Speicherzellen zeigt, die verschiedene Daten speichern.
• Im allgemeinen repräsentiert der Datenwert "0" einen Zustand, bei dem Elektronen in ein Floating Gate injiziert werden; das heißt, daß ein Schreibvorgang ausgeführt wird.
• Der Datenwert "1" repräsentiert einen Zustand, bei dem keine Elektronen in ein Floating Gate FG injiziert werden. Eine Schwellenspannung Vth, die einer Speicherzelle während des Lesens gestattet einzuschalten, ist in einer Speicherzelle mit einer 0" höher als in einer Speicherzelle mit einer "1". Wenn die Spannungen zum Lesen angelegt werden, die in Fig. 2A angezeigt sind, so schaltet die Speicherzelle mit einer "1" ein, so daß es gestattet ist, daß Strom durch die zugehörige Bitleitung fließt. Jedoch wird die Speicherzelle mit einer "0" ausgeschaltet, so daß kein Strom durch die zugehörige Bitleitung fließt. Ein Löschvorgang wird ausgeführt, so daß die Schwellenspannungen Vth aller Speicherzellen auf ein Niveau verringert werden, welches dem Datenwert "1" entspricht; das heißt, daß die Schwellenspannungen Vth der Speicherzellen mit "0" auf ein Niveau verringert werden, welches dem Datenwert "1" entspricht. Ein Löschvorgang bewirkt, daß sich die Schwellenspannung Vth einer Speicherzelle mit "o" so wie in Fig. 5 gezeigt verändert. Die Schwellenspannung Vth der Speicherzelle mit "0" wird niedriger als das Niveau, welches dem Datenwert "1" entspricht. Wenn die Schwellenspannung auf ein Spannungsniveau abfällt, welches es erlaubt, daß die Speicherzelle einschaltet, obwohl keine Lesespannung (5 V) an ein Steuergate der Speicherzelle angelegt ist, selbst wenn die Speicherzelle nicht ausgewählt ist, so fließt ein Leckstrom durch eine Bitleitung, an der die Speicherzelle angeschlossen ist. Dies führt zu einem überschüssig gelöschten Zustand, bei dem kein korrektes Lesen erfolgen kann. Um diesen Zustand zu vermeiden, wird, bevor das Löschen ausgeführt wird, unabhängig von den Zuständen der Speicherzellen ein Schreibvorgang bei allen Speicherzellen ausgeführt. Danach wird mit dem Löschen begonnen.
• Fig. 6 ist ein erläuterndes Diagramm, daß eine überschüssig gelöschte Zelle in einem Flash Nemory zeigt, bei welchem Zeilenredundanz implementiert ist. In Fig. 6 wird eine Wortleitung WL1 durch eine redundante Wortleitung DWL ersetzt.
• Es gibt viele denkbare Faktoren als Ursachen fur einen Fehler. Zum Beispiel ist ein Kurzschluß zwischen einer Wortleitung WL1 und einer Sourceleitung oder einer Erdleitung eines Gerätes eine Ursache für einen Fehler. Soweit ein DRAM oder ein SRAM betroffen sind, tritt kein Problem auf, sobald eine solche Wortleitung durch eine redundante Wortleitung ersetzt ist. Jedoch wird bei einem wie oben beschriebenen Flash Memory das Löschen durch das Anlegen einer hohen Spannung an die gemeinsame Sourceleitung CLS und durch das Erden aller Wortleitungen in einem Block erreicht. Da die Wortleitung WLL geerdet ist, werden die in Fig. 2C gezeigten Bedingungen zum Löschen auf alle Speicherzellen angewendet, die an die ersetzte Wortleitung angeschlossen sind. Ein Schreibvorgang wird bei den Speicherzellen nicht ausgeführt, die an die ersetzte Wortleitung WL1 angeschlossen sind.
• Wenn daher das Löschen einige Male ausgeführt wurde, so werden die Speicherzellen auf jeden Fall in einen überschüssig gelöschten Zustand gebracht. Die Speicherzellen, die an die ersetzte Wortleitung angeschlossen sind immer noch an die Bitleitungen angeschlossen. Wenn daher die Speicherzellen in den überschüssig gelöschten Zustand eintreten, so kann kein korrektes Lesen erfolgen.
• Neben der Fehlerursache, daß die Wortleitung WL1 mit der Sourceleitung oder der Erdleitung in einem Gerät kurzgeschlossen ist, so werden, selbst wenn die Wortleitung WL1 nicht geerdet ist, Bedingungen aufgebaut, die den Bedin gungen zum Löschen nahekommen. Es gibt daher eine hohe Wahrscheinlichkeit, daß die Speicherzellen graduell in den überflüssig gelöschten Zustand eintreten.
• Wegen der vorgenannten Gründe ist es schwierig, eine Zeilenredundanz in einen Flash Memory zu implementieren.
• Wie in der Draufsicht einer Zellenmatrix in einem Flash Memory in Fig. 4 gezeigt ist, liegen im allgemeinen Wortleitungen unterhalb von Bitleitungen. Beim Herstellungsprozeß werden Wortleitung in einer früheren Stufe gebildet als Bitleitungen. Die Wahrscheinlichkeit für das Auftreten eines Fehlers, der auf anhaftenden Staub oder dergleichen beruht, ist bei Wortleitungen höher als bei Bitleitungen. Es ist daher erwünscht, daß nicht nur Bitleitungs-Redundanz sondern auch Wortleitungs-Redundanz durchgeführt wird.
• Fig. 7 zeigt eine Konfiguration einer ersten Ausführung der vorliegenden Erfindung. Fig. 8 ist eine Draufsicht, die eine Zellenmatrix in dem Flash Memory zeigt.
• In Fig. 7 bezeichnet die Bezugsziffer 2 einen Zeilendekodierer; 3 bezeichnet einen Spaltendekodierer; 4 bezeichnet einen Schalterbereich zur Spaltenauswahl; 5 bezeichnet einen Leseverstärker; 6 bezeichnet einen Schreibverstärker; 7 bezeichnet einen Steuerschaltkreis für die Sourceleitung; 8 bezeichnet einen Redundanz- Positionsspeicher ROM; 9 bezeichnet einen Konsistenzdetektor. WL1, WL2, etc., WLN bezeichnen Wortleitungen, auf die der Zeilendekodierer ein ausgewähltes Signal ausgibt, BL1, BL2, etc., BLN bezeichnen Bitleitungen; CSL1 bezeichnet eine erste gemeinsame Sourceleitung; CSL2 bezeichnet eine zweite gemeinsame Sourceleitung; SL1, SL2, etc. bezeichnen Sourceleitungen; Ce11, Ce12, etc., Ceij bezeichnen Speicherzellen; DWLL und DWL2 bezeichnen redundante Wortleitungen; DSL1 und DSL2 bezeichnen redundante Sourceleitungen, DCe11, DCe12, etc., DCekl bezeichnen redundante Speicherzellen; Tra1, TRA2, etc. bezeichnen erste Schalter; Trb1, TrB2, etc. bezeichnen zweite Schalter; DTrA1 und DTrA2 bezeichnen erste redundante Schalter; und DTrB1 und DTrB2 bezeichnen zweite redundante Schalter.
• Zum Lesen oder Schreiben dekodiert der Zeilendekodierer 2 ein Adressensignal, wählt eine Wortleitung aus, an der eine Speicherzelle, auf welche zugegriffen werden soll, angeschlossen ist, und legt eine Spannung an die Wortleitung an. Zum Löschen werden alle Wortleitungen in einem gegebenen Block geerdet; d. h. 0 V werden angelegt. Zum Lesen werden 5 V an die ausgewählte Wortleitung angelegt, während 0 V an die nicht ausgewählten Wortleitungen angelegt werden. Zum Schreiben werden 12 V an die ausgewählten Wortleitungen angelegt, während 0 V an die nicht ausgewählten Wortleitungen angelegt werden.
• Zum Lesen oder Schreiben dekodiert der Spaltendekodierer 3 ein Adressensignal und gibt ein Spalten- Auswahlsignal aus. Als Antwort auf das Spalten- Auswahlsignal verbindet ein Transistor in dem Schalterbereich zur Spaltenauswahl 4 eine Bitleitung, an der die Speicherzelle, auf die zugegriffen werden soll, ange schlossen ist, mit einer Signalleitung RW1, die an den Leseverstärker 5 oder den Schreibverstärker 6 angeschlossen ist. Zum Löschen treten alle Transistoren in dem Schalterbereich zur Spaltenauswahl 4 in einen unterbrechenden Zustand ein, und alle Bitleitungen treten in einen erdfreien Zustand ein.
• Zum Lesen legt der Leseverstärker 5 1 V an die Signalleitung RWL an und bestimmt, ob Strom durch die Signalleitung oder die ausgewählte Bitleitung fließt. Zum Schreiben setzt der Schreibverstärker 6 die Signalleitung auf 6 V oder 0 V, abhängig von den zu schreibenden Daten.
• Zum Lesen oder Schreiben setzt der Steuerschaltkreis für die Sourceleitung 7 die erste gemeinsame Sourceleitung CLS1 auf 0 V und die zweite Schalter-Steuerleitung SCL auf eine Spannung, die bewirkt, daß alle zweiten Schalter ausschalten. Zum Löschen setzt der Steuerschaltkreis für die Sourceleitung 7 die zweite Schalter- Steuerleitung SCL auf eine Spannung, die bewirkt, daß alle zweiten Schalter einschalten.
• Der Redundanz-ROM 8 speichert eine Adresse einer fehlerhaften Wortleitung, die durch eine andere ersetzt ist. Der Konsistenzdetektor 9 vergleicht ein Adressensignal mit der Adresse der Wortleitung, die in dem Redundanz-ROM 8 gespeichert ist. Wenn die Adressenwerte untereinander konsistent sind, so gibt der Konsistenzdetektor 9 ein Signal aus, welches anzeigt, daß der Zeilendekodierer 2 nicht die ersetzte Wortleitung auswählen sollte, und legt eine Spannung an, welche die Auswahl einer Redundanten Wortleitung erlaubt. Der Redundanz-ROM 8 hat eine Speicherkapazität, die groß genug ist, um Adressen von Wortleitungen in der Anzahl der redundanten Wortleitungen zu speichern. Es ist überflüssig zu sagen, daß der Konsistenzdetektor 9 ein Adressensignal mit Adressen von Wortleitungen in der Anzahl der redundanten Wortleitungen vergleichen kann.
• Eine detaillierte Schaltung mit den vorgenannten Schaltungselementen ist wohlbekannt, so daß ihre Beschreibung fortgelassen wird.
• Als nächstes wird die Wirkungsweise dieser Ausführung unter der Annahme beschrieben, daß die Wortleitung WL1 durch die redundante Wortleitung DWL1 ersetzt wurde.
• Zunächst wird auf die Speicherzelle Ce21 zugegriffen. Zum Lesen von Daten aus der Speicherzelle Ce21 setzt der Steuerschaltkreis für die Sourceleitung 7 die zweite Schalter-Steuerleitung auf eine Spannung, die bewirkt, daß alle zweiten Schalter ausschalten. Alle Sourceleitungen SL1, SL2, etc. sind daher von der zweiten gemeinsamen Sourceleitung CS12 getrennt. Zu diesem Zeitpunkt setzt der Steuerschaltkreis für die Sourceleitung 7 die erste gemeinsame Sourceleitung CSL1 auf 0 V. Etwa 5 V werden an die Wortleitung WL 2 angelegt, und 0 V werden an die anderen Wortleitungen angelegt. Etwa 1 V wird an die Bitleitung BL1 angelegt, und 0 V werden an die anderen Bitleitungen angelegt. Dies bewirkt, daß nur der erste Schalter TrA2 einschaltet. Die Sourceleitung sL2 wird an die erste gemeinsame Sourceleitung CSL1 angeschlossen, so daß sie bei 0 V liegt. Die anderen Sourceleitungen werden in einen erdfreien Zustand gebracht. Die in der Fig. 2A gezeigten Bedingungen für das Lesen werden daher nur auf die Speicherzelle Ce21 angewendet. Ein Lesevorgang wird bei den anderen Speicherzellen nicht ausgeführt. Selbst wenn die anderen an die Bitleitung BL1 angeschlossen Speicherzellen, speziell die an die ersetzte Wortleitung WL1 angeschlossene Speicherzelle Cell, sich in einem überschüssig gelöschtem Zustand befinden, fließt kein Strom von der Bitleitung BL1 über die Speicherzelle Ce11 in die Sourceleitung SL1, da sich die Sourceleitung SL1, an der die Speicherzelle Ce11 angeschlossen ist, in einem erdfreien Zustand befindet. Ein Strom, der von der Bitleitung BL1 in die Speicherzelle Ce21 fließt, kann korrekt nachgewiesen werden.
• Zum Schreiben einer "0" werden etwa 12 V an die Wortleitung WL2 angelegt, etwa 6 V werden an die Bitleitung BL1 angelegt, und 0 V werden an die erste gemeinsame Sourceleitung CSL1 angelegt. Der erste Schalter TrA2 wird ähnlich wie beim Lesen eingeschaltet. Die in Fig. 2B gezeigten Spannungsbedingungen werden angelegt. Zum Schreibem einer 1" werden 0 V an die Bitleitung BL1 angelegt. Daher wird keine Ladung in das Floating Gate FG injiziert. Die Wirkungsweise ist identisch zu derjenigen beim Schreiben einer "0".
• Zum Löschen werden 0 V an alle Wortleitungen angelegt, und alle Bitleitungen sind offen. Alle zweiten Schalter TrB1, TrB2, etc. werden eingeschaltet. An die zweite gemeinsame Sourceleitung CSL2 werden 12 V angelegt. Die in der Fig. 2C gezeigten Bedingungen zum Löschen werden auf alle Speicherzellen angewendet, außer auf diejenigen, die auf der ersetzten Zeile und auf einer nicht zum Ersetzen verwendeten redundanten Zeile angeordnet sind.
• Wenn man Zugriff auf eine an die ersetzte Wortleitung WL1 angeschlossene Speicherzelle erhält, weist der Konsistenzdetektor 9 zum Lesen oder Schreiben nach, daß die Adresse der Speicherzelle mit der in dem Redundanz- ROM 8 gespeicherten Adresse konsistent ist, verhindert, daß der Zeilendekodierer 2 eine Spannung liefert, die die Auswahl der Wortleitung WL1 erlaubt, und gestattet, daß der Zeilendekodierer 2 eine Spannung liefert, die die Auswahl der redundanten Wortleitung DWL1 erlaubt. Die vorgenannten Bedingungen zum Lesen und Schreiben werden auf die Speicherzellen angewendet, die an die redundante Wortleitung DWL1 angeschlossen sind. Eine Operation wird ausgeführt, die derjenigen ähnelt, welche durchgeführt wird, wenn daraufhin auf eine normale Speicherzelle zugegriffen wird.
• Fig. 8 ist eine Draufsicht einer Zellenmatrix in der ersten Ausführung.
• Die Bezugszeichen in Fig. 8 bezeichnen dieselben Schaltungselemente wie jene in Fig. 7. Die Bezüge C1, C12, etc. bezeichnen Kontaktiöcher zum Verbinden der Bitleitungen BL1 mit aktiven Bereichen, die gleichwertig mit den Drains von Speicherzellen sind.
• Die Wortleitungen sind in der zweiten Schicht ausgebildet, die aus Polysilizium hergestellt ist; die Bitleitungen sind in der oberen Schicht ausgebildet, die aus Aluminium hergestellt ist; die Sourceleitungen und die Drains sind in einer diffundierten Schicht ausgebildet; und die Floating Gates sind in der ersten Schicht ausgebildet die aus Polysilizium hergestellt ist.
• In Fig. 8 haben die Speicherzellen dieselbe Struktur wie jene in einem gewöhnlichen Flash Memory. Die ersten Schalter TrA1, TrA2, etc. und die zweiten Schalter TrB1, TrB2, etc. sind queer über Wortleitungen angeordnet. So mit ist ein Flash Memory, in welchen Wortredundanz implementiert ist, ohne ein großes Anwachsen der Chipfläche realisiert.
• Aus dem Vergleich zwischen den Zellenmatrizen in dem Flash Memory der ersten Ausführung in Fig. 7 und dem gewöhnlichen Flash Memory in Fig. 3 ist es offensichtlich, daß die Sourceleitungen in dem gewöhnlichen Flash Memory in einem Verhältnis von einer Leitung pro zwei Zeilen angeordnet sind, jedoch sind die Sourceleitungen in dem Flash Memory der ersten Ausführung in einem Verhältnis von einer Leitung pro einer Zeile angeordnet. Aus einem Vergleich zwischen den Figuren 8 und 4 ist es ebenfalls offensichtlich, daß die Anzahl der parallel zu Wortleitungen angeordneten Sourceleitungen in dem Flash Memory der ersten Ausführung doppelt so groß ist wie die Anzahl derjenigen in dem gewöhnlichen Flash Memory. Dies führt zu einer vergrößerten Chipfläche. Bei der zweiten Ausführung sind, ähnlich wie bei dem Flash Memory in Fig. 3, Sourceleitungen auf jeder zweiten Zeile angeordnet. Fig. 9 zeigt den Schaltkreis einer Zellenmatrix in einem Flash Memory der zweiten Ausführung. Fig. 10 ist eine Draufsicht der Zellenmatrix. Andere Komponenten als die Zellenmatrix sind identisch zu denjenigen in Fig. 7. Die Wirkungsweise des Flash Memory der zweiten Ausführung ist identisch zu derjenigen der ersten Ausführung, so daß von dieser eine detaillierte Beschreibung fortgelassen wird. Es werden nur die Unterschiede beschrieben.
• Wie in Fig. 9 gezeigt ist, wird in der zweiten Ausführung, anders als bei der ersten Ausführung, eine Sourceleitung zwischen zwei benachbarten Zeilen von Speicherzellen aufgeteilt. Die Speicherzellen Ce12, Ce22 und Ce31 sind ausgenommen. Damit ist beabsichtigt, es zu verhindem, daß die Speicherzellen auf zwei an dieselbe Sourceleitung angeschlossenen, benachbarten Zeilen an dieselbe Bitleitung angeschlossen werden. Unter der Annahme, daß zwei an dieselbe Sourceleitung angeschlossene, benachbarte Zeilen von Speicherzellen an dieselbe Bitleitung angeschlossen sind, so können, wenn eine der Zeilen durch eine Zeile redundanter Speicherzellen ersetzt ist, falls die ersetzten Speicherzellen in einen überschüssig gelöschten Zustand eintreten, die Speicherzellen der anderen Zeile nicht korrekt gelesen werden.
• Der Schaltkreis der zweiten Ausführung kann auch wie folgt dargestellt werden. Sourceleitungen sind auf jeder zweiten Zeile angeordnet, und eine Sourceleitung ist zwischen zwei benachbarten Zeilen von Speicherzellen aufgeteilt. Bitleitungen sind in zwei Systeme unterteilt. Speicherzellen auf benachbarten Zeilen auf derselben Spalte sind an Bitleitungen verschiedener Systeme angeschlossen.
• Aus dem Vergleich zwischen den Figuren 7 und 9 oder den Figuren 8 und 10 ist es offensichtlich, daß bei der zweiten Ausführung die Anzahl der Sourceleitungen geringer ist, jedoch die Speicherzellen ausgedünnt oder halbiert sind. Dies führt zu eine Verschlechterung der Dichte von Speicherzellen, was im Hinblick auf die Integration hoher Dichten ungünstig ist. Es ist die dritte Ausführung, bei der diese Nachteile überwunden wurden.
• Fig. 11 zeigt den Schaltkreis eines Flash Memory der dritten Ausführung. Fig. 12 ist eine Draufsicht einer Speicherzellenmatrix in dem Flash Nemory. Die Wirkungsweise der dritten Ausführung ist identisch zu der der ersten oder der zweiten Ausführung, so daß ihre detaillier te Beschreibung fortgelassen wird.
• Wie in den Figuren 11 und 12 gezeigt ist, weist der Flash Memory der dritten Ausführung zwei Schalterbereiche zur Spaltenauswahl auf, die über und unter der Zellenmatrix angeordnet sind. Es sind ebenfalls zwei Sätze von Spaltendekodierern, Leseverstärkern und Schreibverstärkern vorgesehen. Die Bitleitungen sind in zwei Systeme unterteilt. Die zu einem der beiden Systeme gehörigen Bitleitungen sind an den oberen Schalterbereich zur Spaltenauswahl angeschlossen. Die zu dem anderen System gehörigen Bitleitungen sind an den unteren Schalterbereich zur Spaltenauswahl angeschlossen. Die Bitleitungen der beiden Systeme sind abwechselnd vorgesehen. Speicherzellen auf benachbarten Zeilen auf derselben Spalte sind an Bitleitungen verschiedener Systeme angeschlossen. Selbst wenn ein Zugriff auf eine Speicherzelle gegeben ist, die sich auf einer der Zeilen befindet, welche sich eine Sourceleitung teilen, an die eine Zeile ersetzter Speicherzellen angeschlossen ist, tritt kein Problem auf, da die angeschlossenen Bitleitungen voneinander verschieden sind.
• Selbst in dem Flash Memory, der wie in Fig. 11 gezeigt konfiguriert ist, wird sich der Grad der Integration nicht sehr verbessern, da benachbarte Leitungen voneinander einen gewissen Abstand aufweisen müssen, wenn die Bitleitungen zweier Systeme in derselben Schicht ausgebildet sind. Bei dem Flash Memory der dritten Ausführung sind, wie in Fig. 12 gezeigt, die Bitleitungen zweier Systeme in verschiedenen Schichten ausgebildet, mit der Absicht, den Abstand zwischen benachbarten Bitleitungen zu minimieren. Dies führt zu einer erhöhten Anzahl von Schichten. Jedoch wird eine Integration hoher Dichten erreicht.
• Wenn, wie oben beschrieben, Wort-Redundanz in einen Flash Memory implementiert wird, so wird, selbst wenn Speicherzellen auf einer ersetzten Wortleitung (Zeile) in einen überschüssig gelöschtem Zustand eintreten, das Lesen anderer Speicherzellen nicht ungünstig beeinflußt. Somit kann einen Wortleitungsredundanz in einen Flash Memory implementiert werden.

Claims (9)

1. Löschbarer, nichtflüchtiger Halbleiterspeicher mit:

einer Vielzahl von Wortleitungen (WL1, WL2, ...),

einer Vielzahl von Bitleitungen (ELL, BL2, ...), wobei die Bitleitungen senkrecht zu den Wortleitungen angeordnet sind; und

einer Vielzahl nichtflüchtiger Speicherzellen (Ce11, Ce12, Ce13, etc., Ce21, ...), von denen jede aufweist:

eine an eine der Wortleitungen angeschlossene Steuerelektrode; eine an eine der Bitleitungen angeschlossene erste Elektrode; und eine an eine von Sourceleitungen angeschlossene zweite Elektrode;

dadurch gekennzeichnet, daß der nichtflüchtige Halbleiterspeicher aufweist:

eine oder mehrere redundante Wortleitungen (DWL1, DWL2); und

eine Vielzahl redundanter nichtflüchtiger Speicherzellen (Dce11, DCe12, DCe13, ..., DCe21, ...), von denen jede aufweist: eine an eine der redundanten Wortleitungen (DWL1, DWL2) angeschlossene Steuerelektrode; eine an eine der Bitleitungen (BL1, BL2, ...) angeschlossene erste Elektrode; eine an eine der Sourceleitungen angeschlossene zweite Elektrode;

so daß im Falle des Auftretens von Fehlern in den nichtflüchtigen Speicherzellen, redundante Wortleitungen in der Lage sind, die fehlerhafte Speicherzelle durch die redundante nichtflüchtige Speicherzelle in Einheiten einer Wortleitung zu ersetzen, wobei:

die Sourceleitungen eine Vielzahl von Leitungen (SL1, SL2, SL3, etc.) sind, die in einer eineindeutigen Zuordnung und parallel zu den Wortleitungen (WL1, WL2, etc.) oder zu den redundanten Wortleitungen (DWL1, DWL2) angeordnet sind;

die Sourceleitungen an eine erste gemeinsame Source leitung (CSL1) über erste Schaitmittel angeschlossen sind, deren Gates an die Wortleitungen (WL1, WL2, ...) oder die redundanten Wortleitungen (DWL1, DWL2) angeschlossen sind und welche vermöge einer an die Wortleitungen zum Lesen oder Schreiben angelegte Spannung selektiv leiten;

die Sourceleitungen an eine zweite gemeinsame Sourceleitung (CSL2) über zweite Schaitmittel (TrB1, TrB2, etc.) angeschlossen sind, welche zum Löschen selektiv leiten; und zum Lesen oder Schreiben eine Sourceleitung, an der eine betroffene, nichtflüchtige Speicherzelle angeschlossen ist, selektiv an die erste gemeinsame Sourceleitung (CSL1) angeschlossen wird und die anderen Sourceleitungen in einen erdfreien Zustand gebracht werden.

2. Nichtflüchtiger Haibleiterspeicher nach Anspruch 1, bei dem zwei Sourceleitungen, die an nichtflüchtige Speicherzellen angeschlossen sind, welche mit zwei benachbarte Wortleitungen angeschlossen sind, quer über die beiden benachbarten Reihen nichtflüchtiger Speicherzellen angeordnet sind.

3. Nichtflüchtiger Haibleiterspeicher nach Anspruch 2, bei dem zwei benachbarte Sourceleitungen vereinigt sind.

4. Nichtflüchtiger Haibleiterspeicher nach Anspruch 3, bei dem die Bitleitungen in zwei Systeme unterteilt sind; und die nichtflüchtigen Speicherzellen, die an zwei benachbarte Wortleitungen und die vereinigte Sourceleitung angeschlossen sind, an Bitleitungen verschiedener Systeme in Einheiten einer Reihe angeschlossen sind.

5. Nichtflüchtiger Haibleiterspeicher nach Anspruch 4, bei dem die nichtflüchtigen Speicherzellen, die an zwei benachbarte Bitleitungen verschiedener Systeme angeschlossen sind, in einer geraden Linie angeordnet sind.

6. Nichtflüchtiger Halbleiterspeicher nach Anspruch 4, bei dem die nichtflüchtigen Speicherzellen, die an zwei benachbarte Bitleitungen verschiedener Systeme angeschlossen sind, versetzt angeordnet sind.

7. Nichtflüchtiger Halbleiterspeicher nach Anspruch 2, der weiterhin zwei Spaltenauswahigates (41, 42) aufweist, die über und unter der aus den nichtflüchtigen Speicherzellen zusammengesetzten Matrix angeordnet sind, wobei die beiden Systeme von Bitleitungen jeweils an eines der beiden Spaltenauswahlgates angeschlossen sind.

8. Nichtflüchtiger Haibleiterspeicher nach einem der Ansprüche 4, 5 oder 7, bei dem die beiden Systeme von Bitleitungen in verschiedenen Schichten eines integrierten Schaltkreises ausgebildet sind.

9. Nichtflüchtiger Halbleiterspeicher nach einem der vorangehenden Ansprüche, bei dem die Vielzahl von Wortleitungen (WL1, WL2, ...) und die Vielzahl von Bitleitungen (BL1, BL2, ...) jeweils parallele, Zellen verbindende Anordnungen von Leitungen sind.