KR101873548B1 - 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR101873548B1
KR101873548B1 KR1020120032108A KR20120032108A KR101873548B1 KR 101873548 B1 KR101873548 B1 KR 101873548B1 KR 1020120032108 A KR1020120032108 A KR 1020120032108A KR 20120032108 A KR20120032108 A KR 20120032108A KR 101873548 B1 KR101873548 B1 KR 101873548B1
Authority
KR
South Korea
Prior art keywords
string
cell
voltage
string selection
cell string
Prior art date
Application number
KR1020120032108A
Other languages
English (en)
Other versions
KR20130110290A (ko
Inventor
이창현
강지연
장동훈
최정달
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120032108A priority Critical patent/KR101873548B1/ko
Priority to US13/790,409 priority patent/US9159432B2/en
Publication of KR20130110290A publication Critical patent/KR20130110290A/ko
Application granted granted Critical
Publication of KR101873548B1 publication Critical patent/KR101873548B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

하나의 비트 라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 비휘발성 메모리 장치의 프로그램 방법에서, 비트 라인에 제1 전압을 인가하여 제1 셀 스트링의 제1 채널 및 제2 셀 스트링의 제2 채널이 프리차지된다. 제1 셀 스트링 또는 제2 셀 스트링 중 하나의 셀 스트링이 선택된다. 비트 라인에 제1 전압보다 낮고 접지 전압보다 높은 제2 전압을 인가하여 선택된 셀 스트링에 포함된 메모리 셀이 프로그램된다. 이에 따라, 프로그램 디스터브가 방지될 수 있다.

Description

공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법{METHOD OF PROGRAMMING A NONVOLATILE MEMORY DEVICE HAVING A SHARED BIT LINE STRUCTURE}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
공유 비트 라인 구조를 가지는 비휘발성 메모리 장치는 각 비트 라인마다 2 이상의 셀 스트링들을 포함한다. 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 동작은, 하나의 비트 라인에 연결된 복수의 셀 스트링 중 하나의 셀 스트링을 선택하고, 선택된 셀 스트링에 포함된 메모리 셀을 프로그램함으로써, 수행된다. 한편, 상기 프로그램 동작 중, 비선택된 셀 스트링은 상기 비트 라인과의 연결이 차단되므로, 상기 비선택된 셀 스트링의 채널은 상기 비트 라인을 통하여 충전될 수 없다. 이에 따라, 상기 비선택된 셀 스트링의 채널의 전압이 상기 비선택된 셀 스트링에 포함된 메모리 셀이 프로그램되지 않을 정도로 충분히 부스팅되지 않을 수 있고, 상기 비선택된 셀 스트링에 포함된 메모리 셀이 선택된 워드 라인에 인가된 프로그램 전압에 의해 원치 않게 프로그램되는 프로그램 디스터브가 발생할 수 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 비선택된 셀 스트링에 포함된 메모리 셀에 대한 프로그램 디스터브를 방지할 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 하나의 비트 라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 비휘발성 메모리 장치의 프로그램 방법에서, 상기 비트 라인에 제1 전압을 인가하여 상기 제1 셀 스트링의 제1 채널 및 상기 제2 셀 스트링의 제2 채널이 프리차지된다. 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링이 선택된다. 상기 비트 라인에 상기 제1 전압보다 낮고 접지 전압보다 높은 제2 전압을 인가하여 상기 선택된 셀 스트링에 포함된 메모리 셀이 프로그램된다.
일 실시예에서, 상기 제1 전압은 전원 전압이고, 상기 제2 전압은 상기 전원 전압보다 낮고 상기 접지 전압보다 높을 수 있다.
일 실시예에서, 상기 제1 셀 스트링의 상기 제1 채널 및 상기 제2 셀 스트링의 상기 제2 채널은 제1 전압 레벨로 프리차지되고, 상기 선택된 셀 스트링에 포함된 상기 메모리 셀이 프로그램될 때, 상기 선택된 셀 스트링의 채널의 전압은 상기 제1 전압 레벨보다 낮은 제2 전압 레벨로 감소되고, 비선택된 셀 스트링의 채널의 전압은 상기 제1 전압 레벨보다 높은 제3 전압 레벨로 부스팅될 수 있다.
일 실시예에서, 상기 제1 셀 스트링은, 제1 스트링 선택 라인에 연결된 증가 모드의 제1 스트링 선택 트랜지스터, 제2 스트링 선택 라인에 연결된 공핍 모드의 제2 스트링 선택 트랜지스터, 및 복수의 워드 라인들에 각각 연결된 복수의 제1 메모리 셀들을 포함하고, 상기 제2 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제3 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 증가 모드의 제4 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제2 메모리 셀들을 포함할 수 있다.
일 실시예에서, 상기 제1 셀 스트링의 상기 제1 채널 및 상기 제2 셀 스트링의 상기 제2 채널을 프리차지하도록, 상기 비트 라인에 상기 제1 전압으로서 전원 전압이 인가되고, 상기 제1 스트링 선택 라인에 상기 전원 전압을 인가하여 상기 제1 스트링 선택 트랜지스터 및 상기 제3 스트링 선택 트랜지스터가 턴-온되며, 상기 제2 스트링 선택 라인에 상기 전원 전압을 인가하여 상기 제2 스트링 선택 트랜지스터 및 상기 제4 스트링 선택 트랜지스터가 턴-온될 수 있다.
일 실시예에서, 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 상기 하나의 셀 스트링을 선택하도록, 상기 제1 셀 스트링에 포함된 상기 제1 메모리 셀들 중 하나가 프로그램될 경우, 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 상기 전원 전압 및 상기 접지 전압을 각각 인가하여 상기 제1 스트링 선택 트랜지스터 및 상기 제2 스트링 선택 트랜지스터가 턴-온되고, 상기 제2 셀 스트링에 포함된 상기 제2 메모리 셀들 중 하나가 프로그램될 경우, 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 상기 접지 전압 및 상기 전원 전압을 각각 인가하여 상기 제3 스트링 선택 트랜지스터 및 상기 제4 스트링 선택 트랜지스터가 턴-온될 수 있다.
일 실시예에서, 상기 선택된 셀 스트링에 포함된 상기 메모리 셀을 프로그램하도록, 상기 비트 라인에 상기 제2 전압으로서 전원 전압보다 낮고 상기 접지 전압보다 높은 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 메모리 셀에 연결되지 않은 비선택된 워드 라인들에 패스 전압이 인가되며, 상기 복수의 워드 라인들 중 상기 메모리 셀에 연결된 선택된 워드 라인에 프로그램 전압이 인가될 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 비트 라인에 인접한 비트 라인에 연결된 제3 셀 스트링 및 제4 셀 스트링을 더 포함하고, 상기 제3 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 증가 모드의 제5 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제6 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제3 메모리 셀들을 포함하고, 상기 제4 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제7 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 증가 모드의 제8 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제4 메모리 셀들을 포함할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 비트 라인에 인접한 비트 라인에 연결된 제3 셀 스트링 및 제4 셀 스트링을 더 포함하고, 상기 제3 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제5 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 증가 모드의 제6 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제3 메모리 셀들을 포함하고, 상기 제4 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 증가 모드의 제7 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제8 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제4 메모리 셀들을 포함할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 제1 비트 라인, 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 비휘발성 메모리 장치의 프로그램 방법에서, 상기 제1 비트 라인, 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 전원 전압을 인가하여 상기 제1 셀 스트링의 제1 채널 및 상기 제2 셀 스트링의 제2 채널이 프리차지된다. 상기 제1 스트링 선택 라인 또는 상기 제2 스트링 선택 라인 중 하나의 스트링 선택 라인에 상기 전원 전압을 인가하고, 다른 하나의 스트링 선택 라인에 접지 전압을 인가하여 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링이 선택된다. 상기 제1 비트 라인에 상기 전원 전압보다 낮고 상기 접지 전압보다 높은 전압을 인가하여 상기 선택된 셀 스트링에 포함된 메모리 셀이 프로그램된다.
일 실시예에서, 상기 제1 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 증가 모드의 제1 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제2 스트링 선택 트랜지스터, 및 복수의 워드 라인들에 각각 연결된 복수의 제1 메모리 셀들을 포함하고, 상기 제2 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제3 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 증가 모드의 제4 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제2 메모리 셀들을 포함할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 제1 비트 라인에 인접한 제2 비트 라인에 연결된 제3 셀 스트링 및 제4 셀 스트링을 더 포함하고, 상기 제3 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 증가 모드의 제5 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제6 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제3 메모리 셀들을 포함하고, 상기 제4 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제7 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 증가 모드의 제8 스트링 선택 트랜지스터. 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제4 메모리 셀들을 포함할 수 있다.
일 실시예에서, 상기 제1 셀 스트링의 상기 제1 메모리 셀들 및 상기 제3 셀 스트링의 상기 제3 메모리 셀들은 홀수 페이지들을 구성하고, 상기 제2 셀 스트링의 상기 제2 메모리 셀들 및 상기 제4 셀 스트링의 상기 제4 메모리 셀들은 짝수 페이지들을 구성할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 제1 비트 라인에 인접한 제2 비트 라인에 연결된 제3 셀 스트링 및 제4 셀 스트링을 더 포함하고, 상기 제3 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제5 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 증가 모드의 제6 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제3 메모리 셀들을 포함하고, 상기 제4 셀 스트링은, 상기 제1 스트링 선택 라인에 연결된 증가 모드의 제7 스트링 선택 트랜지스터, 상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제8 스트링 선택 트랜지스터, 및 상기 복수의 워드 라인들에 각각 연결된 복수의 제4 메모리 셀들을 포함할 수 있다.
일 실시예에서, 상기 제1 셀 스트링의 상기 제1 메모리 셀들 및 상기 제4 셀 스트링의 상기 제4 메모리 셀들은 홀수 페이지들을 구성하고, 상기 제2 셀 스트링의 상기 제2 메모리 셀들 및 상기 제3 셀 스트링의 상기 제4 메모리 셀들은 짝수 페이지들을 구성할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은 비선택된 셀 스트링의 채널의 전압을 충분히 부스팅하여 상기 비선택된 셀 스트링에 포함된 메모리 셀에 대한 프로그램 디스터브를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 홀수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 짝수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 홀수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 짝수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 9는 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 홀수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 1을 참조하면, 하나의 비트 라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 공유 비트 라인 구조의 비휘발성 메모리 장치에서, 상기 비트 라인에 제1 전압을 인가하여 상기 제1 셀 스트링의 제1 채널 및 상기 제2 셀 스트링의 제2 채널이 프리차지된다(S110). 일 실시예에서, 상기 비트 라인에 인가되는 상기 제1 전압은 전원 전압일 수 있다. 예를 들어, 상기 제1 및 제2 셀 스트링들에 포함된 스트링 선택 트랜지스터들을 모두 턴-온시키고, 상기 비트 라인에 상기 제1 전압으로서 전원 전압을 인가함으로써, 상기 제1 및 제2 셀 스트링들의 상기 제1 및 제2 채널들이 프리차지될 수 있다.
예를 들어, 상기 제1 셀 스트링은 제1 스트링 선택 라인에 연결된 증가 모드의 제1 스트링 선택 트랜지스터 및 제2 스트링 선택 라인에 연결된 공핍 모드의 제2 스트링 선택 트랜지스터를 포함하고, 상기 제2 셀 스트링은 상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제3 스트링 선택 트랜지스터 및 상기 제2 스트링 선택 라인에 연결된 증가 모드의 제4 스트링 선택 트랜지스터를 포함할 수 있다. 이 경우, 상기 제1 스트링 선택 라인에 상기 전원 전압을 인가함으로써, 상기 제1 및 제3 스트링 선택 트랜지스터들이 턴-온되고, 상기 제2 스트링 선택 라인에 상기 전원 전압을 인가함으로써, 상기 제2 및 제4 스트링 선택 트랜지스터들이 턴-온될 수 있다. 상기 비트 라인에 상기 제1 전압(예를 들어, 상기 전원 전압)을 인가하고, 상기 제1 및 제2 스트링 선택 라인들에 상기 전원 전압을 인가하면, 상기 비트 라인에 인가된 상기 제1 전압이 상기 턴-온된 제1 및 제2 스트링 선택 트랜지스터들을 통하여 상기 제1 셀 스트링의 상기 제1 채널에 인가되고, 상기 턴-온된 제3 및 제4 스트링 선택 트랜지스터들을 통하여 상기 제2 셀 스트링의 상기 제2 채널에 인가될 수 있다. 이에 따라, 상기 제1 및 제2 셀 스트링들의 상기 제1 및 제2 채널들이 부스팅될 수 있다.
상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링이 선택된다(S130). 상기 제1 및 제2 셀 스트링들에 포함된 스트링 선택 트랜지스터들을 선택적으로 턴-온 또는 턴-오프시킴으로써, 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링이 선택될 수 있다. 예를 들어, 상기 제1 셀 스트링에 포함된 메모리 셀이 프로그램될 경우, 상기 제1 스트링 선택 라인에 상기 전원 전압을 인가하여 증가 모드의 상기 제1 스트링 선택 트랜지스터를 턴-온시키고, 상기 제2 스트링 선택 라인에 상기 접지 전압을 인가하여 증가 모드의 상기 제4 스트링 선택 트랜지스터를 턴-오프시킴으로써, 상기 제1 셀 스트링이 선택될 수 있다. 이 경우, 상기 제1 셀 스트링에 포함된 상기 제2 스트링 선택 트랜지스터는 공핍 모드 트랜지스터이므로, 상기 제2 스트링 선택 라인에 상기 접지 전압이 인가되더라도 턴-온될 수 있다. 즉, 상기 제1 및 제2 스트링 선택 라인들에 상기 전원 전압 및 상기 접지 전압이 각각 인가되면, 상기 제1 및 제2 스트링 선택 트랜지스터들이 턴-온됨으로써, 상기 제1 셀 스트링이 선택될 수 있다. 또한, 상기 제2 셀 스트링에 포함된 메모리 셀이 프로그램될 경우, 상기 제2 스트링 선택 라인에 상기 전원 전압을 인가하여 증가 모드의 상기 제4 스트링 선택 트랜지스터를 턴-온시키고, 상기 제1 스트링 선택 라인에 상기 접지 전압을 인가하여 증가 모드의 상기 제1 스트링 선택 트랜지스터를 턴-오프시킴으로써, 상기 제2 셀 스트링이 선택될 수 있다. 일 실시예에서, 홀수 페이지 프로그램 동작이 수행될 때, 홀수 페이지에 상응하는 메모리 셀을 포함하는 셀 스트링이 선택되고, 짝수 페이지 프로그램 동작이 수행될 때, 짝수 페이지에 상응하는 메모리 셀을 포함하는 셀 스트링이 선택될 수 있다.
상기 비트 라인에 상기 제1 전압보다 낮고 접지 전압(즉, 0V의 전압)보다 높은 제2 전압을 인가함으로써 상기 선택된 셀 스트링에 포함된 메모리 셀이 프로그램될 수 있다(S150). 일 실시예에서, 상기 제2 전압은 상기 전원 전압보다 낮고, 상기 접지 전압보다 높을 수 있다. 예를 들어, 상기 비트 라인에 상기 제2 전압으로서 전원 전압보다 낮고 상기 접지 전압보다 높은 전압을 인가하고, 복수의 워드 라인들 중 상기 메모리 셀에 연결되지 않은 비선택된 워드 라인들에 패스 전압을 인가하며, 상기 복수의 워드 라인들 중 상기 메모리 셀에 연결된 선택된 워드 라인에 프로그램 전압을 인가함으로써, 상기 선택된 셀 스트링에 포함된 상기 메모리 셀이 프로그램될 수 있다.
상술한 바와 같이, 상기 제1 셀 스트링의 상기 제1 채널 및 상기 제2 셀 스트링의 상기 제2 채널은 상기 비트 라인에 인가된 상기 제1 전압에 의해 소정의 제1 전압 레벨로 프리차지될 수 있다. 예를 들어, 상기 제1 전압 레벨은 상기 비트 라인에 인가된 상기 제1 전압(예를 들어, 상기 전원 전압)의 전압 레벨에서 증가 모드의 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨이 감산된 전압 레벨에 상응할 수 있다. 상기 선택된 셀 스트링에 포함된 상기 메모리 셀이 프로그램될 때, 상기 선택된 셀 스트링의 채널의 전압은 상기 제1 전압 레벨보다 낮은 제2 전압 레벨로 감소되고, 비선택된 셀 스트링의 채널의 전압은 상기 제1 전압 레벨보다 높은 제3 전압 레벨로 부스팅될 수 있다. 예를 들어, 상기 비트 라인에 상기 제1 전압보다 낮고 상기 접지 전압보다 높은 상기 제2 전압이 인가되면, 상기 선택된 셀 스트링의 채널의 전압은 상기 제2 전압과 실질적으로 동일한 전압 레벨을 가질 수 있다. 즉, 상기 선택된 셀 스트링의 채널의 전압은 상기 제2 전압 레벨로서 상기 제2 전압의 전압 레벨로 감소될 수 있다. 또한, 상기 비선택된 셀 스트링의 채널은 플로팅 상태를 가질 수 있고, 상기 비선택된 셀 스트링의 채널의 전압은 상기 패스 전압이 인가된 상기 워드 라인들과의 커플링에 의해 상기 제1 전압 레벨보다 높은 상기 제3 전압 레벨로 부스팅될 수 있다.
종래의 공유 비트 라인 구조의 비휘발성 메모리 장치에서는, 비선택된 셀 스트링의 채널은 비트 라인과의 연결이 차단되어 상기 비트 라인을 통하여 프리차지될 수 없었다. 그러나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 비선택된 셀 스트링을 포함한 모든 셀 스트링들의 채널들이 프리차지될 수 있다. 이에 따라, 상기 비선택된 셀 스트링의 채널의 전압이 워드 라인과의 커플링에 의해 부스팅되기 전에 소정의 전압 레벨로 프리차지되므로, 상기 비선택된 셀 스트링의 채널의 전압이 충분히 부스팅될 수 있고, 상기 비선택된 셀 스트링에 포함된 메모리 셀에 대한 프로그램 디스터브가 방지될 수 있다.
또한, 종래의 공유 비트 라인 구조의 비휘발성 메모리 장치에서는, 선택된 셀 스트링에 연결된 비트 라인에 접지 전압이 인가된다. 이에 따라, 비선택된 셀 스트링의 채널에서 상기 비트 라인으로 누설 전류가 흐를 수 있다. 그러나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 상기 선택된 셀 스트링에 포함된 상기 메모리 셀이 프로그램되는 동안 상기 비트 라인에 상기 접지 전압보다 높은 상기 제2 전압이 인가되므로, 상기 비선택된 셀 스트링의 채널로부터 상기 비트 라인으로의 상기 누설 전류가 감소될 수 있다. 이에 따라, 상기 비선택된 셀 스트링의 채널의 전압이 충분히 부스팅될 수 있고, 상기 비선택된 셀 스트링에 포함된 메모리 셀에 대한 프로그램 디스터브가 더욱 방지될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(200)는 복수의 비트 라인들(BL1, BL2), 복수의 셀 스트링들(CS1, CS2, CS3, CS4), 제1 스트링 선택 라인(SSL1), 제2 스트링 선택 라인(SSL2), 복수의 워드 라인들(WL1, WL2, WL3, WLN), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)을 포함한다.
각 비트 라인(BL1, BL2)에는 2 이상의 셀 스트링들(CS1, CS2, CS3, CS4)이 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)에는 제1 셀 스트링(CS1) 및 제2 셀 스트링(CS2)이 연결되고, 제2 비트 라인(BL2)에는 제3 셀 스트링(CS3) 및 제4 셀 스트링(CS4)이 연결될 수 있다.
제1 셀 스트링(CS1)은 제1 스트링 선택 라인(SSL1)에 연결된 제1 스트링 선택 트랜지스터(SST1), 제2 스트링 선택 라인(SSL2)에 연결된 제2 스트링 선택 트랜지스터(SST2), 및 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 각각 연결된 복수의 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 스트링 선택 트랜지스터(SST1) 및 제2 스트링 선택 트랜지스터(SST2)는 제1 스트링 선택 라인(SSL1)의 전압 및 제2 스트링 선택 라인(SSL2)의 전압에 응답하여 제1 비트 라인(BL1)과 제1 메모리 셀들(MC1)의 연결을 제어할 수 있다. 제1 스트링 선택 트랜지스터(SST1)는 양의 문턱 전압을 가지는 증가 모드의 트랜지스터이고, 제2 스트링 선택 트랜지스터(SST2)는 음의 문턱 전압을 가지는 공핍 모드의 트랜지스터일 수 있다. 이에 따라, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL2)에 0 V의 전압이 인가되더라도 턴-온될 수 있다. 제1 셀 스트링(CS1)은 접지 선택 라인(GSL)의 전압에 응답하여 제1 메모리 셀들(MC1)과 공통 소스 라인(CSL)의 전기적 연결을 제어하는 증가 모드의 제1 접지 선택 트랜지스터(GST1)를 더 포함할 수 있다.
제2 셀 스트링(CS2)은 제1 스트링 선택 라인(SSL1)에 연결된 공핍 모드의 제3 스트링 선택 트랜지스터(SST3), 제2 스트링 선택 라인(SSL2)에 연결된 증가 모드의 제4 스트링 선택 트랜지스터(SST4), 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 각각 연결된 복수의 제2 메모리 셀들(MC2), 및 접지 선택 라인(GSL)에 연결된 증가 모드의 제2 접지 선택 트랜지스터(GST2)를 포함할 수 있다. 제3 셀 스트링(CS3)은 제1 스트링 선택 라인(SSL1)에 연결된 증가 모드의 제5 스트링 선택 트랜지스터(SST5), 제2 스트링 선택 라인(SSL2)에 연결된 공핍 모드의 제6 스트링 선택 트랜지스터(SST6), 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 각각 연결된 복수의 제3 메모리 셀들(MC3), 및 접지 선택 라인(GSL)에 연결된 증가 모드의 제3 접지 선택 트랜지스터(GST3)를 포함할 수 있다. 제4 셀 스트링(CS4)은 제1 스트링 선택 라인(SSL1)에 연결된 공핍 모드의 제7 스트링 선택 트랜지스터(SST7), 제2 스트링 선택 라인(SSL2)에 연결된 증가 모드의 제8 스트링 선택 트랜지스터(SST8), 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 각각 연결된 복수의 제4 메모리 셀들(MC4), 및 접지 선택 라인(GSL)에 연결된 증가 모드의 제4 접지 선택 트랜지스터(GST4)를 포함할 수 있다.
실시예에 따라, 제1 내지 제4 메모리 셀들(MC1, MC2, MC3, MC4)은 각 메모리 셀마다 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)들이거나, 각 메모리 셀마다 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)들일 수 있다.
일 실시예에서, 제1 셀 스트링(CS1)의 제1 메모리 셀들(MC1) 및 제3 셀 스트링(CS3)의 제3 메모리 셀들(MC3)은 홀수 페이지들을 구성하고, 제2 셀 스트링(CS2)의 제2 메모리 셀들(MC2) 및 제4 셀 스트링(CS4)의 제4 메모리 셀들(MC4)은 짝수 페이지들을 구성할 수 있다. 즉, 각 홀수 페이지는 복수의 워드 라인들(WL1, WL2, WL3, WLN) 중 하나에 연결된 메모리 셀들 중 홀수 번째 셀 스트링들(CS1, CS3)에 포함된 메모리 셀들을 포함하고, 각 짝수 페이지는 복수의 워드 라인들(WL1, WL2, WL3, WLN) 중 하나에 연결된 메모리 셀들 중 짝수 번째 셀 스트링들(CS2, CS4)에 포함된 메모리 셀들을 포함할 수 있다.
이하, 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 메모리 셀 어레이(200)를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 설명한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 홀수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 3에는, 선택된 워드 라인에 연결된 메모리 셀들 중 도 2의 제1 및 제3 셀 스트링들(CS1, CS3)에 포함된 메모리 셀들을 포함하는 홀수 페이지에 대한 프로그램 동작의 예가 도시되어 있다. 한편, 도 3에는, 상기 홀수 페이지에 포함된 메모리 셀들 중, 도 2의 제1 셀 스트링(CS1)의 메모리 셀은 문턱 전압이 증가하도록 프로그램되고, 도 2의 제3 셀 스트링(CS2)의 메모리 셀은 프로그램되지 않는 예가 도시되어 있다. 예를 들어, 도 2의 제3 셀 스트링(CS2)의 상기 메모리 셀은, 소거 상태에 상응하는 데이터를 저장하거나, 이미 검증 전압 이상의 문턱 전압을 가짐으로써, 프로그램되지 않을 수 있다.
도 2 및 도 3을 참조하면, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 제1 전압(V1)이 인가된다. 일 실시예에서, 제1 전압(V1)은 전원 전압(VCC)일 수 있다. 제1 스트링 선택 라인(SS1) 및 제2 스트링 선택 라인(SS2)에 전원 전압(VCC)이 인가된다. 제1 스트링 선택 라인(SS1)에 전원 전압(VCC)이 인가되면, 공핍 모드의 제3 및 제7 스트링 선택 트랜지스터들(SST3, SST7)뿐만 아니라 증가 모드의 제1 및 제5 스트링 선택 트랜지스터들(SST1, SST5)이 턴-온되고, 제2 스트링 선택 라인(SS2)에 전원 전압(VCC)이 인가되면, 공핍 모드의 제2 및 제6 스트링 선택 트랜지스터들(SST2, SST4)뿐만 아니라 증가 모드의 제4 및 제8 스트링 선택 트랜지스터들(SST4, SST8)이 턴-온될 수 있다. 한편, 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가되어 제1 내지 제4 접지 선택 트랜지스터들(GST1, GST2, GST3, GST4)은 턴-오프될 수 있다.
제1 비트 라인(BL1)에 제1 전압(V1)이 인가되고, 제1 스트링 선택 트랜지스터(SST1) 및 제2 스트링 선택 트랜지스터(SST2)가 턴-온되면, 제1 셀 스트링(CS1)의 제1 채널이 제1 비트 라인(BL1)을 통하여 인가된 제1 전압(V1)에 의해 프리차지된다. 이에 따라, 제1 셀 스트링(CS1)의 제1 채널의 전압(VCH1)은 접지 전압(VSS)에서 프리차지된 전압(VPRCHD)으로 증가할 수 있다. 예를 들어, 프리차지된 전압(VPRCHD)은 제1 전압(V1)(예를 들어, 전원 전압(VCC))에서 증가 모드의 제1 스트링 선택 트랜지스터(SST1)의 문턱 전압이 감산된 전압에 상응할 수 있다.
또한, 제1 비트 라인(BL1)에 제1 전압(V1)이 인가되고, 제3 스트링 선택 트랜지스터(SST3) 및 제4 스트링 선택 트랜지스터(SST4)가 턴-온되면, 제2 셀 스트링(CS2)의 제2 채널이 프리차지되고, 제2 셀 스트링(CS2)의 제2 채널의 전압(VCH2)이 프리차지된 전압(VPRCHD)으로 증가할 수 있다. 제2 비트 라인(BL2)에 제1 전압(V1)이 인가되고, 제5 스트링 선택 트랜지스터(SST5) 및 제6 스트링 선택 트랜지스터(SST6)가 턴-온되면, 제3 셀 스트링(CS3)의 제3 채널이 프리차지되고, 제3 셀 스트링(CS3)의 제3 채널의 전압(VCH3)이 프리차지된 전압(VPRCHD)으로 증가할 수 있다. 제2 비트 라인(BL2)에 제1 전압(V1)이 인가되고, 제7 스트링 선택 트랜지스터(SST7) 및 제8 스트링 선택 트랜지스터(SST8)가 턴-온되면, 제4 셀 스트링(CS4)의 제4 채널이 프리차지되고, 제4 셀 스트링(CS4)의 제4 채널의 전압(VCH4)이 프리차지된 전압(VPRCHD)으로 증가할 수 있다.
종래의 공유 비트 라인 구조의 비휘발성 메모리 장치에서는, 하나의 비트 라인에 연결된 셀 스트링들 중 선택된 셀 스트링만이 프리차지될 수 있다. 이에 따라, 비선택된 셀 스트링에 포함된 메모리 셀들 중 선택된 워드 라인에 연결된 메모리 셀은 상기 선택된 워드 라인에 인가되는 프로그램 전압에 의해 원하지 않게 프로그램될 수 있다. 그러나, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는 선택된 셀 스트링들(CS1, CS3)뿐만 아니라 비선택된 셀 스트링들(CS2, CS4)도 프리차지되므로, 비선택된 셀 스트링에 포함된 메모리 셀이 프로그램되는 프로그램 디스터브를 방지할 수 있다.
모든 셀 스트링들(CS1, CS2, CS3, CS4)이 프리차지된 후, 홀수 페이지를 구성하는 메모리 셀들을 포함하는 제1 및 제3 셀 스트링들(CS1, CS3)을 선택하도록 제1 스트링 선택 라인(SSL1)에 전원 전압(VCC)이 인가되고, 제2 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 인가될 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 전원 전압(VCC) 및 접지 전압(VSS)이 각각 인가되면, 제1 및 제3 셀 스트링들(CS1, CS3)에 포함된 제1, 제2, 제5 및 제6 스트링 선택 트랜지스터들(SST1, SST2, SST5, SST6)이 턴-온되고, 제2 및 제4 셀 스트링들(CS2, CS4)에 포함된 증가 모드의 제4 및 제8 스트링 선택 트랜지스터들(SST4, SST8)이 턴-오프될 수 있다. 제4 및 제8 스트링 선택 트랜지스터들(SST4, SST8)이 턴-오프되므로, 제2 및 제4 셀 스트링들(CS2, CS4)의 제2 및 제4 채널들은 플로팅 상태를 가질 수 있다. 이와 같이, 제1 및 제3 셀 스트링들(CS1, CS3)이 선택되고, 제2 및 제4 셀 스트링들(CS2, CS4)이 비선택될 수 있다.
각 비트 라인(BL1, BL2)에는 선택된 셀 스트링(CS1, CS3)에 포함된 메모리 셀에 저장될 데이터에 따라 전원 전압(VCC) 또는 제2 전압(V2)이 인가될 수 있다. 예를 들어, 제1 셀 스트링(CS1)에 포함된 메모리 셀에 프로그램 상태에 상응하는 데이터 “0”이 저장되고, 제3 셀 스트링(CS3)에 포함된 메모리 셀에 소거 상태에 상응하는 데이터 “1”이 저장되는 경우, 제1 셀 스트링(CS1)에 연결된 제1 비트 라인(BL1)에는 제2 전압(V2)이 인가되고, 제3 셀 스트링(CS3)에 연결된 제2 비트 라인(BL2)에는 전원 전압(VCC)이 인가될 수 있다. 또 다른 예에서, 제1 셀 스트링(CS1)에 포함된 메모리 셀이 저장될 데이터에 상응하는 검증 전압 미만의 문턱 전압을 가지고, 제3 셀 스트링(CS3)에 포함된 메모리 셀이 저장될 데이터에 상응하는 검증 전압 이상의 문턱 전압을 가지는 경우, 제1 셀 스트링(CS1)에 연결된 제1 비트 라인(BL1)에는 제2 전압(V2)이 인가되고, 제3 셀 스트링(CS3)에 연결된 제2 비트 라인(BL2)에는 전원 전압(VCC)이 인가될 수 있다.
제1 비트 라인(BL1)에 제2 전압(V2)이 인가되고, 제1 스트링 선택 라인(SSL1)에 전원 전압(VCC)이 인가되면, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)이 턴-온되고, 제2 전압(V2)은 턴-온된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 통하여 제1 셀 스트링(CS1)의 제1 채널에 인가될 수 있다. 한편, 제2 비트 라인(BL2)에 전원 전압(VCC)이 인가되면, 제5 스트링 선택 트랜지스터(SST5)의 게이트에 제1 스트링 선택 라인(SSL1)을 통하여 전원 전압(VCC)이 인가되더라도, 제5 스트링 선택 트랜지스터(SST5)의 드레인 및 소스에 전원 전압(VCC) 및 프리차지된 전압(VPRCHD)이 인가되므로, 증가 모드의 제5 스트링 선택 트랜지스터(SST5)는 절단(cutoff)될 수 있다. 이에 따라, 전원 전압(VCC)이 인가된 제2 비트 라인(BL2)에 연결된 제3 셀 스트링(CS3)의 제3 채널은 플로팅 상태를 가질 수 있다.
프로그램될 메모리 셀을 포함하는 제1 셀 스트링(CS1)에 연결된 비트 라인(BL1)에 인가되는 제2 전압(V2)은 제1 전압(V1)보다 낮고 접지 전압(VSS)보다 높을 수 있다. 일 실시예에서, 제2 전압(V2)은 전원 전압(VCC)보다 낮고 접지 전압(VSS)보다 높을 수 있다. 종래의 공유 비트 라인 구조의 비휘발성 메모리 장치에서는 프로그램될 메모리 셀을 포함하는 셀 스트링에 연결된 비트 라인에 접지 전압(VSS)이 인가된다. 이에 따라, 종래의 공유 비트 라인 구조의 비휘발성 메모리 장치에서 비선택된 셀 스트링의 채널에서 상기 비트 라인으로 누설 전류가 흐를 수 있다. 그러나, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는, 프로그램될 메모리 셀을 포함하는 셀 스트링에 연결된 비트 라인에 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가되므로, 비선택된 셀 스트링의 채널에서 상기 비트 라인으로의 누설 전류가 감소될 수 있다.
복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가될 수 있다. 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가되면, 플로팅 상태를 가지는 제2 내지 제4 셀 스트링들(CS2, CS3, CS4)의 제2 내지 제4 채널들이 복수의 워드 라인들(WL1, WL2, WL3, WLN)과의 커플링에 의해 부스팅될 수 있다. 이에 따라, 제2 내지 제4 셀 스트링들(CS2, CS3, CS4)의 제2 내지 제4 채널들의 전압들(VCH2, VCH3, VCH4)이 프리차지된 전압(VPRCHD)에서 부스팅된 전압(VBSTD)으로 증가할 수 있다. 한편, 종래의 공유 비트 라인 구조의 비휘발성 메모리 장치에서는, 프로그램될 메모리 셀을 포함하는 선택된 셀 스트링의 채널이 접지 전압(VSS)을 가지므로, 비선택된 셀 스트링의 채널이 부스팅될 때 인접한 선택된 셀 스트링의 채널과의 커플링에 의해 상기 비선택된 셀 스트링의 채널이 충분히 부스팅되지 않을 수 있다. 그러나, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는, 프로그램될 메모리 셀을 포함하는 선택된 셀 스트링(예를 들어, CS1)의 채널이 접지 전압(VSS)보다 높은 제2 전압(V2)을 가지므로, 비선택된 셀 스트링(예를 들어, CS2)의 채널에 대한 상기 선택된 셀 스트링의 채널과의 커플링의 영향이 감소될 수 있다.
제2 내지 제4 셀 스트링들(CS2, CS3, CS4)의 제2 내지 제4 채널들이 부스팅된 후(또는 부스팅되는 동안), 선택된 워드 라인에 프로그램 전압(VPGM)을 인가함으로써 제1 셀 스트링(CS1)에 포함된 메모리 셀이 프로그램된다. 한편, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 선택된 셀 스트링인 제3 셀 스트링(CS3)의 제3 채널뿐만 아니라 비선택된 셀 스트링들인 제2 및 제4 셀 스트링들(CS2, CS4)의 제2 및 제4 채널들도 프리차지되므로, 제2 내지 제4 셀 스트링들(CS2, CS3, CS4)의 제2 내지 제4 채널들의 전압들(VCH2, VHC3, VCH4)이 충분히 부스팅될 수 있다. 또한, 프로그램되는 메모리 셀을 포함하는 제1 셀 스트링(CS1)에 연결된 제1 비트 라인(BL1)에 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가되므로, 제1 비트 라인(BL1)에 연결된 비선택된 제2 셀 스트링(CS2)의 누설 전류가 감소되고, 제2 셀 스트링(CS2)의 제2 채널의 전압(VCH2)이 상기 누설 전류에 의해 감소되지 않을 수 있다. 게다가, 제1 셀 스트링(CS1)의 제1 채널이 접지 전압(VSS)보다 높은 제2 전압(V2)을 가지므로, 제1 셀 스트링(CS1)에 인접한 제2 셀 스트링(CS2)의 제2 채널의 전압(VCH2)에 대한 제1 셀 스트링(CS1)의 제1 채널과의 커플링의 영향이 감소될 수 있다.
한편, 도 3에는 제1 및 제2 비트 라인들(BL1, BL2)에 제1 전압(V1)이 인가됨과 동시에 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 전원 전압(VCC)이 인가되는 예가 도시되어 있으나, 실시예에 따라, 제1 및 제2 비트 라인들(BL1, BL2)에 제1 전압(V1)이 인가되기 시작하는 시점과 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 전원 전압(VCC)이 인가되기 시작하는 시점은 서로 다를 수 있다. 예를 들어, 제1 및 제2 비트 라인들(BL1, BL2)에 제1 전압(V1)이 인가된 후, 제1 및 제2 스트링 선택 라인들에 전원 전압(VCC)이 순차적으로 또는 동시에 인가될 수 있다. 다만, 상기 시점들이 서로 다르더라도, 제1 내지 제4 셀 스트링들(CS1, CS2, CS3, CS4)의 제1 내지 제4 채널들이 충분히 프리차지되도록 제1 및 제2 비트 라인들(BL1, BL2)이 제1 전압(V1)을 가지면서 제1 및 제2 스트링 선택 라인들이 전원 전압(VCC)을 가지는 구간이 충분한 길이를 가질 수 있다. 또한, 도 3에는 제1 비트 라인(BL1)에 제2 전압(V2)이 인가됨과 동시에 제2 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 인가되는 예가 도시되어 있으나, 실시예에 따라, 제1 비트 라인(BL1)에 제2 전압(V2)이 인가되기 시작하는 시점과 제2 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 인가되기 시작하는 시점은 서로 다를 수 있다.
게다가, 도 3에는 제1 비트 라인(BL1)에 제2 전압(V2)이 인가되고 제2 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 인가된 후, 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)가 인가된 예가 도시되어 있으나, 실시예에 따라, 제1 비트 라인(V1)에 제2 전압(V2)이 인가되고 제2 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 인가되기 전, 즉 제1 및 제2 비트 라인들(BL1, BL2)이 제1 전압(V1)을 가지고 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)이 전원 전압(VCC)을 가지는 동안, 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)가 인가될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 짝수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 4에는, 선택된 워드 라인에 연결된 메모리 셀들 중 도 2의 제2 및 제4 셀 스트링들(CS2, CS4)에 포함된 메모리 셀들을 포함하는 짝수 페이지에 대한 프로그램 동작의 예가 도시되어 있다. 한편, 도 4에는, 상기 짝수 페이지에 포함된 메모리 셀들 중, 도 2의 제2 셀 스트링(CS2)의 메모리 셀은 프로그램되지 않고, 도 2의 제4 셀 스트링(CS4)의 메모리 셀은 프로그램되는 예가 도시되어 있다. 예를 들어, 도 2의 제2 셀 스트링(CS2)의 상기 메모리 셀은, 소거 상태에 상응하는 데이터를 저장하거나, 이미 검증 전압 이상의 문턱 전압을 가짐으로써, 프로그램되지 않을 수 있다.
도 2 및 도 4를 참조하면, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 제1 전압(V1)(예를 들어, 전원 전압(VCC))이 인가되고, 제1 스트링 선택 라인(SS1) 및 제2 스트링 선택 라인(SS2)에 전원 전압(VCC)이 인가된다. 이에 따라, 제1 내지 제8 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4, SST5, SST6, SST7, SST8)이 턴-온되고, 제1 내지 제4 셀 스트링들(CS1, CS2, CS3, CS4)의 제1 내지 제4 채널들이 제1 및 제2 비트 라인들(BL1, BL2)에 인가된 제1 전압(V1)에 의해 프리차지될 수 있다. 예를 들어, 제1 내지 제4 셀 스트링들(CS1, CS2, CS3, CS4)의 제1 내지 제4 채널들의 전압들(VCH1, VCH2, VCH3, VCH4)은 접지 전압(VSS)에서 프리차지된 전압(VPRCHD)으로 증가할 수 있다.
상기 짝수 페이지 프로그램 동작을 수행하도록, 제1 스트링 선택 라인(SSL1)에 접지 전압(VSS)이 인가되고, 제2 스트링 선택 라인(SSL2)에 전원 전압(VCC)이 인가될 수 있다. 이에 따라, 제1 및 제3 셀 스트링들(CS1, CS3)에 포함된 증가 모드의 제1 및 제5 스트링 선택 트랜지스터들(SST1, SST5)이 턴-오프되고, 제2 및 제4 셀 스트링들(CS2, CS4)에 포함된 증가 모드의 제4 및 제8 스트링 선택 트랜지스터들(SST4, SST8)이 턴-온됨으로써, 제2 및 제4 셀 스트링들(CS2, CS4)이 선택되고, 제1 및 제3 셀 스트링들(CS1, CS3)이 비선택될 수 있다. 또한, 제2 셀 스트링(CS2)에 포함된 메모리 셀이 프로그램되지 않도록 제1 비트 라인(BL1)에 전원 전압(VCC)이 인가되고, 제4 셀 스트링(CS4)에 포함된 메모리 셀이 프로그램되도록 제2 비트 라인(BL2)에 제1 전압(V1)보다 낮고 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가될 수 있다. 이에 따라, 선택된 제4 셀 스트링(CS4)의 제4 채널은 제2 비트 라인(BL2)에 연결되어 제2 전압(V2)을 가질 수 있고, 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들은 플로팅 상태를 가질 수 있다.
복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가되면, 플로팅 상태를 가지는 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들이 복수의 워드 라인들(WL1, WL2, WL3, WLN)과의 커플링에 의해 부스팅될 수 있다. 이에 따라, 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들의 전압들(VCH1, VCH2, VCH3)이 프리차지된 전압(VPRCHD)에서 부스팅된 전압(VBSTD)으로 증가할 수 있다. 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들이 부스팅된 후, 선택된 워드 라인에 프로그램 전압(VPGM)을 인가함으로써 제4 셀 스트링(CS4)에 포함된 메모리 셀이 프로그램될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 선택된 셀 스트링인 제2 셀 스트링(CS2)의 제2 채널뿐만 아니라 비선택된 셀 스트링들인 제1 및 제3 셀 스트링들(CS1, CS3)의 제1 및 제3 채널들도 프리차지되므로, 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들의 전압들(VCH1, VCH2, VCH3)이 충분히 부스팅될 수 있다. 또한, 프로그램되는 메모리 셀을 포함하는 제4 셀 스트링(CS4)에 연결된 제2 비트 라인(BL2)에 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가되므로, 제2 비트 라인(BL2)에 연결된 비선택된 제3 셀 스트링(CS3)의 누설 전류가 감소되고, 제3 셀 스트링(CS3)의 제3 채널의 전압(VCH3)이 상기 누설 전류에 의해 감소되지 않을 수 있다. 게다가, 제4 셀 스트링(CS4)의 제4 채널이 접지 전압(VSS)보다 높은 제2 전압(V2)을 가지므로, 제4 셀 스트링(CS4)에 인접한 제3 셀 스트링(CS3)의 제3 채널의 전압(VCH3)에 대한 제4 셀 스트링(CS4)의 제4 채널과의 커플링의 영향이 감소될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(300)는 복수의 비트 라인들(BL1, BL2), 복수의 셀 스트링들(CS1, CS2, CS3, CS4), 제1 스트링 선택 라인(SSL1), 제2 스트링 선택 라인(SSL2), 복수의 워드 라인들(WL1, WL2, WL3, WLN), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)을 포함한다. 도 5의 메모리 셀 어레이(300)는, 제5 내지 제8 스트링 선택 트랜지스터들(SST5, SST6, SST7, SST8)의 모드들을 제외하고, 도 2의 메모리 셀 어레이(200)와 유사한 구성을 가질 수 있다.
각 비트 라인(BL1, BL2)에는 2 이상의 셀 스트링들(CS1, CS2, CS3, CS4)이 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)에는 제1 셀 스트링(CS1) 및 제2 셀 스트링(CS2)이 연결되고, 제2 비트 라인(BL2)에는 제3 셀 스트링(CS3) 및 제4 셀 스트링(CS4)이 연결될 수 있다.
제1 셀 스트링(CS1)은 제1 스트링 선택 라인(SSL1)에 연결된 증가 모드의 제1 스트링 선택 트랜지스터(SST1) 및 제2 스트링 선택 라인(SSL2)에 연결된 공핍 모드의 제2 스트링 선택 트랜지스터(SST2)을 포함하고, 제2 셀 스트링(CS2)은 제1 스트링 선택 라인(SSL1)에 연결된 공핍 모드의 제3 스트링 선택 트랜지스터(SST3) 및 제2 스트링 선택 라인(SSL2)에 연결된 증가 모드의 제4 스트링 선택 트랜지스터(SST4)를 포함하며, 제3 셀 스트링(CS3)은 제1 스트링 선택 라인(SSL1)에 연결된 공핍 모드의 제5 스트링 선택 트랜지스터(SST5) 및 제2 스트링 선택 라인(SSL2)에 연결된 증가 모드의 제6 스트링 선택 트랜지스터(SST6)를 포함하고, 제4 셀 스트링(CS4)은 제1 스트링 선택 라인(SSL1)에 연결된 증가 모드의 제7 스트링 선택 트랜지스터(SST7) 및 제2 스트링 선택 라인(SSL2)에 연결된 공핍 모드의 제8 스트링 선택 트랜지스터(SST8)를 포함할 수 있다. 이에 따라, 제1 스트링 선택 라인(SSL1)에 전원 전압이 인가되면, 제1 및 제4 셀 스트링(CS1, CS4)이 선택될 수 있고, 제2 스트링 선택 라인(SSL2)에 상기 전원 전압이 인가되면, 제2 및 제3 셀 스트링들(CS2, CS3)이 선택될 수 있다.
일 실시예에서, 제1 셀 스트링(CS1)의 제1 메모리 셀들(MC1) 및 제4 셀 스트링(CS4)의 제4 메모리 셀들(MC4)은 홀수 페이지들을 구성하고, 제2 셀 스트링(CS2)의 제2 메모리 셀들(MC2) 및 제3 셀 스트링(CS3)의 제3 메모리 셀들(MC3)은 짝수 페이지들을 구성할 수 있다. 즉, 각 홀수 페이지는 복수의 워드 라인들(WL1, WL2, WL3, WLN) 중 하나에 연결된 메모리 셀들 중 제4N+1 번째 및 제4N+4 번째 셀 스트링들(CS1, CS4)(N은 0이상의 정수)에 포함된 메모리 셀들을 포함하고, 각 짝수 페이지는 복수의 워드 라인들(WL1, WL2, WL3, WLN) 중 하나에 연결된 메모리 셀들 중 제4N+2 번째 및 제4N+3 번째 셀 스트링들(CS2, CS3)에 포함된 메모리 셀들을 포함할 수 있다.
이하, 도 6 및 도 7을 참조하여 본 발명의 다른 실시예에 따른 메모리 셀 어레이(300)를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 설명한다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 홀수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 6에는, 선택된 워드 라인에 연결된 메모리 셀들 중 도 5의 제1 및 제4 셀 스트링들(CS1, CS4)에 포함된 메모리 셀들을 포함하는 홀수 페이지에 대한 프로그램 동작의 예가 도시되어 있다. 한편, 도 6에는, 상기 홀수 페이지에 포함된 메모리 셀들 중, 도 5의 제1 셀 스트링(CS1)의 메모리 셀은 프로그램되지 않고, 도 5의 제4 셀 스트링(CS4)의 메모리 셀은 프로그램되는 예가 도시되어 있다. 예를 들어, 도 5의 제1 셀 스트링(CS1)의 상기 메모리 셀은, 소거 상태에 상응하는 데이터를 저장하거나, 이미 검증 전압 이상의 문턱 전압을 가짐으로써, 프로그램되지 않을 수 있다.
도 5 및 도 6을 참조하면, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 제1 전압(V1)(예를 들어, 전원 전압(VCC))이 인가되고, 제1 스트링 선택 라인(SS1) 및 제2 스트링 선택 라인(SS2)에 전원 전압(VCC)이 인가된다. 이에 따라, 제1 내지 제8 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4, SST5, SST6, SST7, SST8)이 턴-온되고, 제1 내지 제4 셀 스트링들(CS1, CS2, CS3, CS4)의 제1 내지 제4 채널들이 제1 및 제2 비트 라인들(BL1, BL2)에 인가된 제1 전압(V1)에 의해 프리차지될 수 있다. 예를 들어, 제1 내지 제4 셀 스트링들(CS1, CS2, CS3, CS4)의 제1 내지 제4 채널들의 전압들(VCH1, VCH2, VCH3, VCH4)은 접지 전압(VSS)에서 프리차지된 전압(VPRCHD)으로 증가할 수 있다.
상기 홀수 페이지 프로그램 동작을 수행하도록, 제1 스트링 선택 라인(SSL1)에 전원 전압(VCC)이 인가되고, 제2 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 제2 및 제3 셀 스트링들(CS2, CS3)에 포함된 증가 모드의 제4 및 제6 스트링 선택 트랜지스터들(SST4, SST6)이 턴-오프되고, 제1 및 제4 셀 스트링들(CS1, CS4)에 포함된 증가 모드의 제1 및 제7 스트링 선택 트랜지스터들(SST1, SST7)이 턴-온됨으로써, 제1 및 제4 셀 스트링들(CS1, CS4)이 선택되고, 제2 및 제3 셀 스트링들(CS2, CS3)이 비선택될 수 있다. 또한, 제1 셀 스트링(CS1)에 포함된 메모리 셀이 프로그램되지 않도록 제1 비트 라인(BL1)에 전원 전압(VCC)이 인가되고, 제4 셀 스트링(CS4)에 포함된 메모리 셀이 프로그램되도록 제2 비트 라인(BL2)에 제1 전압(V1)보다 낮고 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가될 수 있다. 이에 따라, 선택된 제4 셀 스트링(CS4)의 제4 채널은 제2 비트 라인(BL2)에 연결되어 제2 전압(V2)을 가질 수 있고, 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들은 플로팅 상태를 가질 수 있다.
복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가되면, 플로팅 상태를 가지는 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들이 복수의 워드 라인들(WL1, WL2, WL3, WLN)과의 커플링에 의해 부스팅될 수 있다. 이에 따라, 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들의 전압들(VCH1, VCH2, VCH3)이 프리차지된 전압(VPRCHD)에서 부스팅된 전압(VBSTD)으로 증가할 수 있다. 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들이 부스팅된 후, 선택된 워드 라인에 프로그램 전압(VPGM)을 인가함으로써 제4 셀 스트링(CS4)에 포함된 메모리 셀이 프로그램될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 선택된 셀 스트링인 제1 셀 스트링(CS1)의 제1 채널뿐만 아니라 비선택된 셀 스트링들인 제2 및 제3 셀 스트링들(CS2, CS3)의 제2 및 제3 채널들도 프리차지되므로, 제1 내지 제3 셀 스트링들(CS1, CS2, CS3)의 제1 내지 제3 채널들의 전압들(VCH1, VCH2, VCH3)이 충분히 부스팅될 수 있다. 또한, 프로그램되는 메모리 셀을 포함하는 제4 셀 스트링(CS4)에 연결된 제2 비트 라인(BL2)에 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가되므로, 제2 비트 라인(BL2)에 연결된 비선택된 제3 셀 스트링(CS3)의 누설 전류가 감소되고, 제3 셀 스트링(CS3)의 제3 채널의 전압(VCH3)이 상기 누설 전류에 의해 감소되지 않을 수 있다. 게다가, 제4 셀 스트링(CS4)의 제4 채널이 접지 전압(VSS)보다 높은 제2 전압(V2)을 가지므로, 제4 셀 스트링(CS4)에 인접한 제3 셀 스트링(CS3)의 제3 채널의 전압(VCH3)에 대한 제4 셀 스트링(CS4)의 제4 채널과의 커플링의 영향이 감소될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 짝수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 7에는, 선택된 워드 라인에 연결된 메모리 셀들 중 도 5의 제2 및 제3 셀 스트링들(CS2, CS3)에 포함된 메모리 셀들을 포함하는 짝수 페이지에 대한 프로그램 동작의 예가 도시되어 있다. 한편, 도 6에는, 상기 짝수 페이지에 포함된 도 5의 제2 셀 스트링(CS2)의 메모리 셀 및 제3 셀 스트링(CS3)의 메모리 셀이 프로그램되는 예가 도시되어 있다.
도 5 및 도 7을 참조하면, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 제1 전압(V1)(예를 들어, 전원 전압(VCC))이 인가되고, 제1 스트링 선택 라인(SS1) 및 제2 스트링 선택 라인(SS2)에 전원 전압(VCC)이 인가된다. 이에 따라, 제1 내지 제8 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4, SST5, SST6, SST7, SST8)이 턴-온되고, 제1 내지 제4 셀 스트링들(CS1, CS2, CS3, CS4)의 제1 내지 제4 채널들이 제1 및 제2 비트 라인들(BL1, BL2)에 인가된 제1 전압(V1)에 의해 프리차지될 수 있다. 예를 들어, 제1 내지 제4 셀 스트링들(CS1, CS2, CS3, CS4)의 제1 내지 제4 채널들의 전압들(VCH1, VCH2, VCH3, VCH4)은 접지 전압(VSS)에서 프리차지된 전압(VPRCHD)으로 증가할 수 있다.
상기 짝수 페이지 프로그램 동작을 수행하도록, 제1 스트링 선택 라인(SSL1)에 접지 전압(VSS)이 인가되고, 제2 스트링 선택 라인(SSL2)에 전원 전압(VCC)이 인가될 수 있다. 이에 따라, 제1 및 제4 셀 스트링들(CS1, CS4)에 포함된 증가 모드의 제1 및 제7 스트링 선택 트랜지스터들(SST1, SST7)이 턴-오프되고, 제2 및 제3 셀 스트링들(CS2, CS3)에 포함된 증가 모드의 제4 및 제6 스트링 선택 트랜지스터들(SST4, SST6)이 턴-온됨으로써, 제1 및 제4 셀 스트링들(CS1, CS4)이 비선택되고, 제2 및 제3 셀 스트링들(CS2, CS3)이 선택될 수 있다. 또한, 제2 및 제3 셀 스트링들(CS2, CS3)에 포함된 메모리 셀들이 프로그램되도록 제1 및 제2 비트 라인들(BL1, BL2)에 제1 전압(V1)보다 낮고 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가될 수 있다. 이에 따라, 선택된 제2 및 제3 셀 스트링들(CS2, CS3)의 제2 및 제3 채널들은 제1 및 제2 비트 라인들(BL1, BL2)에 각각 연결되어 제2 전압(V2)을 가질 수 있고, 제1 및 제4 셀 스트링들(CS1, CS4)의 제1 및 제4 채널들은 플로팅 상태를 가질 수 있다.
복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가되면, 플로팅 상태를 가지는 제1 및 제4 셀 스트링들(CS1, CS4)의 제1 및 제4 채널들이 복수의 워드 라인들(WL1, WL2, WL3, WLN)과의 커플링에 의해 부스팅될 수 있다. 이에 따라, 제1 및 제4 셀 스트링들(CS1, CS4)의 제1 및 제4 채널들의 전압들(VCH1, VCH4)이 프리차지된 전압(VPRCHD)에서 부스팅된 전압(VBSTD)으로 증가할 수 있다. 제1 및 제4 셀 스트링들(CS1, CS4)의 제1 및 제4 채널들이 부스팅된 후, 선택된 워드 라인에 프로그램 전압(VPGM)을 인가함으로써 제2 및 제3 셀 스트링들(CS2, CS3)에 포함된 메모리 셀들이 프로그램될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 비선택된 셀 스트링들인 제1 및 제4 셀 스트링들(CS1, CS4)의 제1 및 제4 채널들이 프리차지되므로, 제1 및 제4 셀 스트링들(CS1, CS4)의 제1 및 제4 채널들의 전압들(VCH1, VCH4)이 충분히 부스팅될 수 있다. 또한, 제1 및 제2 비트 라인들(BL1, BL2)에 접지 전압(VSS)보다 높은 제2 전압(V2)이 인가되므로, 비선택된 제1 및 제4 셀 스트링들(CS1, CS4)의 누설 전류가 감소되고, 제1 및 제4 셀 스트링들(CS1, CS4)의 제1 및 제4 채널들의 전압들(VCH1, VCH4)이 상기 누설 전류에 의해 감소되지 않을 수 있다. 게다가, 제2 및 제3 셀 스트링들(CS2, CS3)의 제2 및 제3 채널들이 접지 전압(VSS)보다 높은 제2 전압(V2)을 가지므로, 제1 및 제4 셀 스트링(CS1, CS4)의 제1 및 제4 채널들의 전압들(VCH1, VCH4)에 대한 제2 및 제3 셀 스트링들(CS2, CS3)의 제2 및 제3 채널들과의 커플링의 영향이 감소될 수 있다.
도 8은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 8에 도시된 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은, 도 1에 도시된 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법과 달리, 모든 셀 스트링들에 대한 프리차지 동작을 수행하지 않을 수 있다.
도 8을 참조하면, 하나의 비트 라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 공유 비트 라인 구조의 비휘발성 메모리 장치에서, 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링이 선택된다(S410). 상기 제1 및 제2 셀 스트링들에 포함된 스트링 선택 트랜지스터들을 선택적으로 턴-온 또는 턴-오프시킴으로써, 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링이 선택될 수 있다. 일 실시예에서, 홀수 페이지 프로그램 동작이 수행될 때, 홀수 페이지에 상응하는 메모리 셀을 포함하는 셀 스트링이 선택되고, 짝수 페이지 프로그램 동작이 수행될 때, 짝수 페이지에 상응하는 메모리 셀을 포함하는 셀 스트링이 선택될 수 있다.
상기 비트 라인에 상기 전원 전압보다 낮고 접지 전압보다 높은 전압을 인가함으로써 상기 선택된 셀 스트링에 포함된 메모리 셀이 프로그램될 수 있다(S430). 예를 들어, 상기 비트 라인에 상기 전원 전압보다 낮고 상기 접지 전압보다 높은 전압을 인가하고, 복수의 워드 라인들 중 상기 메모리 셀에 연결되지 않은 비선택된 워드 라인들에 패스 전압을 인가하며, 상기 복수의 워드 라인들 중 상기 메모리 셀에 연결된 선택된 워드 라인에 프로그램 전압을 인가함으로써, 상기 선택된 셀 스트링에 포함된 상기 메모리 셀이 프로그램될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 상기 선택된 셀 스트링에 포함된 상기 메모리 셀이 프로그램되는 동안 상기 비트 라인에 상기 접지 전압보다 높은 전압이 인가되므로, 상기 비선택된 셀 스트링의 채널로부터 상기 비트 라인으로의 누설 전류가 감소될 수 있다. 이에 따라, 상기 비선택된 셀 스트링의 채널의 전압이 충분히 부스팅될 수 있고, 상기 비선택된 셀 스트링에 포함된 메모리 셀에 대한 프로그램 디스터브가 방지될 수 있다.
도 9는 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 홀수 페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
도 9에는, 선택된 워드 라인에 연결된 메모리 셀들 중 도 2의 제1 및 제3 셀 스트링들(CS1, CS3)에 포함된 메모리 셀들을 포함하는 홀수 페이지에 대한 프로그램 동작의 예가 도시되어 있다. 한편, 도 9에는, 상기 홀수 페이지에 포함된 메모리 셀들 중, 도 2의 제1 셀 스트링(CS1)의 메모리 셀은 프로그램되고, 도 2의 제3 셀 스트링(CS3)의 메모리 셀은 프로그램되지 않는 예가 도시되어 있다. 예를 들어, 도 2의 제3 셀 스트링(CS3)의 상기 메모리 셀은, 소거 상태에 상응하는 데이터를 저장하거나, 이미 검증 전압 이상의 문턱 전압을 가짐으로써, 프로그램되지 않을 수 있다.
도 9를 참조하면, 상기 홀수 페이지 프로그램 동작을 수행하도록, 제1 스트링 선택 라인(SSL1)에 전원 전압(VCC)이 인가되고, 제2 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 제1 및 제3 셀 스트링들(CS1, CS3)에 포함된 증가 모드의 제1 및 제5 스트링 선택 트랜지스터들(SST1, SST5)이 턴-온되고, 제2 및 제4 셀 스트링들(CS2, CS4)에 포함된 증가 모드의 제4 및 제8 스트링 선택 트랜지스터들(SST4, SST8)이 턴-오프됨으로써, 제1 및 제3 셀 스트링들(CS1, CS3)이 선택되고, 제2 및 제4 셀 스트링들(CS2, CS4)이 비선택될 수 있다. 또한, 제1 셀 스트링(CS1)에 포함된 메모리 셀이 프로그램되도록 제1 비트 라인(BL1)에 전원 전압(VCC)보다 낮고 접지 전압(VSS)보다 높은 전압(V2)이 인가되고, 제3 셀 스트링(CS3)에 포함된 메모리 셀이 프로그램되지 않도록 제2 비트 라인(BL2)에 전원 전압(VSS)이 인가될 수 있다. 이에 따라, 선택된 제1 셀 스트링(CS1)의 제1 채널은 전원 전압(VCC)보다 낮고 접지 전압(VSS)보다 높은 전압(V2)을 가질 수 있고, 선택된 제3 셀 스트링(CS3)의 제3 채널은 제2 비트 라인(BL2)에 인가된 전원 전압(VSS)에 의해 프리차지될 수 있고, 증가 모드의 제5 스트링 선택 트랜지스터(SST5)가 절단되어 플로팅 상태를 가질 수 있다. 한편, 비선택된 제2 및 제4 셀 스트링들(CS2, CS4)의 제2 및 제4 채널들은 프리차지되지 않을 수 있고, 증가 모드의 제4 및 제8 스트링 선택 트랜지스터들(SST4, SS8)이 턴-오프되어 플로팅 상태를 가질 수 있다.
복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가되면, 플로팅 상태를 가지는 제2 내지 제4 셀 스트링들(CS2, CS3, CS4)의 제2 내지 제4 채널들이 복수의 워드 라인들(WL1, WL2, WL3, WLN)과의 커플링에 의해 부스팅될 수 있다. 일 실시예에서, 제2 및 제4 셀 스트링들(CS2, CS4)의 제2 및 제4 채널들이 프리차지되지 않으므로, 제2 및 제4 셀 스트링들(CS2, CS4)의 제2 및 제4 채널들의 부스팅된 전압(VBSTD’)은 프리차지된 후 부스팅된 제3 셀 스트링의 제3 채널의 부스팅된 전압(VBSTD)보다 낮을 수 있다. 제2 내지 제4 셀 스트링들(CS2, CS3, CS4)의 제2 내지 제4 채널들이 부스팅된 후, 선택된 워드 라인에 프로그램 전압(VPGM)을 인가함으로써 제1 셀 스트링(CS1)에 포함된 메모리 셀이 프로그램될 수 있다.
본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 프로그램되는 메모리 셀을 포함하는 제1 셀 스트링(CS1)에 연결된 제1 비트 라인(BL1)에 접지 전압(VSS)보다 높은 전압(V2)이 인가되므로, 제1 비트 라인(BL1)에 연결된 비선택된 제2 셀 스트링(CS2)의 누설 전류가 감소되고, 제2 셀 스트링(CS2)의 제2 채널의 전압(VCH2)이 상기 누설 전류에 의해 감소되지 않을 수 있다. 또한, 제1 셀 스트링(CS1)의 제1 채널이 접지 전압(VSS)보다 높은 전압(V2)을 가지므로, 제1 셀 스트링(CS1)에 인접한 제2 셀 스트링(CS2)의 제2 채널의 전압(VCH2)에 대한 제1 셀 스트링(CS1)의 제1 채널과의 커플링의 영향이 감소될 수 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 비휘발성 메모리 장치(500)는 메모리 셀 어레이(510), 페이지 버퍼부(540), 로우 디코더(550), 전압 생성기(560) 및 제어 회로(570)를 포함한다.
메모리 셀 어레이(510)는 각 비트 라인마다 2 이상의 셀 스트링들을 포함하는 공유 비트 라인 구조를 가질 수 있다. 예를 들어, 메모리 셀 어레이(510)는 도 2의 메모리 셀 어레이(200)이거나, 도 5의 메모리 셀 어레이(300)일 수 있다. 실시예에 따라, 메모리 셀 어레이(510)는 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 및/또는 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)을 포함할 수 있다. 실시예에 따라, 각 메모리 셀은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 예를 들어, 상기 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있다.
페이지 버퍼부(540)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(540)는 독출 모드에서 감지 증폭기로서 동작하고, 프로그램 모드에서 기입 드라이버로서 동작할 수 있다. 페이지 버퍼부(540)는 각 비트 라인에 연결되고, 데이터를 일시적으로 저장하는 페이지 버퍼를 포함할 수 있다.
로우 디코더(550)는 로우 어드레스에 응답하여 워드라인을 선택할 수 있다. 로우 디코더(550)는 전압 생성기(560)로부터 제공되는 워드라인 전압들을 선택 및 비선택된 워드라인들로 전달한다. 예를 들어, 프로그램 동작 시, 로우 디코더(550)는 선택된 워드라인에 프로그램 전압을 전달하고, 비선택된 워드라인에 패스 전압을 전달할 수 있다.
전압 생성기(560)는 제어 회로(570)의 제어에 따라 프로그램을 위한 프로그램 전압, 패스 전압, 중간 검증 전압, 검증 전압 및 독출 전압과 같은 워드라인 전압들을 생성할 수 있다.
제어 회로(570)는 데이터를 메모리 셀 어레이(510)에 프로그램하기 위하여 페이지 버퍼부(540), 로우 디코더(550) 및 전압 생성기(560)를 제어할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치(500)의 프로그램 방법에서, 비휘발성 메모리 장치(500)는 메모리 셀 어레이(510)에 포함된 선택된 셀 스트링의 채널뿐만 아니라 비선택된 셀 스트링의 채널도 프리차지할 수 있다. 이에 따라, 비선택된 셀 스트링의 채널의 전압이 충분히 부스팅될 수 있고, 프로그램 디스터브가 방지될 수 있다. 또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(500)의 프로그램 방법에서, 프로그램될 메모리 셀을 포함하는 셀 스트링에 연결된 비트 라인에 접지 전압보다 높은 전압이 인가될 수 있다. 이에 따라, 상기 비트 라인에 연결된 비선택된 셀 스트링의 누설 전류가 감소될 수 있고, 상기 비선택된 셀 스트링의 채널이 충분히 부스팅되어 상기 프로그램 디스터브가 더욱 방지될 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(600)은 메모리 컨트롤러(610) 및 비휘발성 메모리 장치(620)를 포함한다.
비휘발성 메모리 장치(620)는 메모리 셀 어레이(621) 및 페이지 버퍼부(622)를 포함한다. 페이지 버퍼부(622)는 비트 라인들에 연결되고, 데이터를 일시적으로 저장하는 페이지 버퍼들을 포함할 수 있다. 메모리 셀 어레이(621)는 각 비트 라인마다 2 이상의 셀 스트링들이 연결된 공유 비트 라인 구조를 가질 수 있다. 프로그램 동작 시, 비휘발성 메모리 장치(620)는 각 비트 라인에 연결된 선택된 셀 스트링의 채널뿐만 아니라 비선택된 셀 스트링의 채널도 프리차지할 수 있다. 이에 따라, 비선택된 셀 스트링의 채널의 전압이 충분히 부스팅될 수 있고, 프로그램 디스터브가 방지될 수 있다. 또한, 프로그램 동작 시, 비휘발성 메모리 장치(620)는 프로그램될 메모리 셀을 포함하는 셀 스트링에 연결된 비트 라인에 접지 전압보다 높은 전압을 인가할 수 있다. 이에 따라, 상기 비트 라인에 연결된 비선택된 셀 스트링의 누설 전류가 감소될 수 있고, 상기 비선택된 셀 스트링의 채널이 충분히 부스팅되어 상기 프로그램 디스터브가 더욱 방지될 수 있다.
메모리 컨트롤러(610)는 비휘발성 메모리 장치(620)를 제어한다. 메모리 컨트롤러(610)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(620) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(610)는 중앙 처리 장치(611), 버퍼 메모리(612), 호스트 인터페이스(613) 및 메모리 인터페이스(614)를 포함할 수 있다. 중앙 처리 장치(611)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(612)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 실시예에 따라, 버퍼 메모리(612)는 메모리 컨트롤러(610)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(613)는 상기 호스트와 연결되고, 메모리 인터페이스(614)는 비휘발성 메모리 장치(620)와 연결된다. 중앙 처리 장치(611)는 호스트 인터페이스(613)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(613)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 중앙 처리 장치(611)는 메모리 인터페이스(614)를 통하여 비휘발성 메모리 장치(620)와 통신할 수 있다. 실시예에 따라, 메모리 컨트롤러(610)는 에러 정정을 위한 에러 정정 블록(615)을 더 포함할 수 있다. 실시예에 따라, 메모리 컨트롤러(610)가 비휘발성 메모리 장치(620)에 빌트-인(built-in)되어 구현되거나, 메모리 컨트롤러(610) 및 비휘발성 메모리 장치(620) 각각 별도의 칩으로 구현될 수 있다.
메모리 시스템(600)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(620), 메모리 컨트롤러(610), 및/또는 메모리 시스템(600)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 12를 참조하면, 메모리 카드(700)는 복수의 접속 핀들(710), 메모리 컨트롤러(720) 및 비휘발성 메모리 장치(730)를 포함한다.
호스트(미도시)와 메모리 카드(700) 사이의 신호들이 송수신되도록 복수의 접속 핀들(710)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(710)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(720)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(730)에 저장할 수 있다.
비휘발성 메모리 장치(730)는 각 비트 라인마다 2 이상의 셀 스트링들이 연결된 공유 비트 라인 구조를 가질 수 있다. 프로그램 동작 시, 비휘발성 메모리 장치(730)는 각 비트 라인에 연결된 선택된 셀 스트링의 채널뿐만 아니라 비선택된 셀 스트링의 채널도 프리차지할 수 있다. 이에 따라, 비선택된 셀 스트링의 채널의 전압이 충분히 부스팅될 수 있고, 프로그램 디스터브가 방지될 수 있다. 또한, 프로그램 동작 시, 비휘발성 메모리 장치(730)는 프로그램될 메모리 셀을 포함하는 셀 스트링에 연결된 비트 라인에 접지 전압보다 높은 전압을 인가할 수 있다. 이에 따라, 상기 비트 라인에 연결된 비선택된 셀 스트링의 누설 전류가 감소될 수 있고, 상기 비선택된 셀 스트링의 채널이 충분히 부스팅되어 상기 프로그램 디스터브가 더욱 방지될 수 있다.
예를 들어, 메모리 카드(700)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라, 메모리 카드(700)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 13을 참조하면, 솔리드 스테이트 드라이브(Solid State Drive; SSD, 800)는 메모리 컨트롤러(810) 및 복수의 비휘발성 메모리 장치들(820)을 포함한다.
메모리 컨트롤러(810)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(820)에 저장할 수 있다.
복수의 비휘발성 메모리 장치들(820)은 각 비트 라인마다 2 이상의 셀 스트링들이 연결된 공유 비트 라인 구조를 가질 수 있다. 프로그램 동작 시, 비휘발성 메모리 장치들(820)은 각 비트 라인에 연결된 선택된 셀 스트링의 채널뿐만 아니라 비선택된 셀 스트링의 채널도 프리차지할 수 있다. 이에 따라, 비선택된 셀 스트링의 채널의 전압이 충분히 부스팅될 수 있고, 프로그램 디스터브가 방지될 수 있다. 또한, 프로그램 동작 시, 비휘발성 메모리 장치들(820)는 프로그램될 메모리 셀을 포함하는 셀 스트링에 연결된 비트 라인에 접지 전압보다 높은 전압을 인가할 수 있다. 이에 따라, 상기 비트 라인에 연결된 비선택된 셀 스트링의 누설 전류가 감소될 수 있고, 상기 비선택된 셀 스트링의 채널이 충분히 부스팅되어 상기 프로그램 디스터브가 더욱 방지될 수 있다.
실시예에 따라, 솔리드 스테이트 드라이브(800)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 메모리 장치(920), 사용자 인터페이스(930) 및 메모리 시스템(600)을 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(940)을 더 포함할 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(910)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(950)를 통하여 메모리 장치(920)에 연결될 수 있다. 예를 들어, 메모리 장치(920)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 또한, 프로세서(910)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(910)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(930)를 제어할 수 있다. 모뎀(940)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 비휘발성 메모리 장치(620)에는 프로세서(910)에 의해 처리된 데이터 또는 모뎀(940)을 통하여 수신된 데이터 등이 메모리 컨트롤러(610)를 통해 저장될 수 있다. 컴퓨팅 시스템(900)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(900)은, 실시예에 따라, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치, 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
200, 300: 메모리 셀 어레이
BL1, BL2: 비트 라인
CS1, CS2, CS3, CS4: 셀 스트링

Claims (10)

  1. 하나의 비트 라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    프로그램 동작 시, 상기 제1 셀 스트링에 포함된 증가 모드의 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인 및 상기 제2 셀 스트링에 포함된 증가 모드의 제4 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에 전원 전압을 인가하고, 상기 비트 라인에 제1 전압을 인가하여 상기 제1 셀 스트링의 제1 채널 및 상기 제2 셀 스트링의 제2 채널을 프리차지하는 단계;
    상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링을 선택하는 단계; 및
    상기 비트 라인에 상기 제1 전압보다 낮고 접지 전압보다 높은 제2 전압을 인가하여 상기 선택된 셀 스트링에 포함된 메모리 셀을 프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서, 상기 제1 전압은 상기 전원 전압이고,
    상기 제2 전압은 상기 전원 전압보다 낮고 상기 접지 전압보다 높은 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제1 항에 있어서, 상기 제1 셀 스트링의 상기 제1 채널 및 상기 제2 셀 스트링의 상기 제2 채널은 제1 전압 레벨로 프리차지되고,
    상기 선택된 셀 스트링에 포함된 상기 메모리 셀이 프로그램될 때, 상기 선택된 셀 스트링의 채널의 전압은 상기 제1 전압 레벨보다 낮은 제2 전압 레벨로 감소되고, 비선택된 셀 스트링의 채널의 전압은 상기 제1 전압 레벨보다 높은 제3 전압 레벨로 부스팅되는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제1 항에 있어서,
    상기 제1 셀 스트링은,
    상기 제1 스트링 선택 라인에 연결된 증가 모드의 상기 제1 스트링 선택 트랜지스터;
    상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제2 스트링 선택 트랜지스터; 및
    복수의 워드 라인들에 각각 연결된 복수의 제1 메모리 셀들을 포함하고,
    상기 제2 셀 스트링은,
    상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제3 스트링 선택 트랜지스터;
    상기 제2 스트링 선택 라인에 연결된 증가 모드의 상기 제4 스트링 선택 트랜지스터; 및
    상기 복수의 워드 라인들에 각각 연결된 복수의 제2 메모리 셀들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제4 항에 있어서, 상기 제1 셀 스트링의 상기 제1 채널 및 상기 제2 셀 스트링의 상기 제2 채널을 프리차지하는 단계는,
    상기 비트 라인에 상기 제1 전압으로서 상기 전원 전압을 인가하는 단계;
    상기 제1 스트링 선택 라인에 상기 전원 전압을 인가하여 상기 제1 스트링 선택 트랜지스터 및 상기 제3 스트링 선택 트랜지스터를 턴-온시키는 단계; 및
    상기 제2 스트링 선택 라인에 상기 전원 전압을 인가하여 상기 제2 스트링 선택 트랜지스터 및 상기 제4 스트링 선택 트랜지스터를 턴-온시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 제4 항에 있어서, 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 상기 하나의 셀 스트링을 선택하는 단계는,
    상기 제1 셀 스트링에 포함된 상기 제1 메모리 셀들 중 하나가 프로그램될 경우, 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 상기 전원 전압 및 상기 접지 전압을 각각 인가하여 상기 제1 스트링 선택 트랜지스터 및 상기 제2 스트링 선택 트랜지스터를 턴-온시키는 단계; 및
    상기 제2 셀 스트링에 포함된 상기 제2 메모리 셀들 중 하나가 프로그램될 경우, 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 상기 접지 전압 및 상기 전원 전압을 각각 인가하여 상기 제3 스트링 선택 트랜지스터 및 상기 제4 스트링 선택 트랜지스터를 턴-온시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제4 항에 있어서, 상기 선택된 셀 스트링에 포함된 상기 메모리 셀을 프로그램하는 단계는,
    상기 비트 라인에 상기 제2 전압으로서 상기 전원 전압보다 낮고 상기 접지 전압보다 높은 전압을 인가하는 단계;
    상기 복수의 워드 라인들 중 상기 메모리 셀에 연결되지 않은 비선택된 워드 라인들에 패스 전압을 인가하는 단계; 및
    상기 복수의 워드 라인들 중 상기 메모리 셀에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제4 항에 있어서, 상기 비휘발성 메모리 장치는 상기 비트 라인에 인접한 비트 라인에 연결된 제3 셀 스트링 및 제4 셀 스트링을 더 포함하고,
    상기 제3 셀 스트링은,
    상기 제1 스트링 선택 라인에 연결된 증가 모드의 제5 스트링 선택 트랜지스터;
    상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제6 스트링 선택 트랜지스터; 및
    상기 복수의 워드 라인들에 각각 연결된 복수의 제3 메모리 셀들을 포함하고,
    상기 제4 셀 스트링은,
    상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제7 스트링 선택 트랜지스터;
    상기 제2 스트링 선택 라인에 연결된 증가 모드의 제8 스트링 선택 트랜지스터; 및
    상기 복수의 워드 라인들에 각각 연결된 복수의 제4 메모리 셀들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제4 항에 있어서, 상기 비휘발성 메모리 장치는 상기 비트 라인에 인접한 비트 라인에 연결된 제3 셀 스트링 및 제4 셀 스트링을 더 포함하고,
    상기 제3 셀 스트링은,
    상기 제1 스트링 선택 라인에 연결된 공핍 모드의 제5 스트링 선택 트랜지스터;
    상기 제2 스트링 선택 라인에 연결된 증가 모드의 제6 스트링 선택 트랜지스터; 및
    상기 복수의 워드 라인들에 각각 연결된 복수의 제3 메모리 셀들을 포함하고,
    상기 제4 셀 스트링은,
    상기 제1 스트링 선택 라인에 연결된 증가 모드의 제7 스트링 선택 트랜지스터;
    상기 제2 스트링 선택 라인에 연결된 공핍 모드의 제8 스트링 선택 트랜지스터; 및
    상기 복수의 워드 라인들에 각각 연결된 복수의 제4 메모리 셀들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제1 비트 라인, 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    프로그램 동작 시, 상기 제1 비트 라인, 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인에 전원 전압을 인가하여 상기 제1 셀 스트링의 제1 채널 및 상기 제2 셀 스트링의 제2 채널을 프리차지하는 단계;
    상기 제1 스트링 선택 라인 또는 상기 제2 스트링 선택 라인 중 하나의 스트링 선택 라인에 상기 전원 전압을 인가하고, 다른 하나의 스트링 선택 라인에 접지 전압을 인가하여 상기 제1 셀 스트링 또는 상기 제2 셀 스트링 중 하나의 셀 스트링을 선택하는 단계; 및
    상기 제1 비트 라인에 상기 전원 전압보다 낮고 상기 접지 전압보다 높은 전압을 인가하여 상기 선택된 셀 스트링에 포함된 메모리 셀을 프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
KR1020120032108A 2012-03-29 2012-03-29 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법 KR101873548B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120032108A KR101873548B1 (ko) 2012-03-29 2012-03-29 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법
US13/790,409 US9159432B2 (en) 2012-03-29 2013-03-08 Method of programming a nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120032108A KR101873548B1 (ko) 2012-03-29 2012-03-29 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20130110290A KR20130110290A (ko) 2013-10-10
KR101873548B1 true KR101873548B1 (ko) 2018-07-02

Family

ID=49234843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120032108A KR101873548B1 (ko) 2012-03-29 2012-03-29 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법

Country Status (2)

Country Link
US (1) US9159432B2 (ko)
KR (1) KR101873548B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102062314B1 (ko) * 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
KR20150063848A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9928911B2 (en) 2014-09-15 2018-03-27 NEO Semiconductor, Inc. Method and apparatus for providing multi-page read and write using SRAM and nonvolatile memory devices
KR20160061673A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
US9859007B2 (en) * 2015-06-17 2018-01-02 Macronix International Co., Ltd. Non-volatile memory device having multiple string select lines
US11217311B2 (en) * 2018-02-28 2022-01-04 Samsung Electronics Co., Ltd. Memory device with improved program performance and method of operating the same
KR20200118713A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치 및 그 동작 방법
CN111758130B (zh) 2020-05-19 2021-04-16 长江存储科技有限责任公司 3d nand闪存及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528537A (en) 1993-03-31 1996-06-18 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memories with a cell structure suitable for a high speed operation and a low power supply voltage
KR100219475B1 (ko) 1996-02-26 1999-09-01 윤종용 플래쉬 메로리 셀과 그 제조방법 및 동작방법
US6049494A (en) 1997-02-03 2000-04-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US20130250687A1 (en) 2012-03-26 2013-09-26 Siu Lung Chan Shared-bit-line bit line setup scheme

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006722B1 (ko) * 1993-03-12 1996-05-22 삼성전자주식회사 낸드형 쎌구조를 가지는 불휘발성 반도체집적회로
KR0172443B1 (ko) * 1995-09-19 1999-03-30 김광호 비 휘발성 반도체 메모리의 셀 연결방법 및 그에 따른 회로
KR100190089B1 (ko) 1996-08-30 1999-06-01 윤종용 플래쉬 메모리장치 및 그 구동방법
JP2000228097A (ja) 1999-02-05 2000-08-15 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
US7272043B2 (en) * 2004-12-27 2007-09-18 Macronix International Co., Ltd. Operation methods for a non-volatile memory cell in an array
JP2007293986A (ja) 2006-04-24 2007-11-08 Toshiba Corp 半導体記憶装置
KR101308014B1 (ko) * 2007-07-10 2013-09-12 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 리커버리 방법
KR20100097397A (ko) 2009-02-26 2010-09-03 주식회사 하이닉스반도체 불휘발성 메모리 소자
KR101119343B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
KR101184539B1 (ko) * 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR101916161B1 (ko) * 2012-03-26 2018-11-08 삼성전자 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528537A (en) 1993-03-31 1996-06-18 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memories with a cell structure suitable for a high speed operation and a low power supply voltage
KR100219475B1 (ko) 1996-02-26 1999-09-01 윤종용 플래쉬 메로리 셀과 그 제조방법 및 동작방법
US6049494A (en) 1997-02-03 2000-04-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US20130250687A1 (en) 2012-03-26 2013-09-26 Siu Lung Chan Shared-bit-line bit line setup scheme

Also Published As

Publication number Publication date
US9159432B2 (en) 2015-10-13
KR20130110290A (ko) 2013-10-10
US20130258771A1 (en) 2013-10-03

Similar Documents

Publication Publication Date Title
US10665308B2 (en) Semiconductor memory device
US8432741B2 (en) Nonvolatile memory device and nonvolatile memory system employing same
US10937655B2 (en) Memory device with various pass voltages
KR101873548B1 (ko) 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법
KR101857529B1 (ko) 비휘발성 메모리 장치 및 그것의 구동 방법
US8120967B2 (en) Semiconductor memory device and related method of programming
US8976592B2 (en) Nonvolatile memory device with flag cells and user device including the same
CN105321567B (zh) 非易失性存储器装置、编程方法及存储装置
US8755224B2 (en) Non-volatile memory device and related read method
US9659665B1 (en) Sensing control signal generation circuit and semiconductor memory device including the same
US8488386B2 (en) Nonvolatile memory device for reducing interference between word lines and operation method thereof
US10453542B2 (en) Memory device and method of operating the same
US9466360B2 (en) Semiconductor device and method of operating the same
US20120269002A1 (en) Programming method for nonvolatile memory device
US8493813B2 (en) Row decoder circuit
US20120020153A1 (en) Nonvolatile Memory Devices with Highly Reliable Programming Capability and Methods of Operating Same
KR20150010381A (ko) 비휘발성 메모리 장치 및 그 프로그램 방법
US8659945B2 (en) Nonvolatile memory device and method of operating same
CN109215718B (zh) 能够支持多次读操作的存储装置
US9224485B2 (en) Nonvolatile memory device and method of programming the same minimizing disturbance from adjacent cells
US9406383B2 (en) Non-volatile memory device and method of programming the same
US20230230639A1 (en) Method and apparatus to reduce power consumption of page buffer circuitry in a non-volatile memory device
US20210295918A1 (en) Memory device and method of operating the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant