KR20090035203A - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

비휘발성 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20090035203A
KR20090035203A KR1020070100344A KR20070100344A KR20090035203A KR 20090035203 A KR20090035203 A KR 20090035203A KR 1020070100344 A KR1020070100344 A KR 1020070100344A KR 20070100344 A KR20070100344 A KR 20070100344A KR 20090035203 A KR20090035203 A KR 20090035203A
Authority
KR
South Korea
Prior art keywords
string
memory cell
sub
select transistor
transistor
Prior art date
Application number
KR1020070100344A
Other languages
English (en)
Inventor
이태희
김원주
박윤동
구준모
김석필
윤태응
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070100344A priority Critical patent/KR20090035203A/ko
Priority to US12/081,679 priority patent/US7894265B2/en
Priority to JP2008203508A priority patent/JP2009094479A/ja
Priority to CNA2008102130216A priority patent/CN101404180A/zh
Publication of KR20090035203A publication Critical patent/KR20090035203A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

비휘발성 메모리 장치 및 그 동작 방법이 개시된다. 본 발명에 따른 비휘발성 메모리 장치는, 적어도 하나의 메인 스트링 및 전하 공급 라인을 구비한다. 각각의 메인 스트링은 복수개의 메모리 셀 트랜지스터들을 각각 포함하는 제1서브 스트링과 제2서브 스트링을 각각 구비한다. 전하 공급 라인은 상기 각각의 메인 스트링의 제1 및 제2서브 스트링으로 전하를 공급 또는 차단한다. 각각의 메인 스트링은, 상기 제1서브 스트링에 연결되는 제1접지 선택 트랜지스터; 상기 제1접지선택 트랜지스터에 연결되는 제1서브 스트링 선택 트랜지스터; 상기 제2서브 스트링에 연결되는 제2접지 선택 트랜지스터; 및 상기 제2접지선택 트랜지스터에 연결되는 제2서브 스트링 선택 트랜지스터를 구비한다.

Description

비휘발성 메모리 장치 및 그 동작 방법{Non-volatile memory device and operation method of the same}
본 발명은 비휘발성 메모리 장치에 관한 것으로써, 특히 채널 부스팅을 이용하지 않고 동작할 수 있는 비휘발성 메모리 장치에 관한 것이다.
낸드(NAND) 타입 비휘발성 메모리 소자는 낸드 스트링들에 배열된 메모리 트랜지스터들을 포함할 수 있다. 워드 라인들은 낸드 스트링들을 가로질러 메모리 트랜지스터들에 커플링될 수 있다. 따라서, 이러한 낸드 타입 비휘발성 메모리 소자에서, 선택되지 않은 낸드 스트링들에 배열된 메모리 트랜지스터들에 데이터가 프로그램 되는 것을 방지할 필요가 있다.
예를 들어, 국제특허공개번호 WO05/078733호 및 WO06/124525는 채널 부스팅(channel boosting) 기술을 이용하여 일부 낸드 스트링들의 프로그램을 방지하는 기술을 공개하고 있다. 채널 부스팅 기술에 의하면, 선택되지 않은 낸드 스트링들의 채널에 높은 부스팅 전압을 인가하여 메모리 트랜지스터들에 인가되는 프로그램 전위를 낮출 수 있다.
그러나, 부스팅 전압은 최외측에 위치한 메모리 트랜지스터들을 손상시켜, 비휘발성 메모리 소자의 동작 신뢰성을 떨어뜨릴 수 있다. 예를 들어, GIDL(gate induced drain leakage)에 의한 열 전하(hot carrier)가 메모리 트랜지스터들을 교란시킬 수 있다. 이에 따라, 메모리 트랜지스터들의 프로그램 및 패스 윈도우가 감소되고, 읽기 동작 시 단채널 효과가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 채널 부스팅을 이용하지 않고 동작할 수 있는 비휘발성 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는, 적어도 하나의 메인 스트링 및 전하 공급 라인을 구비한다. 각각의 메인 스트링은 복수개의 메모리 셀 트랜지스터들을 각각 포함하는 제1서브 스트링과 제2서브 스트링을 각각 구비한다. 전하 공급 라인은 상기 각각의 메인 스트링의 제1 및 제2서브 스트링으로 전하를 공급 또는 차단한다. 각각의 메인 스트링은, 상기 제1서브 스트링에 연결되는 제1접지 선택 트랜지스터; 상기 제1접지선택 트랜지스터에 연결되는 제1서브 스트링 선택 트랜지스터; 상기 제2서브 스트링에 연결되는 제2접지 선택 트랜지스터; 및 상기 제2접지선택 트랜지스터에 연결되는 제2서브 스트링 선택 트랜지스터를 구비한다.
본 발명에 따른 비휘발성 메모리 장치는, 상기 제1서브 스트링 선택 트랜지스터의 게이트에 연결되는 제1서브 스트링 선택 라인; 및 상기 제2서브 스트링 선택 트랜지스터의 게이트에 연결되는 제2서브 스트링 선택 라인을 더 구비할 수 있다.
본 발명에 따른 비휘발성 메모리 장치는, 상기 메모리 셀 트랜지스터들 사이의 반도체 기판에, 프린지 필드에 의한 소스 및 드레인 영역을 형성시킬 수 있다. 상기 프린지 필드는, 상기 메모리 셀 트랜지스터들의 게이트들에 전압을 인가함으로써, 만들어 질 수 있다.
상기 제1서브 스트링과 상기 제2서브 스트링은, 수직 구조 플래시 메모리를 형성할 수 있다. 상기 각각의 메인 스트링의 제1 및 제2서브 스트링은, 하나의 비트 라인을 공유할 수 있다.
상기 전하 공급 라인은, 공통 소스 라인일 수 있다.
본 발명에 따른 비휘발성 메모리 장치의 프로그래밍 방법은, 프로그래밍 대상 메모리 셀 트랜지스터를 프로그래밍 하기 위하여, 상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하는 메인 스트링에 포함되는 제1 및 제2접지 선택 트랜지스터를 턴-온 시키고, 상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-온 시키고, 상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하지 않는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-오프 시킨다.
상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하는 메인 스트링 이외의 나머지 메인 스트링에 대하여 프로그래밍 금지하기 위하여, 상기 나머지 메인 스트링에 포함되는 제1 및 제2접지 선택 트랜지스터를 턴-오프 시킨다.
본 발명에 따른 비휘발성 메모리 장치의 비휘발성 메모리 장치의 독출 방법은, 독출 대상 메모리 셀 트랜지스터가 속하는 메인 스트링에 포함되는 제1 및 제2접지 선택 트랜지스터를 턴-온 시키고, 독출 대상 메모리 셀 트랜지스터가 속하는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-온 시키고, 상기 독출 대상 메모리 셀 트랜지스터가 속하지 않는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-오프 시킨다.
본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은, 채널 부스팅을 이용하지 않고 프로그래밍과 독출 동작을 수행할 수 있다. 그에 따라, 높은 채널 부스팅 전압을 이용한 경우에 발생하던 최외측 메모리 셀 트랜지스터들의 손상을 억제할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명에 따른 비휘발성 메모리 장치는, 적어도 하나의 메인 스트링(MS1, MS2) 및 전하 공급 라인(CSL)을 구비한다.
각각의 메인 스트링(예를 들어, MS1)은 제1서브 스트링(TM1_1~TMn_1)과 제2서브 스트링(TM1_2~TMn_2)을 구비하며, 제1서브 스트링(TM1_1~TMn_1)과 제2서브 스 트링(TM1_2~TMn_2)은 복수개의 메모리 셀 트랜지스터들(TM1_1~TMn_1, TM1_2~TMn_2)을 각각 포함한다. 전하 공급 라인(CSL)은 각각의 메인 스트링(MS1, MS2)의 제1 및 제2서브 스트링(TM1_1~TMn_1, TM1_2~TMn_2)으로 전하를 공급하거나 또는 차단한다.
각각의 메인 스트링(MS1, MS2)은, 제1접지 선택 트랜지스터(TGS1, TGS3), 제1서브 스트링 선택 트랜지스터(TSI1, TSI3), 제2접지 선택 트랜지스터(TGS2, TGS4) 및 제2서브 스트링 선택 트랜지스터(TSI2, TSI4)를 구비한다. 제1접지 선택 트랜지스터(TGS1, TGS3)와 제1서브 스트링 선택 트랜지스터(TSI1, TSI3)는 제1서브 스트링(TM1_1~TMn_1, TM1_3~TMn_3)에 연결되고, 제2접지 선택 트랜지스터(TGS2, TGS4)와 제2서브 스트링 선택 트랜지스터(TSI2, TSI4)는 제2서브 스트링(TM1_2~TMn_2, TM1_4~TMn_4)에 연결된다.
본 발명에 따른 비휘발성 메모리 장치는, 제1 및 제2접지 선택 트랜지스터(TGS1, TGS2, TGS3, TGS4)를 이용하여 메인 스트링의 선택성을 확보할 수 있고, 제1 및 제2서브 스트링 선택 트랜지스터(TSI1, TSI2)를 이용하여 서브 스트링의 선택성을 확보할 수 있다. 예를 들어, 제1메인 스트링(MS1)의 제1 및 제2접지 선택 트랜지스터(TGS1, TGS2)를 턴-온 시킴으로써 제1메인 스트링(MS1)을 선택할 수 있고, 제2메인 스트링(MS2)의 제1 및 제2접지 선택 트랜지스터(TGS3, TGS4)를 턴-오프 시킴으로써 제2메인 스트링(MS2)을 선택하지 않을 수 있다. 또한, 제1메인 스트링(MS1)의 제1서브 스트링 선택 트랜지스터(TSI1)를 턴-온 시킴으로써 제1서브 스트링(TM1_1~TMn_1)을 선택할 수 있고, 제1메인 스트링(MS1)의 제2서브 스트링 선택 트랜지스터(TSI2)를 턴-온 시킴으로써 제2서브 스트링(TM1_2~TMn_2)을 선택하지 않 을 수 있다. 그에 따라, 본 발명에 따른 비휘발성 메모리 장치는 특정 서브 스트링을 개별적으로 선택할 수 있는 장점이 있다.
서브 스트링을 개별적으로 선택하기 위하여, 본 발명에 따른 비휘발성 메모리 장치는 제1서브 스트링 선택 라인(SI1)과 제2서브 스트링 선택 라인(SI2)을 구비할 수 있다. 제1서브 스트링 선택 라인(SI1)은 제1서브 스트링 선택 트랜지스터(TSI1)의 게이트에 연결되고, 제2서브 스트링 선택 라인(SI2)은 제2서브 스트링 선택 트랜지스터(TSI2)의 게이트에 연결된다. 제1서브 스트링 선택 라인(SI1)과 제2서브 스트링 선택 라인(SI2)에 인가되는 전압 레벨을 조절하여, 제1서브 스트링 선택 트랜지스터(TSI1)와 제2서브 스트링 선택 트랜지스터(TSI2)를 개별적으로 턴-온 또는 턴-오프 시킬 수 있다. 그에 따라, 제1서브 스트링(TM1_1~TMn_1)과 제2서브 스트링(TM1_2~TMn_2)을 개별적으로 선택할 수 있다. 예를 들어, 제1서브 스트링 선택 라인(SI1)에 0V를 인가하고 제2서브 스트링 선택 라인(SI2)에 Vcc를 인가하면, 제1서브 스트링 선택 트랜지스터(TSI1)는 턴-오프 되고 제2서브 스트링 선택 트랜지스터(TSI2)는 턴-온 된다. 그에 따라, 제2서브 스트링(TM1_2~TMn_2)이 선택된다.
제1 및 제2접지 선택 트랜지스터들(TGS1, TGS2, TGS3, TGS4)을 제어하기 위하여, 본 발명에 따른 비휘발성 메모리 장치는 접지 선택 라인들(GSL1, GSL2)을 구비할 수 있다. 각각의 접지 선택 라인(GSL1, GSL2)은 제1 및 제2접지 선택 트랜지스터(TGS1, TGS2, TGS3, TGS4)의 게이트에 연결된다. 각각의 접지 선택 라인(GSL1, GSL2)에 인가되는 전압 레벨을 조절하여, 제1메인 스트링(MS1)의 제1 및 제2접지 선택 트랜지스터(TGS1, TGS2)를 턴-온 시키거나 또는 제2메인 스트링(MS1)의 제1 및 제2접지 선택 트랜지스터(TGS3, TGS4)를 턴-온 시킬 수 있다. 그에 따라, 메인 스트링을 개별적으로 선택할 수 있다.
본 발명에 따른 비휘발성 메모리 장치에서, 각각의 접지 선택 라인(GSL1, GSL2)은 대응되는 비트 라인(BL1, BL2)에 연결될 수 있다. 이 경우, 비트 라인(BL1, BL2)에 인가되는 전압은 대응되는 접지 선택 라인(GSL1, GSL2)으로 그대로 전달되어, 접지 선택 라인(GSL1, GSL2)의 전압 레벨은 그에 대응되는 비트 라인(BL1, BL2)의 전압 레벨과 같아진다. 그에 따라, 비트 라인(BL1, BL2)에 인가하는 전압 레벨을 조절함으로써 접지 선택 라인(GSL1, GSL2)에 연결되는 접지 선택 트랜지스터(TGS1, TGS2, TGS3, TGS4)들을 제어할 수 있다.
본 발명에 따른 비휘발성 메모리 장치는, 제1스트링 선택 트랜지스터(TSS1, TSS3)와 제2스트링 선택 트랜지스터(TSS2, TSS4)를 구비할 수 있다. 제1스트링 선택 트랜지스터(TSS1, TSS3)는 제1서브 스트링(TM1_1~TMn_1, TM1_3~TMn_3)에 연결되고, 제2스트링 선택 트랜지스터(TSS2, TSS4)는 제2서브 스트링(TM1_2~TMn_2, TM1_4~TMn_4)에 연결될 수 있다.
본 발명에 따른 비휘발성 메모리 장치에서, 제1서브 스트링(TM1_1~TMn_1)과 제2서브 스트링(TM1_2~TMn_2)은 수직 구조 플래시 메모리를 형성할 수 있다. 그에 따라, 각각의 비트 라인(예를 들어, BL1)은 제1 및 제2서브 스트링(TM1_1~TMn_1, TM1_2~TMn_2)에 의하여 공유될 수 있다. 수직 구조 플래시 메모리에 관해서는, 한국등록특허 제0707200호를 더 참조할 수 있고, 그 내용은 본 출원에 포함될 수 있 다.
본 발명에 따른 비휘발성 메모리 장치가 수직 구조 플래시 메모리 구조를 포함하는 경우, 하나의 비트 라인(예를 들어, BL1)을 이용하여, 2개의 서브 스트링(제1서브 스트링과 제2서브 스트링)에 연결되는 접지 선택 트랜지스터들(TGS1, TGS2)을 제어할 수 있다. 또한, 앞서 설명된 것처럼, 제1 및 제2서브 스트링 선택 트랜지스터(TSI1, TSI2)를 이용하여, 하나의 비트 라인(예를 들어, BL1)에 연결되는 2개의 서브 스트링들 중에서 하나의 서브 스트링을 선택할 수 있다.
본 발명에 따른 비휘발성 메모리 장치에서, 전하 공급 라인(CSL)은 공통 소스 라인(common source line)일 수 있다.
도 2는 도 1의 비휘발성 메모리 장치의 일부분을 나타내는 회로도이다.
도 3은 도 1의 비휘발성 메모리 장치의 일부분을 나타내는 단면도이다.
도 4는 도 1의 비휘발성 메모리 장치의 일부분을 나타내는 평면도이다.
도 2 내지 도 4에는, 도 1의 하나의 서브 스트링(TM1_1~TMn_1)과 그에 연결되는 트랜지스터들(TSS1, TGS1, TSI1)이 도시된다.
도 3과 도 4를 참조하면, 서브 스트링(TM1_1~TMn_1)과 그에 연결되는 트랜지스터들(TSS1, TGS1, TSI1)은 반도체 기판(SUB) 상에 형성될 수 있다. 반도체 기판(SUB)의 일부분은 전하의 도전 통로를 제공할 수 있다. 반도체 기판(SUB)은 예컨대, 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
메모리 셀 트랜지스터들(TM1_1~TMn_1)은 반도체 기판(SUB) 상의 전하 저장층들(SN1~SNn) 및 제어 게이트 전극들(CG1~CGn)의 적층 구조를 포함할 수 있다. 예를 들어, 제어 게이트 전극(CG1~CGn)은 전하 저장층(SN1~SNn) 상에 블로킹 절연층(미도시)에 의해서 이격 배치될 수 있다. 전하 저장층(SN1~SNn)은 플로팅 게이트층 또는 전하 트랩층으로 이용될 수 있다. 나아가, 반도체 기판(SUB) 및 전하 저장층(SN1~SNn) 사이에는 터널링 절연층(미도시)이 개재될 수 있다.
제어 게이트 전극들(CG1~CGn)은 워드 라인 패턴들(WLP0~WLPn)의 일부일 수 있다. 아울러, 워드 라인 패턴들(WLP0~WLPn)은 도 1과 도 2에 도시된 워드 라인들(WL0, WL1, WL2 ... WL29, WL30, WL31)의 역할을 할 수 있다.
도 2의 스트링 선택 트랜지스터(TSS1)는 반도체 기판(SUB) 상의 게이트 전극(CGTSS)을 포함할 수 있다. 게이트 전극(CGTSS)은 스트링 선택 라인(SSL)을 구성하는 스트링 선택 라인 패턴(SSLP)의 일부 일 수 있다. 도 2의 접지 선택 트랜지스터(TGS1)는 반도체 기판(SUB) 상의 게이트 전극(CGTGS)을 포함할 수 있다. 도 2의 서브 스트링 선택 트랜지스터(TSI1)는 반도체 기판(SUB) 상의 게이트 전극(CGTSI1)을 포함할 수 있다. 게이트 전극(CGTSI1)은 서브 스트링 선택 라인(SI1)을 구성하는 서브 스트링 선택 라인 패턴(SIP1)의 일부 일 수 있다.
스트링 선택 트랜지스터(TSS1) 및 접지 선택 트랜지스터(TGS1)는 모스 트랜지스터 구조를 가질 수 있다.
본 발명에 따른 비휘발성 메모리 장치는, 제1더미 서브 스트링 선택 트랜지스터(미도시)와 제2더미 서브 스트링 선택 트랜지스터(미도시)를 구비할 수 있다. 제2서브 스트링 선택 트랜지스터(TSI2)의 게이트 역할을 하는 서브 스트링 선택 라인 패턴(SIP2)은 제1서브 스트링 선택 트랜지스터(TSI1)와 제1접지 선택 트랜지스 터(TGS1) 사이의 빈 공간을 지나간다. 이러한 빈 공간을 지나가는 서브 스트링 선택 라인 패턴(SIP2)의 일부분으로, 제1더미 서브 스트링 선택 트랜지스터(미도시)의 게이트를 형성할 수 있다. 제2서브 스트링 선택 트랜지스터(TSI2)와 공통 소스 라인(CSL) 사이의 빈 공간을 지나가는 서브 스트링 선택 라인 패턴(SIP1)의 일부분으로, 제2더미 서브 스트링 선택 트랜지스터(미도시)의 게이트를 형성할 수 있다.
본 발명에 따른 비휘발성 메모리 장치는, 제1소스 및 드레인 영역(310, 312)을 구비할 수 있다. 제1소스 및 드레인 영역(미도시)은 반도체 기판(SUB)에 불순물들을 도핑하여 형성될 수 있다. 예를 들어, 반도체 기판(SUB)이 제1도전형을 갖는다면, 제1 소스 및 드레인 영역(310, 312)은 제1도전형과 반대인 제2도전형의 불순물들로 도핑될 수 있다. 따라서, 제1소스 및 드레인 영역(310, 312)은 반도체 기판(SUB)과 다이오드 접합(diode junction)을 형성할 수 있다.
비트 라인(BL1)은 콘택 플러그(DC)를 이용하여 반도체 기판(SUB)의 제1소스 및 드레인 영역(310)에 연결될 수 있다. 공통 소스 라인(CSL)은 반도체 기판 상의 제1소스 및 드레인 영역(312)에 전기적으로 연결될 수 있다.
제1소스 및 드레인 영역(310, 312)은 트랜지스터들의 외측에 배치된 반도체 기판(SUB)에만 형성될 수 있다. 따라서, 메모리 셀 트랜지스터들(TM1~TMn)의 제어 게이트 전극들(CG1~CGn)의 사이, 메모리 셀 트랜지스터들(TM1~TMn)의 제어 게이트 전극들(CG1~CGn)과 스트링 선택 트랜지스터(TSS1)의 스트링 선택 라인 패턴(SSLP) 사이, 및 메모리 셀 트랜지스터들(TM1~TMn)의 제어 게이트 전극들(CG1~CGn)과 제1 및 제2서브 스트링 선택 트랜지스터(TSS1)의 서브 스트링 선택 라인 패턴(SIP1)의 사이에 배치된 반도체 기판(SUB)에는 제1소스 및 드레인 영역이 형성되지 않을 수 있다.
제1소스 및 드레인 영역이 형성되지 않는 영역에는, 제2소스 및 드레인 영역(320~327)이 형성될 수 있다. 제2소스 및 드레인 영역(320~327)은, 메모리 셀 트랜지스터들(TM1~TMn)의 제어 게이트 전극들(CGn-2~CGn) 사이의 반도체 기판(SUB)에 형성될 수 있다.
제2소스 및 드레인 영역(320~327)은 비휘발성 메모리 장치의 동작 모드에 따라 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치의 프로그램 및 독출 모드에서 제2소스 및 드레인 영역(320~327)이 형성되고, 나머지 모드에서 제2소스 및 드레인 영역(320~327)이 형성되지 않을 수 있다. 제2소스 및 드레인 영역(320~327)이 선택적으로 형성된다는 의미를 나타내기 위하여, 도 3에는 제2소스 및 드레인 영역(320~327)이 점선으로 표시되어 있다.
제2소스 및 드레인 영역(320~327)은 제어 게이트 전극들(CG1~CGn)에 인가된 전압에 의한 프린지 필드(fringe field)에 의해서 형성될 수 있다.
도 7은 도 1의 비휘발성 메모리 장치에서 프린지 필드(fringe field)가 발생하는 모습을 나타내는 도면이다. 도 7에는, 프린지 필드(FF)에 의하여 제2소스 및 드레인 영역(320~323)이 형성되는 모습이 도시된다. 제2소스 및 드레인 영역(320~327)은 전계 효과에 의해서 형성된 반전층(inversion layer)으로서, 채널과 유사할 수 있다. 제2소스 및 드레인 영역(320~327)은 제어 게이트 전극들(CG1~CGn)에 전압이 인가된 경우에만 형성될 수 있다. 이러한 점에서, 전계 효과에 의해 형 성된 제2소스 및 드레인 영역(320~327)은 불순물 도핑에 의해 형성된 제1소스 및 드레인 영역(310, 312)과 구분될 수 있다. 전계 효과에 의해 형성된 제2소스 및 드레인 영역(320~327)은 한국등록특허 제0673020호를 더 참조할 수 있고, 그 내용은 본 출원에 포함될 수 있다.
제2소스 및 드레인 영역(320~327)은 제어 게이트 전극들(CG1~CGn)과 스트링 선택 트랜지스터(TSS1)의 스트링 선택 라인 패턴(SSLP) 사이, 및 제어 게이트 전극들(CG1~CGn)과 제1 및 제2서브 스트링 선택 트랜지스터(TSS1)의 서브 스트링 선택 라인 패턴(SIP1)의 사이에 더 형성될 수 있다. 제2소스 및 드레인 영역(미도시)은 비휘발성 메모리 소자의 프로그램 및 독출 동작 시 전하의 도전 통로가 될 수 있다.
도 8은 프린지 필드가 발생하는 경우에 도 1의 비휘발성 메모리 장치의 동작 특성을 나타내는 그래프이다.
도 8을 참조하면, 제2소스 및 드레인 영역(320~327)에 자유 전자가 없는 경우(A)와 자유 전자가 있는 경우(B)의 프로그램 특성의 차이를 알 수 있다. 통상적인 낸드 구조의 비휘발성 메모리 소자는 스텝 펄스 프로그램(step pulse program) 방식을 이용할 수 있다. 이 경우, 스텝 펄스는 약 15 내지 20㎲의 유지 시간을 가질 수 있다.
A의 경우, 약 100㎲의 쓰기 시간까지 플랫 밴드 전압(V_FLAT)의 변화가 거의 없는 것을 알 수 있다. 하지만, 약 100㎲의 쓰기 시간에서 B의 경우는 A의 경우에 비해서 약 5V 이상의 플랫 밴드 전압(V_FLAT)의 변화가 관찰되는 것을 알 수 있다. 플랫 밴드 전압(V_FLAT)의 변화는 문턱전압의 변화를 의미하고, 따라서 프로그램 여부에 영향을 미칠 수 있다. 따라서, 15 내지 20㎲의 통상적인 쓰기 시간의 스텝 펄스 프로그램을 이용한 경우, A의 경우 거의 프로그램이 되지 않고, B의 경우에는 프로그램이 수행된다는 것을 알 수 있다.
따라서, 제2소스 및 드레인 영역(320~327)에 자유 전자가 공급된 경우에는 프로그램 동작이 가능하지만, 자유 전자가 공급되지 않은 경우에는 프로그램이 방지된다는 것을 알 수 있다. 이러한 원리를 이용하면, 높은 채널 부스팅 전압을 인가하지 않고서도 프로그램 방지 동작을 구현할 수 있다.
예를 들어, 도 1 내지 도 4에서, 메모리 셀 트랜지스터들(TM1_1~TMn_1)에 데이터 프로그램을 수행하고자 할 때는, 제1접지 선택 트랜지스터(TGS1)를 턴-온 시켜 공통 소스 라인(CSL)으로부터 제2소스 및 드레인 영역(320~327)에 자유 전자를 공급할 수 있다. 한편, 메모리 트랜지스터들(TM1_1~TMn_1)에 데이터가 프로그램 되는 것을 방지하고 할 때는, 제1스트링 선택 트랜지스터(TSS1) 및 제1접지 선택 트랜지스터(TGS1)를 모두 턴-오프 시킴으로써 제2소스 및 드레인 영역(320~327)에 자유 전자가 주입되지 않도록 할 수 있다.
도 5는 도 1의 비휘발성 메모리 장치의 프로그래밍 동작을 설명하기 위한 도면이다.
이하에서는, 메모리 셀 트랜지스터(TMn-2_2)를 프로그래밍 대상 메모리 셀 트랜지스터라고 가정하고 설명한다. 프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)를 프로그래밍 하기 위하여, 프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2) 가 속하는 메인 스트링(MS1)에 포함되는 제1 및 제2접지 선택 트랜지스터(TGS1, TGS2)를 턴-온 시킨다. 또한, 프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)가 속하는 서브 스트링(TM1_2~TMn_2)에 연결되는 서브 스트링 선택 트랜지스터(TSI2)를 턴-온 시키고, 프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)가 속하지 않는 서브 스트링(TM1_1~TMn_1)에 연결되는 서브 스트링 선택 트랜지스터(TSI1)를 턴-오프 시킨다.
한편, 프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)가 속하는 메인 스트링(MS1) 이외의 나머지 메인 스트링(MS2)에 대하여 프로그래밍 금지하기 위하여, 나머지 메인 스트링(MS2)에 포함되는 제1 및 제2접지 선택 트랜지스터(TGS3, TGS4)를 턴-오프 시킬 수 있다.
프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)가 속하는 메인 스트링(MS1)에 연결되는 비트 라인(BL1)에는 Vcc를 인가하고 나머지 메인 스트링(MS2)에 연결되는 비트 라인(BL2)에는 접지 전압을 인가함으로써, 메인 스트링(MS1)이 선택되고 메인 스트링(MS2)이 선택되지 않도록 할 수 있다.
이러한 프로그래밍 모드에서, 전하 공급 라인(CSL)에 접지 전압을 인가할 수 있다. 그에 따라, 전하 공급 라인(CSL)으로부터 프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)로 전하를 공급함으로써 프로그래밍 동작을 수행할 수 있다.
프로그래밍 모드에서, 프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)에 프로그래밍 전압(Vpgm)을 인가하고 나머지 메모리 셀 트랜지스터들(TM1_2~TM1_n-3, TM1_n-1~TM1_n)에 패스 전압(Vpass)을 인가할 수 있다. 패스 전압(Vpass)은 메모리 셀 트랜지스터를 턴-온 시키는 전압이고, 프로그래밍 전압(Vpgm)은 패스 전압(Vpass)보다 높은 전압일 수 있다.
프로그래밍 대상 메모리 셀 트랜지스터(TMn-2_2)와 제1 또는 제2접지 선택 트랜지스터(TGS1, TGS2) 사이에 위치하지 않는 메모리 셀 트랜지스터들(TM1_n-1~TM1_n)에는, 패스 전압(Vpass)을 인가하는 대신에 접지 전압을 인가하거나 플로팅 시킬 수 있다.
도 6은 도 1의 비휘발성 메모리 장치의 독출 동작을 설명하기 위한 도면이다.
이하에서는, 메모리 셀 트랜지스터(TMn-2_2)를 독출 대상 메모리 셀 트랜지스터라고 가정하고 설명한다. 독출 대상 메모리 셀 트랜지스터(TMn-2_2)가 속하는 메인 스트링(MS1)에 포함되는 제1 및 제2접지 선택 트랜지스터(TGS1, TGS2)를 턴-온 시키고, 독출 대상 메모리 셀 트랜지스터(TMn-2_2)가 속하는 서브 스트링(TM1_2~TMn_2)에 연결되는 서브 스트링 선택 트랜지스터(TSI2)를 턴-온 시키고, 독출 대상 메모리 셀 트랜지스터(TMn-2_2)가 속하지 않는 서브 스트링(TM1_1~TMn_1)에 연결되는 서브 스트링 선택 트랜지스터(TSI1)를 턴-오프 시킨다.
이러한 프로그래밍 모드에서, 전하 공급 라인(CSL)에 접지 전압을 인가할 수 있다. 또한, 독출 대상 메모리 셀 트랜지스터(TMn-2_2)에 독출 전압(Vread)을 인가하고 나머지 메모리 셀 트랜지스터들(TM1_2~TM1_n-3, TM1_n-1~TM1_n)에 패스 전압(Vpass)을 인가할 수 있다. 패스 전압(Vpass)은 메모리 셀 트랜지스터를 턴-온 시키는 전압이고, 독출 전압(Vread)은 독출 대상 메모리 셀 트랜지스터(TMn-2_2)의 문턱 전압 레벨에 따라 독출 대상 메모리 셀 트랜지스터(TMn-2_2)를 턴-온 시키거나 또는 턴-오프 시키는 전압이다.
도 1에는 서브 스트링 선택 트랜지스터(예를 들어, TSI1)와 메모리 셀 트랜지스터(TM1_1~TMn_1) 사이에 접지 선택 트랜지스터(TGS1)가 배치되는 것으로 설명되었다. 그러나, 서브 스트링 선택 트랜지스터(TSI1)와 접지 선택 트랜지스터(TGS1)의 위치는 서로 바뀔 수 있다. 즉, 접지 선택 트랜지스터(TGS1)와 메모리 셀 트랜지스터(TM1_1~TMn_1) 사이에 서브 스트링 선택 트랜지스터(TSI1)가 배치될 수 있다. 이처럼 구조가 변경된 경우의 비휘발성 메모리 장치의 동작은, 도 1에 도시된 비휘발성 메모리 장치의 동작에 대응되기 때문에, 그에 관한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 2는 도 1의 비휘발성 메모리 장치의 일부분을 나타내는 회로도이다.
도 3은 도 1의 비휘발성 메모리 장치의 일부분을 나타내는 단면도이다.
도 4는 도 1의 비휘발성 메모리 장치의 일부분을 나타내는 평면도이다.
도 5는 도 1의 비휘발성 메모리 장치의 프로그래밍 동작을 설명하기 위한 도면이다.
도 6은 도 1의 비휘발성 메모리 장치의 독출 동작을 설명하기 위한 도면이다.
도 7은 도 1의 비휘발성 메모리 장치에서 프린지 필드(fringe field)가 발생하는 모습을 나타내는 도면이다.
도 8은 프린지 필드가 발생하는 경우에 도 1의 비휘발성 메모리 장치의 동작 특성을 나타내는 그래프이다.

Claims (21)

  1. 복수개의 메모리 셀 트랜지스터들을 각각 포함하는 제1서브 스트링과 제2서브 스트링을 각각 구비하는 적어도 하나의 메인 스트링; 및
    상기 각각의 메인 스트링의 제1 및 제2서브 스트링으로 전하를 공급 또는 차단하는 전하 공급 라인을 구비하고,
    상기 각각의 메인 스트링은,
    상기 제1서브 스트링에 연결되는 제1접지 선택 트랜지스터;
    상기 제1접지 선택 트랜지스터에 연결되는 제1서브 스트링 선택 트랜지스터;
    상기 제2서브 스트링에 연결되는 제2접지 선택 트랜지스터; 및
    상기 제2접지 선택 트랜지스터에 연결되는 제2서브 스트링 선택 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1서브 스트링 선택 트랜지스터의 게이트에 연결되는 제1서브 스트링 선택 라인; 및
    상기 제2서브 스트링 선택 트랜지스터의 게이트에 연결되는 제2서브 스트링 선택 라인을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 제1접지 선택 트랜지스터와 상기 제1서브 스트링 선택 트랜지스터 사이에 연결되며, 상기 제2서브 스트링 선택 라인에 연결되는 게이트를 구비하는 제1더미 서브 스트링 선택 트랜지스터; 및
    상기 제2서브 스트링 선택 트랜지스터에 연결되며, 상기 제1서브 스트링 선택 라인에 연결되는 게이트를 구비하는 제2더미 서브 스트링 선택 트랜지스터를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2접지 선택 트랜지스터의 게이트에 연결되는 접지 선택 라인을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    비트 라인을 더 구비하고,
    상기 접지 선택 라인은,
    상기 비트 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 각각의 메인 스트링의 제1 및 제2서브 스트링에 의하여 공유되는 비트 라인을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 전하 공급 라인은,
    공통 소스 라인인 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 제1서브 스트링에 연결되는 제1스트링 선택 트랜지스터; 및
    상기 제2서브 스트링에 연결되는 제2스트링 선택 트랜지스터를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    프린지 필드(fringe field)에 의하여, 상기 메모리 셀 트랜지스터들 사이의 반도체 기판에, 소스 및 드레인 영역을 형성시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 프린지 필드는,
    상기 메모리 셀 트랜지스터들의 게이트들에 전압을 인가함으로써, 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제1항에 있어서, 상기 제1서브 스트링과 상기 제2서브 스트링은,
    수직 구조 NAND 플래시 메모리를 형성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 복수개의 메모리 셀 트랜지스터들을 각각 포함하는 제1서브 스트링과 제2서브 스트링을 각각 구비하는 적어도 하나의 메인 스트링; 및
    상기 각각의 메인 스트링의 상기 제1 및 제2서브 스트링으로 전하를 공급 또는 차단하는 전하 공급 라인을 구비하고,
    상기 각각의 메인 스트링은,
    상기 제1서브 스트링에 연결되는 제1서브 스트링 선택 트랜지스터;
    상기 제1서브 스트링 선택 트랜지스터에 연결되는 제1접지 선택 트랜지스터;
    상기 제2서브 스트링에 연결되는 제2서브 스트링 선택 트랜지스터; 및
    상기 제2서브 스트링 선택 트랜지스터에 연결되는 제2접지 선택 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 제1접지 선택 트랜지스터의 게이트와 상기 제2접지 선택 트랜지스터의 게이트에 연결되는 접지 선택 라인;
    상기 제1서브 스트링 선택 트랜지스터의 게이트에 연결되는 제1서브 스트링 선택 라인; 및
    상기 제2서브 스트링 선택 트랜지스터의 게이트에 연결되는 제2서브 스트링 선택 라인을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제1항의 비휘발성 메모리 장치의 프로그래밍 방법에 있어서,
    프로그래밍 대상 메모리 셀 트랜지스터를 프로그래밍 하기 위하여,
    상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하는 메인 스트링에 포함되는 제1 및 제2접지 선택 트랜지스터를 턴-온 시키고,
    상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-온 시키고, 상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하지 않는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-오프 시키는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  15. 제14항에 있어서, 상기 프로그래밍 대상 메모리 셀 트랜지스터가 속하는 메인 스트링 이외의 나머지 메인 스트링에 대하여 프로그래밍 금지하기 위하여,
    상기 나머지 메인 스트링에 포함되는 제1 및 제2접지 선택 트랜지스터를 턴-오프 시키는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  16. 제14항에 있어서,
    상기 전하 공급 라인에 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  17. 제14항에 있어서, 상기 프로그래밍 모드에서,
    상기 프로그래밍 대상 메모리 셀 트랜지스터에 프로그래밍 전압을 인가하고 나머지 메모리 셀 트랜지스터들에 패스 전압을 인가하고,
    상기 패스 전압은 상기 메모리 셀 트랜지스터를 턴-온 시키는 전압이고, 상기 프로그래밍 전압은 상기 패스 전압보다 높은 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  18. 제17항에 있어서,
    상기 프로그래밍 대상 메모리 셀 트랜지스터와 상기 제1 또는 제2접지 선택 트랜지스터 사이에 위치하지 않는 메모리 셀 트랜지스터들에는, 접지 전압을 인가하거나 플로팅 시키는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  19. 제1항의 비휘발성 메모리 장치의 독출 방법에 있어서,
    독출 대상 메모리 셀 트랜지스터가 속하는 메인 스트링에 포함되는 제1 및 제2접지 선택 트랜지스터를 턴-온 시키고,
    독출 대상 메모리 셀 트랜지스터가 속하는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-온 시키고, 상기 독출 대상 메모리 셀 트랜지스터가 속하지 않는 서브 스트링에 연결되는 서브 스트링 선택 트랜지스터를 턴-오프 시키는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 방법.
  20. 제19항에 있어서,
    상기 전하 공급 라인에 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 방법.
  21. 제19항에 있어서,
    상기 독출 대상 메모리 셀 트랜지스터에 독출 전압을 인가하고 나머지 메모리 셀 트랜지스터들에 패스 전압을 인가하고,
    상기 패스 전압은 상기 메모리 셀 트랜지스터를 턴-온 시키는 전압이고, 상기 독출 전압은 상기 독출 대상 메모리 셀 트랜지스터의 문턱 전압 레벨에 따라 상기 독출 대상 메모리 셀 트랜지스터를 턴-온 시키거나 또는 턴-오프 시키는 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 방법.
KR1020070100344A 2007-10-05 2007-10-05 비휘발성 메모리 장치 및 그 동작 방법 KR20090035203A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070100344A KR20090035203A (ko) 2007-10-05 2007-10-05 비휘발성 메모리 장치 및 그 동작 방법
US12/081,679 US7894265B2 (en) 2007-10-05 2008-04-18 Non-volatile memory device and operation method of the same
JP2008203508A JP2009094479A (ja) 2007-10-05 2008-08-06 不揮発性メモリ装置及びその動作方法
CNA2008102130216A CN101404180A (zh) 2007-10-05 2008-08-20 非易失性存储装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070100344A KR20090035203A (ko) 2007-10-05 2007-10-05 비휘발성 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20090035203A true KR20090035203A (ko) 2009-04-09

Family

ID=40523099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070100344A KR20090035203A (ko) 2007-10-05 2007-10-05 비휘발성 메모리 장치 및 그 동작 방법

Country Status (4)

Country Link
US (1) US7894265B2 (ko)
JP (1) JP2009094479A (ko)
KR (1) KR20090035203A (ko)
CN (1) CN101404180A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8295089B2 (en) 2009-02-02 2012-10-23 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102088814B1 (ko) 2013-05-27 2020-03-13 삼성전자주식회사 불휘발성 메모리 장치
JP2016170837A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
US10644018B2 (en) * 2018-04-12 2020-05-05 Macronix International Co., Ltd. 3D memory having plural lower select gates
JP7074583B2 (ja) * 2018-06-26 2022-05-24 キオクシア株式会社 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006722B1 (ko) * 1993-03-12 1996-05-22 삼성전자주식회사 낸드형 쎌구조를 가지는 불휘발성 반도체집적회로
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
JP2005056989A (ja) * 2003-08-01 2005-03-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7161833B2 (en) 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7295478B2 (en) 2005-05-12 2007-11-13 Sandisk Corporation Selective application of program inhibit schemes in non-volatile memory
KR100707200B1 (ko) 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
KR100673020B1 (ko) 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
US7547941B2 (en) * 2006-05-04 2009-06-16 Elite Semiconductor Memory Technology, Inc. NAND non-volatile two-bit memory and fabrication method
KR100790823B1 (ko) * 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
KR101263823B1 (ko) * 2007-04-19 2013-05-13 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8295089B2 (en) 2009-02-02 2012-10-23 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US8824209B2 (en) 2009-02-02 2014-09-02 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US9336884B2 (en) 2009-02-02 2016-05-10 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US9478291B2 (en) 2009-02-02 2016-10-25 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US9564221B2 (en) 2009-02-02 2017-02-07 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same

Also Published As

Publication number Publication date
US7894265B2 (en) 2011-02-22
CN101404180A (zh) 2009-04-08
US20090091975A1 (en) 2009-04-09
JP2009094479A (ja) 2009-04-30

Similar Documents

Publication Publication Date Title
US6657894B2 (en) Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells
US8218364B2 (en) Operation methods for memory cell and array for reducing punch through leakage
US8842479B2 (en) Low voltage programming in NAND flash with two stage source side bias
KR100316706B1 (ko) 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법
US8940604B2 (en) Nonvolatile memory comprising mini wells at a floating potential
US7184318B2 (en) Semiconductor memory device
KR20090106909A (ko) 메모리 소자 및 그 동작방법
KR20060118596A (ko) 비대칭성 전하 트래핑을 갖는 다중-상태 ｎａｎｄ 메모리셀
US7885115B2 (en) Non-volatile memory devices and methods of operating non-volatile memory devices
KR101017757B1 (ko) 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
US7675779B2 (en) Non-volatile memory devices and methods of operating the same
KR101314328B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
KR20080009321A (ko) 확산 접합이 없는 비휘발성 메모리 셀
KR20090035203A (ko) 비휘발성 메모리 장치 및 그 동작 방법
KR100988121B1 (ko) 불휘발성 메모리소자의 프로그램 방법
CN108110009B (zh) 电介质界面中具有电荷俘获的紧凑型非易失性存储器器件
KR20160009853A (ko) 불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법
US20130080718A1 (en) Semiconductor memory device and method of operating the same
CN107093457B (zh) 半导体器件
KR100650837B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조방법
KR100919362B1 (ko) 플래시 메모리 소자 및 그의 구동 방법
KR20060070724A (ko) 플래쉬 메모리 소자의 프로그램 방법
KR20240086208A (ko) Gidl 이레이즈 동작을 지원하는 메모리 장치
TWI489593B (zh) 反及閘快閃記憶體之熱載子程式化
KR20120068468A (ko) 비휘발성 메모리 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid