DE4316503A1

DE4316503A1 - Verfahren zur Herstellung einer beerdigten Bitleiteranordnung von Speicherzellen

Info

Publication number: DE4316503A1
Application number: DE4316503A
Authority: DE
Inventors: Charles Dennison
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1992-02-19
Filing date: 1993-05-17
Publication date: 1994-11-24
Anticipated expiration: 2013-05-18
Also published as: US5250457A; DE4316503C2

Description

Die Erfindung betrifft Verfahren zur Herstellung einer be erdigten Bitleiteranordnung von Speicherzellen.

Bekannte, gestapelte Kondensator DRAM Speicheranordnungen bedienen sich entweder beerdigter Bitleiter oder nicht be erdigter Bitleiter. Bei ersteren sind die Bitleiter in großer Nähe zu den Bitleiterkontakten der FET Speicherzellen angeordnet, wobei die Zellenkondensatoren horizontal ober halb der Wortleiter und Bitleiter gebildet sind. Bei nicht beerdigten Bitleitern werden tiefe vertikale Kontakte durch eine dicke Isolierschicht zu den Zellen FET gemacht, wobei die Kondensatoren über den Wortleitern und unter den Bitlei tern vorgesehen sind. Die Erfindung betrifft die Herstellung von Speicheranordnungen mit beerdigten Bitleitern.

Es ist in der Halbleitertechnik ein allgemeines Ziel, die Speicherzellengröße zu verringern und damit die Dichte zu maximieren. Zur Zeit sucht die Industrie die Herstellung von 64 Megabyte DRAMs in konventioneller Typgröße zu entwickeln. Ein Problem der DRAM-Verarbeitung liegt im Pitch bzw. dem Abstand zwischen benachbarten Bitleitern und benachbarten Wortleitern. Beispielsweise müssen die Bitleiter an ver schiedenen Punkten einen der aktiven Bereiche jeder Zelle FET kontaktieren. Diese Stellen werden als Bitleiterkontakte bezeichnet. Eine Isolierschicht ist über dem Wafer angeord net, um die verschiedenen aktiven Bereiche zu isolieren. Dann werden die Bitleiterkontakte auf die gewünschten akti ven Bereiche zu geöffnet, wobei fotolithographische Verfah ren benutzt werden. Später wird Bitleitermaterial auf dem Wafer abgelagert und mit einem Muster versehen, um eine ge wünschte Anordnung von Bitleitern zu bilden.

Es muß jedoch für eine Fehlausrichtung der Maske ein Sicher heitsfaktor vorhanden sein, um sicherzustellen, daß die Bit leiter vollständig den Bitkontakt überlappen. Hierzu ver größert man üblicherweise die Bitleiterbereiche, an denen die Kontaktätzung erfolgt, um eine Fehlausrichtung der Maske zu gestatten und doch einen ausreichenden Kontakt der Bit leiter an den Bitleiterkontakten zu erzielen.

Fig. 1 zeigt einen Bitleiter 12 und einen Bitleiterkontakt 14. Dort wo der Bitleiter 12 über dem Kontakt 14 liegt, ist ein vergrößerter Bitleiterbereich 16 vorgesehen, den man als "Surround" bezeichnet. Damit erhält man eine Verbindung des Kontaktes 14 mit dem Bitleiter 12 auch bei einer unvermeid lichen Fehlausrichtung der Maske, wenn die Bitleiter 12 ge genüber den Kontakten 14 bemustert werden. Diese Technik hat jedoch den Nachteil, daß die Bitleiter insgesamt breiter werden, so daß sie also voneinander einen größeren Abstand erhalten.

Was Wortleiter anbelangt, so ist in Fig. 2 ein Problem illu striert, das gegen die Maximierung der Zellendichte für be erdigte Bitleiter DRAMs spricht. Ein Wafer-Fragment 18 hat mehrere Wortleiter 20, 22 und 24 sowie einen Bitleiter 26. Der dargestellte Querschnitt liegt diagonal zur Anordnung, so daß der Bitleiter 26 in Fig. 2 nicht rechtwinklig zu den Wortleitern verläuft. Nach dem Stand der Technik werden die Wortleiter zuerst mit ihren zugehörigen Spacer 28 (Abstands schichten) hergestellt. Später wird Bitleitermaterial auf dem Wafer abgelagert und geätzt, um Bitleiter 26 zu bilden. Isolierende Spacer müssen an den Bitleitern 26 zur elektri schen Isolierung vorgesehen werden, die mit dem Bezugszei chen 32 versehen sind. Beim Ausbilden der Spacer 32 ergeben sich unglücklicherweise zusätzliche Spacer 34 an den bereits isolierten und beabstandeten Wortleitern. Damit ergeben sich doppelte Spacer für die Wortleiter. Dies macht es erforder lich, daß die Wortleiter weiter voneinander beabstandet wer den müssen, als notwendig wäre, um die gewünschten Kontakte mit den aktiven Bereichen für die zukünftigen Kondensatoren herzustellen. Diese Vergrößerung im Wortleiterabstand steht einer höheren Dichte im Wege.

Ein anderes Problem mit beerdigten Bitleitern liegt beim Ätzen, um das Bitleitermuster zu erzeugen. Die Bitleiter verlaufen auf- und abwärts rechtwinklig über die Wortleiter, und die Folge ist eine sehr unterschiedliche Topographie am Wafer. Das Ätzen der Schichten in solcher variierender Topo graphie erfordert ein starkes Überätzen, so daß die Anord nung anfällig für Widerstandskurzschlüsse zwischen den Bit leitern ist.

Die der Erfindung zugrundliegende Aufgabe besteht darin, ein Verfahren der eingangs geschilderten Art zu schaffen, mit dem diese Nachteile vermieden sind. Es soll also ein Verfah ren angegeben werden, mit dem der Abstand zwischen den Lei tern verkleinert werden kann, die Dichte erhöht und die An fälligkeit gegen Kurzschlüsse verringert wird.

Die Aufgabe ist erfindungsgemäß durch die Merkmale des An spruchs 1 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.

Ausführungsbeispiele der Erfindung sind nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine Draufsicht auf einen Kontakt mit einem Bit leiter gemäß dem vorgenannten Stand der Technik;

Fig. 2 einen Querschnitt durch ein mit einem bekannten Verfahren hergestellten Wafer-Fragment nach dem vorgenannten Stand der Technik;

Fig. 3 einen Schnitt eines Halbleiter-Wafers in einem Verfahrensschritt gemäß der Erfindung;

Fig. 4 einen Schnitt durch den um 90° in Fig. 3 gedrehten Wafer in einem der Fig. 3 folgenden Verfahrens schritt längs der Linie 4-4 in Fig. 5;

Fig. 5 eine Draufsicht auf den Wafer in Fig. 3 im glei chen Verfahrensschritt wie Fig. 4. In den folgen den Figuren sind die Schnittansichten gegenüber den Draufsichten der Größe nach etwas verkleinert;

Fig. 6 einen Schnitt durch den Wafer in Fig. 3 entspre chend der Position in Fig. 4 längs der Linie 6-6 in Fig. 7. Der Wafer von Fig. 3 wird in einem Verfahrensschritt gezeigt, der dem der Fig. 4 und 5 folgt;

Fig. 7 eine Draufsicht auf den Wafer von Fig. 3 in einem der Fig. 6 entsprechenden Verfahrensschritt;

Fig. 8 einen Schnitt durch den Wafer der Fig. 3 in der Position der Fig. 4 in einem den Fig. 5 und 6 fol genden Verfahrensschritt;

Fig. 9 einen Schnitt des Wafers von Fig. 3 in der Posi tion der Fig. 4 in einem der Fig. 8 folgenden Verfahrensschritt;

Fig. 10 einen Schnitt des Wafers in Fig. 3 in der Posi tion der Fig. 4 in einem der Fig. 9 folgenden Verfahrensschritt;

Fig. 11 einen Schnitt des Wafers der Fig. 3 längs der Linie 11-11 in Fig. 7 im Verfahrensschritt der Fig. 10;

Fig. 12 einen Schnitt des Wafers der Fig. 3 in einem der Fig. 11 folgenden Verfahrensschritt längs der Linie 12-12 in Fig. 13;

Fig. 13 eine Draufsicht auf den Wafer der Fig. 3 im Ver fahrensschritt der Fig. 12. Die Figur zeigt auch die Position einer Schnittlinie, die der Quer schnittsdarstellung des Wafers der Fig. 3, 11 und 12 entspricht;

Fig. 14 einen Schnitt durch den Wafer der Fig. 3 in einem den Fig. 12 und 13 folgenden Verfahrensschritt in der Position der Fig. 10;

Fig. 15 einen Schnitt des Wafers der Fig. 3 in einem der Fig. 14 folgenden Verfahrensschritt in der Posi tion der Fig. 4.

Gemäß einem Aspekt der Erfindung und in Zusammenfassung der nachfolgend beschriebenen Ausführungsbeispiele wird das Ver fahren zum Herstellen einer beerdigten Bitleiteranordnung für Speicherzellen mit den im Anspruch 10 aufgeführten Ver fahrensschritten durchgeführt.

Vorzugsweise ist das darin genannte erste Material Polyimid. Ebenso ist das erste Material vorzugsweise so gemustert, daß es eine erste Serie Bitleiternuten mit einer ersten bestimm ten Breite bildet. Dann wird eine Lage Isoliermaterial auf den Wafer in bestimmter Dicke über die gemusterte und ge ätzte Lage des ersten Materials aufgebracht. Die vorbe stimmte Dicke der Isolierschicht ist geringer als die Hälfte der ersten bestimmten Breite und verschmälert damit die Bit leiternuten auf eine kleinere zweite Breite. Nach dem Öffnen der Bitleiterkontakte durch das Isoliermaterial hindurch wird leitfähig dotiertes Polysilicium auf den Wafer aufge bracht und das Verfahren wie vorstehend fortgesetzt. Dies hat den Effekt, daß die Seiten und Oberseiten der Bitleiter zusammen mit der Ausbildung der Bitleiternuten, die das gewünschte Bitleitermuster definieren, elektrisch isoliert werden.

Fig. 3 zeigt ein Halbleiter-Wafer-Fragment 35, das mit einer Anordnung von im wesentlichen elektrisch isolierten Wortlei tern, beispielsweise den Wortleitern 36, 38 und 40 versehen ist. Die Wortleiter haben konventionell ein unterstes Gate oxid, eine Polysiliciumschicht, eine darüberliegende Sili cidschicht, wie Wolframsilicid, eine Oxidkappe 45 und seit liche Oxidelemente 44.

Die leitfähigen Abschnitte benachbarter Wortleiter sind voneinander um den Abstand "F" beabstandet. Gemäß einem Aspekt der Erfindung kann der Trennungsabstand mit einer minimalen Breite gewählt werden, wenn sich bei dem ver wendeten Fotomaskierverfahren eine Teilung von 2 × F für die Wortleiter ergibt, wobei mit Teilung der Leiter und der zu gehörige Abstand in der Speicheranordnung gemeint ist, so daß die Schaltungsdichte vergrößert ist. Vergleicht man dies mit dem Stand der Technik gemäß Fig. 2, so ist der Abstand am ersten Speicherknotenpunkt etwa gleich 1,5 bis 2,0 F in Folge der zusätzlichen Abstandselemente 34.

Zwischen den Wortleitern finden sich aktive Bereiche für die Anordnung der Speicherzellen FETs, beispielsweise die akti ven Bereiche 46, 48 beidseits des Wortleiters 38. Die fol gende Beschreibung erfolgt im Hinblick auf den Transistor gate/Wortleiter 38, der mit einer Kondensatoranordnung zum Definieren einer einzelnen Speicherzelle versehen wird. Der Aktivbereich 48 definiert einen ersten Aktivbereich für den elektrischen Anschluß des Speicherzellenkondensators (nach stehend beschrieben) und der Aktivbereich 46 definiert einen zweiten Aktivbereich für den elektrischen Anschluß eines Bitleiters (nachstehend erläutert).

Eine Schutzgrenzschicht 50 wird über den Wafer 35 in einer Dicke von etwa 10 nm bis etwa 100 nm, vorzugsweise 50 nm, aufgebracht. Die Schicht 50 besteht vorzugsweise aus einem Isoliermaterial wie SiO_x abgelagert durch CVD von TEOS oder eines Nitrids. Die Funktion der Schicht 50 wird weiter unten beschrieben.

In Fig. 4 wird auf dem Wafer eine Schicht 52 eines ersten Materials in einer bestimmten Dicke über der Schicht 50 auf gebracht. Das erste Material soll in Bezug auf Oxid und Polysilicium selektiv ätzbar sein. Vorzugsweise sollten Polysilicium und Oxid selektiv in Bezug auf das erste Material ätzbar sein. Das erste Material liefert vorzugsweise eine im wesentlichen plane Oberfläche. Die bevorzugte Dicke der Schicht 52 liegt zwischen etwa 300 nm bis 1.200 nm über der Oberfläche der Oxidkappe 45 (die in Fig. 4 nicht sicht bar ist, wobei 500 nm bevorzugt sind. Dort wo Polyimid be nutzt wird, fungiert die Oxidschicht 50 als Schutz/Grenz schicht, um das Eindringen von Polyimid aus der Schicht 50 in das Substrat bei den nachfolgenden Verfahrensschritten zu verhindern.

Eine Nitridschicht 54 ist über der Polyimidschicht 52 in einer Dicke von etwa 20 bis 300 nm, vorzugsweise 150 nm, aufgetragen. Die Nitridschicht 54 ist bedarfsweise vorge sehen, um eine schützende harte Maske auf der Polyimid schicht 52 zu bilden. Diese Maske hilft bei den späteren Ätzschritten, um das unerwünschte Abtragen von Polyimid während dieser Verfahrensschritte zu vermeiden. Fig. 4 zeigt die Schichten 52 und 54 nach dem Bemustern und Ätzen, so daß ein Muster von beerdigten Bitleiternuten 56 für die Aufnahme beerdigter Bitleiter geschaffen wird. Die Bitleiternuten 56 haben eine erste bestimmte Breite "A". Für eine Anordnung mit 64 Megabyte beträgt "A" etwa 400 bis 700 nm. Fig. 5 ist eine Draufsicht auf den Wafer 35 beim Verfahrensschritt der Fig. 4. Das Ätzen der Nuten 56 kann in bekannter Weise durch reaktives Ionenätzen erfolgen. Polyimid kann auf diese Weise in der Gegenwart von O₂ geätzt werden, das die Schicht 50 nicht ätzt.

Nach dem Bemustern mit Photoresist kann man ein isotropi sches O₂ Plasmaätzen benutzen, um die Nuten 56 über das lithographische Arbeitsvermögen des lithographischen Expo nierwerkzeuges hinaus gewünschtenfalls zu verbreitern. Als Beispiel sei eine isotropische Sauerstoff-Plasmadescum- Ätzung angegeben. Die Nuten des Umfangs und der Anordnung ha ben vorzugsweise die gleiche Breite.

In den Fig. 6 und 7 ist eine Schicht 58 aus Isolierwerk stoff, vorzugsweise SiO₂ bestimmter Dicke über die gemuster ten und geätzten Schichten 52 und 54 aufgetragen. Die Dicke der Schicht 58 ist kleiner als die Hälfte der ersten Breite "A", vorzugsweise etwa zwischen 100 und 300 nm, insbesondere 150 nm. Die Isolierschicht 58 verschmälert die Nuten 56 auf eine kleinere zweite Breite "B" und liefert eine seitliche Isolation zwischen den Bitleitern und den zukünftigen Spei cherkondensatoren. Es sei bemerkt, daß bei diesem Auftrag Polyimid zwischen benachbarten Wortleitern über den ersten Aktivbereichen 48 eingefüllt worden ist und dort bleibt (an der Stelle des zukünftigen Speicherkondensatorkontaktes) während des Oxidauftrages, so daß das Zustandekommen von Wortleiter-Abstandselementen bei diesem Aufbringen vermieden ist.

Fig. 6 und 7 zeigen ferner, daß eine Photoresistschicht 60 aufgetragen, exponiert und entfernt wird, um ein erstes Mu ster von Bitleiter zweiten Aktivbereichkontakten 62 zu de finieren, die die Nuten 56 parallel zu den Wort- und Bit leitern überlappen. Ein einzelner Bitleiter zweiter Aktiv bereichkontakt 62 des ersten Musters ist in Fig. 7 darge stellt, wenn auch solche am Wafer für jeden zukünftigen Bitleiterkontakt vorgesehen sind. Fig. 7 zeigt auch einen einzelnen breiten Umriß 61 eines Aktivbereichmusters, das für die Anordnung wiederholt wird.

In Fig. 8 ist die Photoresistschicht 66 mit einer RIE Plas maätzung im Bereich der Oberflächen der Oxidschicht 58 ent fernt worden, so daß die Schicht 60 nur in den Abschnitten der Nuten übrigbleibt, in denen keine beerdigten Kontakte vorgesehen sind.

In Fig. 9 wird dann eine Oxidätzung durchgeführt, um das Isoliermaterial aus den Basennuten 56 zweiter Breite heraus zuätzen, so daß die zweiten Aktivbereiche 46 nach oben offen werden. Dies definiert ein zweites Muster von Bitleiter zweiten Aktivbereichkontakten 64 (s. Draufsicht in Fig. 7), die innerhalb der ersten Kontaktumrisse 62 liegen. Die Rän der der Kontakte 64 sind von den Seitenwänden einer Bitlei ternut 56 (Breite "B") definiert und von den Wortleiter- Abstandselementen benachbarter Wortleiter. Man bemerkt, daß das erste Muster der Bitleiterkontakte 62 größer ist als das zweite Muster der Bitleiterkontakte 64 (Fig. 7). Diese Tech nik liefert den Vorteil, daß die Bitleiterkontakte 64 klei ner werden, die eine Abmessung besitzen, die wesentlich kleiner ist als die minimale Photoverfahrengröße ohne zu sätzliches Photomaskieren (sogar wenn dies möglich wäre) über die Muster hinaus, um den Kontaktumriß 62 zu bilden.

Anschließend wird die Resistschicht vom Wafer entfernt. Man bemerkt auch, daß das Oxidmaterial über der Nitridschicht 54 ebenso vorzugsweise vollständig bei diesem Verfahrens schritt durch eine Ätzung entfernt wird, die selektiv für Nitrid ist.

In den Fig. 10 und 11 ist eine Schicht 66 eines leitfähig dotierten Polysilicums auf dem Wafer in bestimmter Dicke aufgebracht, die ausreicht, die Basen der Nuten 56 abzu decken und die zweiten Aktivbereiche 46 zu kontaktieren. Die bevorzugte Dicke der Polysiliciumschicht 66 beträgt zwischen etwa 200 nm und 600 nm, vorzugsweise 400 nm. Dann wird eine Polysilicium-Oberschicht abgeätzt bis vorzugsweise 100 nm Polysilicium über den Wortleitern übrigbleibt und der Spalt zwischen den Wortleitern wird mit Polysilicium gefüllt, das an diesen Stellen verdickt wird (Fig. 11).

Anschließend wird ein leitfähiges Material mit einer höheren Leitfähigkeit als das leitfähig dotierte Polysilicium auf die Polysiliciumschicht 66 aufgebracht, nämlich die Schicht 68. Als Beispiel eines bevorzugten Materials sei Silicid ge nannt, beispielsweise ein WSi_x. Dies kann entweder durch einen Metallniederschlag, gefolgt von einer Silicidation und nachfolgender Naßätzung erfolgen, oder durch eine Dicke CVD Silicid oder refraktive Metallablagerung (z. B. WSi_x oder W) und eine Abätzung der Oberschicht, so daß WSi_x oder W auf dem Polybitleiter zurückbleibt. Dann wird ein Isoliermate rial, beispielsweise ein Oxid 69 über das Silicid aufge bracht sowie in die Nuten und der Wafer wird vorzugsweise in einem CMP Verfahren vollständig plan gemacht. Dieses Verfah ren minimiert den Abstand des Silicid in der Anordnung (Fig. 11) zum Gegensatz zu Silicid auf dem Bitleiter, der schlan genförmig zwischen den Wortleitern auf und ab verläuft. Dies verringert den Bitleiterwiderstand.

Anschließend wird eine Anordnung von Kondensatoren auf dem Wafer vorgesehen, die elektrisch an die ersten Aktivbereiche 48 (Fig. 3) angeschlossen wird. Ein Verfahren besteht darin, zuerst die Nitridschicht 54 und die Polyimidschicht 52 vom Wafer vollständig zu entfernen, dann den Speicherknoten kontakt photoätzen und Speicherknotenpoly zu deponieren, woran sich eine Photoätzung anschließt, dann eine dielek trische Ablagerung sowie eine Zellenpolydeponierung usw. Dieses Verfahren wird jedoch nicht besonders bevorzugt, da es nötig ist, das Speicherpoly aus den tiefen Gräben zwi schen den Bitleitern herauszuätzen, und es ferner nötig ist, einen getrennten Photo-/Ätzschritt für den Speicherknoten kontakt und die Speicherknotenpoly-Definition durchzuführen.

Ein bevorzugtes Verfahren zum Ausbilden der Kondensatoren ist in einer Patentanmeldung von gleichem Datum erläutert mit dem Titel "Verfahren zum Herstellen eines Bitleiters über einer Kondensatoranordnung von Speicherzellen". Dieses Verfahren ist kurz anhand der Fig. 12 bis 15 erläutert. Ge mäß Fig. 12 und 13 werden eine Nitridschicht 54, eine Poly imidschicht 52 und eine Schicht 50 mit einem zweiten Muster versehen und geätzt, um beerdigte Kontaktöffnungen 68 zu den zweiten Aktivbereichen 48 zu bilden. Vorzugsweise wird nur ein minimaler Betrag der Oxidschichten 69 und 58 geätzt, da man zum Ätzen der Schichten 52 und 54 eine chemische Ätzzu sammensetzung benutzt, die in Bezug auf das Oxid selektiv ist. Eine ausreichende Dicke der Schichten 69 und 58 hält man ein, damit die Bitleiter 66 vollständig von der Spei cherkappe 70 isoliert sind. Man bemerkt, daß bei diesem Ätzen der Aktivbereich an dem Bitleiterkontakt des Wortlei ters nicht geöffnet wird. Bei diesem Ätzen wird das Nitrid zuerst selektiv in Bezug auf das Oxid geätzt, um zu vermei den, daß das Oxid über dem Bitleiter geätzt wird. Dann wird eine RIE Sauerstoffplasmaätzung durchgeführt, um das gesamte freiliegende Polyimid zu entfernen, und im Anschluß werden mit einer Oxidätzung (der Schicht 50) die Aktivbereiche 48 freigelegt.

Dann wird eine Schicht 50 aus leitfähig dotiertem Polysili cium in einer ausgewählten Dicke auf den Wafer über zweite gemusterte Schicht Polyimid und in den beerdigten Kontakten 68 abgelagert. Die Schicht 70 hat vorzugsweise eine Dicke von 100 nm und kann nach Bedarf textoriert werden, um den Flächenbereich zu maximieren und damit die sich ergebende Kapazität.

Gemäß Fig. 14 kann eine Photoresistschicht 71 auf den Wafer aufgebracht werden und eine Sauerstoffplasmaätzung durchge führt werden, um Poly außerhalb der Nut freizulegen und das Resistmaterial 71 in der Nut zu belassen. Aus den Fig. 13 und 15 geht hervor, daß eine RIE Polysiliciumätzung durch geführt wurde, um die isolierten Zellenspeicherknoten 77 zu definieren, die die ersten Aktivbereiche kontaktieren. Alternativ kann ein CMP Verfahren benutzt werden, um die Zellenspeicherknoten 77 zu definieren, ohne das Resistmate rial RIE abzuätzen. Man sieht, daß dieses Verfahren den Vor teil hat, daß die Knoten 77 ohne vorhergehendes Mustern der Polysiliciumschicht 70 möglich ist. Verbleibendes Nitrid wird von der Schicht 54 durch eine Nitridätzung entfernt, worauf die verbleibende Polyimidschicht 52 mit einer Sauer stoffplasmaätzung entfernt wird. Dann wird restliches Resist vom Wafer abgestreift.

Dann wird eine dielektrische Schicht für die Kondensator zelle auf den einzelnen Speicherknoten aufgebracht. An schließend wird die dielektrische Schicht mit einer Poly siliciumschicht abgedeckt, um so eine Anordnung von Spei cherzellenkondensatoren zu bilden.

Das vorbeschriebene Verfahren hat zahlreiche Vorteile. Es entfallen die Verbreiterungen der Bitleiter an den Bitlei terkontakten. An den Wortleitern werden keine doppelten Abstandselemente generiert, so daß die Wortleiter enger angeordnet werden können. Auch werden die Muster für die Speicherknoten und die Bitleiter eliminiert. Ferner werden die beiden schwierigsten Topologie-Photoschritte in einer beerdigten Bitleiteranordnung bei einem vollständig flachen Wafer durchgeführt. Die gesamte Stapelhöhe wird verringert, da es nicht erforderlich ist, einen Isolator und den Bit leiter oder Speicherpoly unterzubringen, um die im üblichen Verfahren erforderlichen langen Ätzzeiten auszuhalten.

Claims

1. Verfahren zum Herstellen einer beerdigten Bitlei teranordnung von Speicherzellen mit folgenden Schritten:
eine Anordnung von im wesentlichen elektrisch isolierter, leitfähiger Wortleiter wird auf einem Halbleiter-Wafer ange ordnet, wobei die leitfähigen Teile benachbarter Wortleiter voneinander in einem bestimmten Abstand getrennt sind; neben den Wortleitern werden Aktivbereiche vorgesehen, die eine Anordnung von Speicherzellen FETs definieren, wobei die Aktivbereiche von einem ersten Aktivbereich für den elektri schen Anschluß an den Speicherzellenkondensator und einen zweiten aktiven Bereich für den elektrischen Anschluß an einen Bitleiter definiert sind;
eine Schicht eines ersten Materials wird in bestimmter Dicke auf den Wafer aufgebracht;
die Schicht ersten Materials wird bemustert und geätzt, um ein Muster beerdigter Bitleiternuten zum Ausbilden von beer digten Bitleitern zu bilden;
Bitleit-Kontaktöffnungen zu den zweiten Aktivbereichen wer den in den Nuten vorgesehen;
eine Schicht leitfähig dotierten Polysiliciums wird in einer bestimmten Dicke auf den Wafer aufgebracht, um die Basen der Bitleitnuten zu verschließen und elektrisch die zweiten Ak tivbereiche zu kontaktieren, um mindestens teilweise Bitlei ter zu bilden;
ein leitfähiges Material mit einer höheren Leitfähigkeit als das leitfähig dotierte Polysilicium wird in den Bitleiter nuten über dem Polysilicium in den Nuten eingebracht;
ein Isoliermaterial wird auf das leitfähige Material aufge bracht und eine Kondensatoranordnung wird auf den Bitleitern vorgesehen, wobei die Kondensatoren die ersten Aktivbereiche elektrisch kontaktieren.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zum Aufbringen des Isoliermaterials auf der gemusterten und geätzten Schicht ersten Materials ein Oxid abgelagert wird, wobei die Schicht ersten Materials zwischen benachbar ten Wortleitern über den ersten Aktivbereichen bei der Abla gerung eingefüllt wird und dadurch bei dieser Ablagerung der Aufbau von Leiterabstandselementen verhindert wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß das Verarbeiten des Wafers mit einer bestimm ten minimalen Photobreite durchgeführt wird, wobei der Ab stand zwischen den Wortleitern gleich der minimalen Photo breite ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Dicke der Lage der ersten Schicht zwischen etwa 300 und 1.200 nm beträgt.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das erste Muster von Bitleiter kontakten größer ist als das zweite Muster von Bitleiter kontakten, daß das Isoliermaterial geätzt wird, um die zwei ten Aktivbereiche freizulegen und daß das zweite Muster ohne zusätzliches Photomaskieren durchgeführt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die gemusterte und geätzte Lage ersten Materials sekundär geätzt wird, um die Bitleiternuten vor dem Aufbringen der Isolierschicht auf dem Wafer in den Nuten zu verbreitern.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das leitfähig dotierte Polysili cium veränderliche Dicken auf dem Wafer besitzt.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Schicht leitfähig dotierten Polysiliciums auf dem Wafer erstens an den zweiten Aktiv bereichen anliegt, zweitens die Wortleiter überdeckt und dritten die Spalten zwischen den Wortleitern derart füllt, daß die Oberfläche des leitfähig dotierten Polysiliciums der Höhe nach über den Wortleitern in einem bestimmten Höhen unterschied liegt.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Dicke der Schicht ersten Materials etwa 500 nm beträgt.

10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das erste Material in Bezug auf Oxid und Polysilicium selektiv ätzbar ist.

11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß auf dem Wafer eine Schicht Iso liermaterial bestimmter Dicke über der gemusterten und ge ätzten Schicht ersten Materials aufgebracht wird, wobei die Dicke kleiner ist als die Hälfte der ersten Breite der Nu ten, die Schicht aus Isoliermaterial die Bitleiternuten auf eine zweite geringere Breite verschmälert, worauf ein Photo resistmaterial aufgebracht, exponiert und entfernt wird, um ein erstes Muster von Bitleiter zweiten Aktivbereichkon takten zu bilden, die die Bitleiternuten überlappen und daß das Isoliermaterial aus den Basen der Bitleiternuten zweiter Breite geätzt wird, um die zweiten Aktivbereiche nach oben freizulegen und damit ein zweites Muster von Bitleiter zwei ten Aktivbereichkontakten in dem ersten Muster zu bilden.

12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Isoliermaterial über der ge musterten und geätzten Schicht ersten Materials Silicium oxid ist.

13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Dicke des Isoliermaterials über der Schicht ersten Materials zwischen etwa 100 und 300 nm beträgt.