DE3785317T2 - Matrix hoher Packungsdichte aus dynamischen VMOS RAM. - Google Patents

Matrix hoher Packungsdichte aus dynamischen VMOS RAM.

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DE3785317T2 DE87117303T DE3785317T DE3785317T2 DE 3785317 T2 DE3785317 T2 DE 3785317T2 DE 87117303 T DE87117303 T DE 87117303T DE 3785317 T DE3785317 T DE 3785317T DE 3785317 T2 DE3785317 T2 DE 3785317T2
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Description

  • Die vorliegende Erfindung bezieht sich auf dynamische Halbleiterspeicherzellen mit wahlfreiem Zugriff, spezieller auf vertikal strukturierte MOS-Speicherzellenelemente, die Grabenkondensatoren enthalten.
  • Verschiedenartige Ausführungen von VMOS-Elementen und Grabenkondensatoren sind in der Technik bekannt.
  • In US-Patentschrift 4 156 289, herausgegeben am 22. Mai 1979, Erfinder Hoffmann u. a., betitelt "SEMICONDUCTOR MEMORY", wird ein Halbleiterspeicher offenbart, der mindestens einen VMOS-Transistor aufweist und einen Graben und einen Speicherkondensator enthält. Ein Halbleitersubstrat ist mit Ladungszentren eines ersten Leitfähigkeitstyps dotiert und enthält eine verdeckte Schicht, die mit Ladungszentren eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps dotiert ist. Mindestens zwei zusätzliche Schichten werden durch den Graben geteilt und haben abwechselnd unterschiedliche Leitfähigkeitstypen, wobei die beiden zusätzlichen Schichten und die verborgene Schicht durch Diffusion und/oder Implantation hergestellt werden.
  • US-Patentschrift 4 225 879, herausgegeben am 30. September 1980, Erfinder Vinson, betitelt "V-MOS FIELD EFFECT TRANSISTOR FOR A DYNAMIC MEMORY CELL HAVING IMPROVED CAPACITANCE", bezieht sich auf einen V-MOS-Feldeffekttransistor, der mit einer verbesserten Source-Kapazität ausgestattet ist, um eine dynamische Speicherzelle mit Einzeltransistor zu liefern. Der Aufbau des Source-Bereichs erfolgt durch Maskierung des Siliciumsubstrats, Schaffung einer Öffnung in der Maske und anschließende Ätzung des Siliciumsubstrats in einer Weise, daß die Maske unterhöhlt wird, so daß die Maske einen Schutzschirm gegenüber nachfolgender Ionenimplantation des Source-Bereiches bietet. Sowohl n- als auch p-Dotanden werden getrennt mit verschiedenen Energien implantiert, um bei dem Element eine verbesserte pn-Übergangskapazität zu bilden.
  • US-Patentschrift 4 222 063, herausgegeben am 9. September 1980, Erfinder Rodgers, betitelt "VMOS FLOATING GATE MEMORY WITH BREAKDOWN VOLTAGE LOWERING REGION", beschreibt einen elektrisch programmierbaren Lesespeicher (EPROM), der eine Matrix von Speicherzellen benutzt, die alle in der Form eines einzelnen V-MOSFET aufgebaut sind, bei welcher die übliche UND-Funktion (Datenwortadressierung) unter Verwendung einer kapazitätsgekoppelten Version der Schaltschwellenlogik erzielt wird. Jeder MOSFET wird durch eine V-förmige Unterbrechung am Schnittpunkt jeder Bit- und Wortleitung gebildet, die sich über die eindiffundierte Bitleitung (die als Drain des Transistors dient) hinaus ins Substrat (das als Source- und Masse-Ebene des Schaltkreises dient) ausdehnt.
  • US-Patentschrift 4 364 074, herausgegeben am 14. Dez. 1982, Erfinder Garnache u. a., betitelt "V-MOS DEVICE WITH SELF-ALIGNED MULTIPLE ELECTRODES", beschreibt, daß VMOSFET-Elemente hoher Packungsdichte, speziell Speicherzellen aus Einzeltransistoren, unter Verwendung einer Abfolge vereinfachter selbstjustierender Verfahrensschritte entstehen. Gate-Elektroden, Source/Drain-Bereiche und Source/Drain-Anschlüsse werden mit Hilfe eines anfänglichen maskenlosen Photoresist-Abtragungsprozesses erzeugt, bei dem eine relativ dicke Schicht selbstnivellierenden Photoresists gleichförmig abgetragen wird, um Anteile von Gate-Elektroden innerhalb der Einschnitte einer V-förmigen Rinne festzulegen. Die Gate-Elektrode wirkt später als selbstjustierende Maske, um implantierte Source/Drain-Bereiche ebenfalls innerhalb der V-förmigen Rinne festzulegen und zu ermöglichen, daß verbindende metallische Kontaktleitungen in einer zweiten Ebene entlang den Seitenwänden der V-förmigen Rinne gebildet werden.
  • US-Patentschrift 4 326 332, herausgegeben am 27. April 1982, Erfinder Kenney, betitelt "METHOD OF MAKING A HIGH DENSITY V-MOS MEMORY ARRAY", beschreibt ein Verfahren zur Herstellung dynamischer Speicherzellen hoher Packungsdichte, welches die Selbstjustierung sowohl von V-MOSFET-Bausteinelementen als auch von deren Verbindungen durch den Einsatz einer den Schaltkreis bestimmenden Maskierungsschicht mit verschiedenen parallelen dünnen und dicken Bereichen bietet. Mit Hilfe einer Ätzmaske, die verschiedene parallele Bereiche senkrecht zu den Bereichen in der Maskierungsschicht festlegt, werden Löcher in Teilbereiche der dünnen Bereiche geätzt. V-MOSFET-Elemente mit selbstjustierenden Gate-Elektroden werden in den Löchern gebildet, und Elementverbindungsbahnen werden unter den verbleibenden Teilbereichen der dünnen Bereiche gebildet. Eine Kombination von anisotropem Ätzen und richtungsabhängigem Ätzen, wie z. B. reaktivem Ionenätzen, wird benutzt, um die Tiefe der V-förmigen Rinnen zu erweitern.
  • In US-Patentschrift 4 369 564, herausgegeben am 25. Januar 1983, Erfinder Hiltpold, betitelt "VMOS MEMORY CELL AND METHOD FOR MA- KING SAME", wird ein Halbleiterspeicherbaustein beschrieben, der eine integrierte Matrix aus auf einem Substrat gebildeten Zellen in Verbindung mit parallel zueinander versetzten Bitleitungen und leitfähigen Wortleitungen senkrecht zu den Bitleitungen umfaßt. Verschiedene V-förmige Einschnitte sind zwischen benachbarten parallelen Bitleitungen plaziert und dehnen sich senkrecht dazu aus. Zwei Zellen teilen jeden Einschnitt, und jede Zelle enthält einen VMOS-Transistor, der durch einen Endbereich des Einschnitts und einen isolierten verdeckten Source-Bereich unter der benachbarten Bitleitung gebildet wird. Ein Kanalsperrgebiet ist zwischen den VMOS-Transistoren angeordnet und isoliert sie und ihre jeweiligen verborgenen Source-Bereiche an den entgegengesetzten Enden jedes Einschnitts.
  • In US-Patentschrift 4 455 740, herausgegeben am 26. Juni 1984, Erfinder Iwai, betitelt "METHOD OF MANUFACTURING A SELF-ALIGNED U-MOS SEMICONDUCTOR DEVICE", wird ein Verfahren zur Herstellung eines MOS-Halbleiterbausteins offenbart, das einen Schritt zur Bildung einer Rinne in einem vorherbestimmten Bereich eines Halbleitersubstrats enthält, weiter einen Schritt zur Bildung eines den Gate-Bereich isolierenden Films, der die gesamte Oberfläche einschließlich der Rinne bedeckt, einen Schritt zur Auftragung eines Gate-Elektrodenmaterials von einer Dicke größer als der halben Breite der Rinnenöffnung, um so die Rinne mit dem Gate-Elektrodenmaterial zu füllen, und einen Schritt zur Bildung einer Gate-Elektrode innerhalb der Rinne durch Abätzen des Gate-Elektrodenmaterials bis zur Exposition des das Gate isolierenden Films überall außer in der Rinne.
  • US-Patentschrift 4 353 086, herausgegeben am 5. Okt. 1982, Erfinder Jaccodine u. a., betitelt "SILICON INTEGRATED CIRCUITS", beschreibt einen dynamischen Speicher mit wahlfreiem Zugriff, in dem einzelne Zellen, die einen Zugriffstransistor und einen Speicherkondensator enthalten, auf Plateaus, die auf einem Siliciumchip gebildet wurden, hergestellt werden. Der Zugriffstransistor der Zelle wird auf der obersten Fläche des Plateaus, die eine Platte des Speicherkondensators der Zelle durch die Seitenwand des Plateaus, und die andere Platte durch dotiertes polykristallines Silicium gebildet, das die Vertiefungen um die Plateaus herum ausfüllt und von ihnen durch eine Siliciumdioxidschicht isoliert ist. Durch diese Anordnung können große Speicheroberflächen und damit große Kondensatorkapazitäten erzielt werden, ohne Oberflächenbereiche des Chips zu verwenden. In anderen Ausführungen können die Plateaus andere Formen von Schaltkreiselementen einbeziehen.
  • Die japanische Patentschrift 55-11365(A), herausgegeben am 26. Jan. 1980, betitelt "SEMICONDUCTOR MEMORY", beschreibt ein Verfahren zur Vergrößerung eines kapazitiven Bereichs in einem Kondensator, ohne die Größe der Zelloberfläche zu vergrößern, indem in einem Halbleitersubstrat ein Einschnitt in Kontakt mit einem Source- und Drain-Bereich und ein Source-Bereich durch den isolierenden Film angebracht werden.
  • Die beanspruchte Erfindung löst das Problem, eine vertikal strukturierte DRAM-Zelle unter Verwendung von VMOS-Transistoren und Grabenkondensatoren sowie das Herstellungsverfahren dafür zu liefern, wobei die Matrix nur eine Ebene aus Polysilicium benötigt und keine Kontakte hat.
  • Unter einem anderen Gesichtspunkt liefert die vorliegende Erfindung einen vertikalen DRAM-Aufbau, der einen VMOS-Transistor kombiniert mit einem Grabenkondensator enthält, wobei die Zugriffstransistoren in einer V-förmigen Rinne liegen und sich eine Elektrode des Kondensators im Graben befindet, während die andere Elektrode vom Substrat gebildet wird.
  • Klar erkennbar wird die Erfindung anhand der folgenden aus führlicheren Beschreibungen von Ausführungsbeispielen, wie in den beigefügten Zeichnungen dargestellt.
  • Fig. 1 ist eine schematische Darstellung eines Querschnitts eines Ausführungsbeispiels von VMOS-FET-Speicherzellen gemäß den Prinzipien der vorliegenden Erfindung.
  • Fig. 2 bis 8 erläutern verschiedene Schritte im Herstellungsverfahren der in Fig. 1 gezeigten Struktur.
  • Fig. 9, 10 und 11 erläutern alternative Verfahrensschritte zur Herstellung des Bauelements von Fig. 1.
  • Fig. 12, 13 und 14 erläutern Verfahrensschritte zur Herstellung eines alternativen Ausführungsbeispiels gemäß der vorliegenden Erfindung.
  • Bezüglich Fig. 1 ist eine vertikal strukturierte DRAM-Zelle gezeigt, die VMOS-Transistoren und Grabenkondensatoren verwendet und die nur eine Ebene aus Polysilicium und keine Kontakte benötigt. Die Speicherzellenschaltung ist die einer herkömmlichen Speicherzelle mit einem einzelnen Schaltelement, die einen einzelnen Zugriffstransistor hat, dessen Gate mit einer Wortleitung, dessen Drain mit einer Bitleitung und dessen Source mit einem Speicherkondensator verbunden ist. Zu Beispielzwecken ist eine Matrix mit n-Typ-Elementen gezeigt.
  • In der Ausführung von Fig. 1 ist der Speicherkondensatorknoten 16 mit Source 22 des Zugriffselements der V-förmigen Rinne über eine leitfähige Brücke 18 verbunden. Das Gate des Zugriffselements der V-förmigen Rinne ist mit der Polysilicium-Wortleitung 40 verbunden, und der Drain ist der Diffusionsbereich 30, der auch als Bitleitung der Zelle dient. Der Substratbereich 26 des V-förmigen Rinnenelements ist eine epitaxial abgeschiedene Schicht. Die einkristalline Epitaxieschicht 26 wird über einer Zusammenstellung aus einkristallinem Material und Oxid abgeschieden. Polykristalline Bereiche im Siliciumsubstrat 10 haben eine Oxidbedeckung. In einer abgewandelten Version wird angenommen, daß es möglich ist, eine einkristalline epitaxiale Schicht über Bereichen abzuscheiden, die sowohl aus poly- als auch aus einkristallinem Si bestehen, oder daß es möglich ist, auf einkristallinem Material liegendes polykristallines Material in einkristallines Material umzuwandeln.
  • Die Struktur verwendet die beiden Seiten einer V-förmigen Rinne, um die Zugriffselemente für zwei separate Zellen zu bilden. Die V-förmige Rinne teilt den oberen n&spplus;-Bereich 30 in zwei Drain-Bereiche, einen für jedes Zugriffselement, und teilt ebenfalls die unteren n&spplus;-Bereiche 22 in zwei Source-Bereiche, die mit ihren zugehörigen Kondensatorknoten 16 verbunden sind. Die Kanalbereiche für die zwei Zugriffselemente befinden sich entlang der Seiten der V-förmigen Rinne. Daraus ergeben sich Speicherzellen hoher Packungsdichte, da die Bitleitung über dem Graben-Speicherkondensator angebracht ist und der Zelltransistor vertikal ausgerichtet ist. Die Zelle enthält eine eindiffundierte Bitleitung und eine Wortleitung aus Polysilicium oder Polycid. Kontakte und Metall wären nur erforderlich, wenn die Wortleitung zusammengefügt werden müßte.
  • Die Verfahrensschritte zur Herstellung des in Fig. 1 gezeigten Bauelements gemäß der vorliegenden Erfindung werden mit Bezug auf Fig. 2 bis 8 beschrieben.
  • Im ersten Schritt wird ein Halbleitersubstrat 10, z. B. p&spplus;-Silicium, mit herkömmlichen Verfahren maskiert und geätzt, um Gräben 12 auszubilden, wie in Fig. 2 gezeigt. Mit Bezug auf Fig. 3 wird eine für den Speicherkondensator isolierende Oxidschicht 14 auf den Oberflächen von Substrat und Gräben abgeschieden. Mit Hilfe herkömmlicher Verfahren werden die Gräben mit polykristallinem n&spplus;-Silicium 16 gefüllt und die Struktur planarisiert, um das Oxid 14 und überschüssiges Polysilicium von der Oberfläche des Substrats 10 zu entfernen. Das entfernte Material ist in Fig. 3 gestrichelt eingezeichnet.
  • Dann wird eine dünne Schicht Polysilicium 18 auf der Substratoberfläche 10 gebildet. Die Oxidschicht 20 wird auf der Polysiliciumschicht 18 abgeschieden oder aufgewachsen, und unter Verwendung einer zweiten Maske und herkömmlicher Ätztechniken werden Polysilicium 18 und Oxid 20 strukturiert, wie in Fig. 4 gezeigt. Ein n&spplus;-Diffusionsbereich 22 wird im Substrat 10 zwischen nicht benachbarten Gräben gebildet, wie ebenfalls in Fig. 4 gezeigt. Die Überlappung zwischen den Bereichen 18 und 22 verursacht eine leitfähige Verbindung zwischen ebendiesen.
  • Durch die Verwendung einer dritten Maske und eines dritten Ätzprozesses wird das Polysilicium 18 und das Oxid zwischen benachbarten Gräben entfernt, um eine wie in Fig. 5 gezeigte Struktur zu erzeugen.
  • Anschließend wird eine Oxidschicht auf die Oberseite der Struktur abgeschieden oder sich der Oberfläche anpassend aufgebracht und durch reaktives Ionenätzen anisotrop nur in Vertikalrichtung geätzt, wie es in der Technik bekannt ist, so daß Oxid 24 das Polysilicium bedeckt, während die Oberfläche des einkristallinen Siliciumsubstrats 10 freigelegt wird, wie in Fig. 6 gezeigt. Das Ätzen des Oxids in Fig. 6 ist ein Verfahrensschritt von entscheidender Bedeutung. Der Ätzvorgang ist gerichtet, wie es bei reaktivem Ionenätzen (RIE) erfolgt, um Material nur in Vertikalrichtung abzutragen. Der Sinn dieses Schrittes ist es, das Oxid über dem einkristallinen Silicium zu entfernen, während eine SiO&sub2;-Schicht auf dem polykristallinen Silicium 18 beibehalten wird. Ermöglicht wird dies durch die dicke SiO&sub2;-Schicht 24 auf dem Polysilicium 18 und durch die Tatsache, daß nach dem Abtragen des Oxids über der Oberfläche des einkristallinen Siliciumsubstrats durch RIE das Oxid 24 an den Seitenwänden des Polysilicium 18 auf diesem Polysilicium 18 verbleiben wird. Nachfolgend erfolgt Keimbildung für einkristallines epitaxiales Wachstum über den SiO&sub2;-Bereichen aus den frei liegenden einkristallinen Bereichen des Substrats heraus, was zu einer einkristallinen Epitaxieschicht führt.
  • Fig. 7 zeigt das Ergebnis einer Anzahl aufeinanderfolgender Schritte einschließlich der Abscheidung der einkristallinen Epitaxieschicht 26 wie oben beschrieben, Festlegung und Abscheidung vertiefter Oxidbereiche 28 durch herkömmliche Verfahren unter Verwendung einer vierten Maske, Herstellung von n&spplus;-Bereichen 30, Herstellung einer weiteren Schicht 32 durch Oxidation und Öffnung einer V-förmigen Rinne 34 unter Verwendung einer fünften Maske und herkömmlicher Ätzverfahren für V-förmige Rinnen.
  • Zu Fig. 7 sei angemerkt, daß zum Zeitpunkt nach der Bildung der vertieften Oxidbereiche und vor der Herstellung von n&spplus;-Diffusionsbereichen gewöhnliche Oberflächen-FETs hergestellt werden können, indem standardverfahren und eine weitere Maske eingesetzt werden.
  • Die V-förmige Rinne 34 in Fig. 7 wird genutzt, um zwei Zugriffselemente, die entlang der Oberfläche der V-förmigen Rinne ausgerichtet sind, herzustellen, und um den n&spplus;-Bereich 22, der die nicht benachbarten Gräben und die obere n&spplus;-Schicht 30 verbindet, in einer Weise zu teilen, daß zwei separate Speicherkondensatoren (die Bereiche 22 und 16 zu beiden Seiten der V-förmigen Rinne 34) und zwei separate Bitleitungen (die Bereiche 30 zu beiden Seiten der V-förmigen Rinne 34) geschaffen werden.
  • Fig. 8 erläutert die Ergebnisse des Abscheidens einer Oxidschicht 38 für das Gate-Oxid, und ebenso das Aufbringen und Strukturieren der Polysiliciumschicht 40, die die Wortleitung des Elements bildet. Das Polysilicium kann optional eine Polycidschicht zur verbesserten Leitfähigkeit besitzen. Kontakte und Metall würden für die Zellmatrix nur benötigt, wenn eine Zusammenfügung der Wortleitung erforderlich wäre, und sie würden mit Hilfe herkömmlicher Verfahren hergestellt. Nachdem die Wortleitung strukturiert wurde, kann ein p&spplus;-Implantat eingesetzt werden, um eine Isolation zwischen den Zellen entlang der V-förmigen Rinne zu erzeugen, oder ein Oxid- oder Grabenisolation kann vorgesehen werden.
  • Es ergibt sich ein Speicher hoher Packungsdichte, da die Bitleitung über dem Speicherkondensator im Graben gestapelt ist und der Zelltransistor vertikal angeordnet ist. Die Zelle hat eine eindiffundierte Bitleitung und eine Wortleitung aus Polysilicium oder Polycid.
  • Die Überlagerungstoleranz zwischen der Polysilicium-"Brücke" 18 und dem zur Füllung des Grabens verwendeten n&spplus;-Polysilicium 16 beeinflußt direkt die Packungsdichte der Zelle. In einer Abwandlung des Verfahrens wird, wie in Fig. 9 gezeigt, eine Schicht aus polykristallinem Silicium 42 im Anschluß an die Schritte von Fig. 3 aufgebracht. Die Schicht 42 wird durch einen Prozeß wie z. B. schnelles thermisches Ausheilen in einkristallines Material umgewandelt. Eine Maske kann dann zur Bildung des n&spplus;-dotierten Bereiches (Bereich 22 in Fig. 4) verwendet werden. Die Ausdehnung des Implantationsgebietes als Ergebnis der Implantation wird durch gestrichelte Linien in Fig. 10 gezeigt.
  • Dasselbe Verfahren wie ab Fig. 4 beschrieben kann verwendet werden, um den Herstellungsprozeß zu vollenden. Auch wird dann, wenn eine Epitaxieschicht aus einkristallinem Silicium über Bereichen aus sowohl poly- als auch einkristallinem Silicium abgeschieden werden kann, der Bereich für die Überlapptoleranz der Polysilicium-"Brücke" nicht länger benötigt, und eine dichtere Zellpackung ist möglich. Der Aufbau nach der Strukturierung des Poly und vor dem epitaxialen Einkristallwachstum ist in Fig. 11 gezeigt.
  • Eine vertikale DRAM-Zelle und ein Herstellungsverfahren dafür unter Verwendung von VMOS-Transistoren und von Graben-Speicherkondensatoren wurde beschrieben und illustriert. Diese relativ einfache Zellstruktur bietet das Potential für extrem hohe Packungsdichten. Die Matrix hat nur eine Ebene aus Polysilicium und keine Kontakte.
  • Ein Ausführungsbeispiel, in dem das zur Füllung des Grabens verwendete n&spplus;-Poly mit einer SiO&sub2;-Schicht bedeckt ist, wurde beschrieben. Die freiliegenden einkristallinen Bereiche ermöglichen die Keimbildung für epitaxiales Einkristallwachstum über den SiO&sub2;-Bereichen von den frei liegenden einkristallinen Bereichen der Oberfläche her. Andere Ausführungsbeispiele des Elements wurden ebenfalls beschrieben, die erfordern, daß polykristallines Silicium durch einen Prozeß wie z. B. schnelles thermisches Ausheilen in einkristallines Material umgewandelt wird, oder daß eine Epitaxieschicht aus einkristallinem Silicium über Bereichen aus sowohl polykristallinem als auch einkristallinem Silicium abgeschieden wird.
  • Noch ein weiteres Herstellungsverfahren für die besprochene Zelle, bei dem über einkristallinem Silicium eine Schicht SiO&sub2; und ein sehr kleiner Bereich polykristallinen Siliciums epitaxial abgeschieden wird, wird nachfolgend beschrieben. Es sollte möglich sein, einkristallines epitaxiales Material abzuscheiden, da der Bereich freiliegenden polykristallinen Siliciums, verglichen mit dem Bereich einkristallinen Substratmaterials, sehr klein ist.
  • Eine vereinfachte Folge von Verfahrensschritten zur Fertigstellung dieser Struktur ist in Fig. 12 gezeigt.
  • In einem p&spplus;-Halbleitersubstrat 10 wird der Graben unter Verwendung einer ersten maskierenden Nitrid/Oxidschicht 50 herausgeätzt. Das Speicheroxid 14 wird abgeschieden und der Graben mit n&spplus;-Polysilicium 16 gefüllt. Mit Bezug auf Fig. 13 wird SiO&sub2; 52 über dem Polysilicium 16 des Grabens abgeschieden und anschließend, wie in Fig. 14 gezeigt, die Nitrid/Oxidschicht 50 entfernt, ein n&supmin;-Arsendiffusionsbereich 54 durch herkömmliche Strukturierung und Maskierung geschaffen und über dem ganzen Wafer eine p&spplus;-Epitaxieschicht 56 abgeschieden, wie in Fig. 14 gezeigt. Ausdiffusion 58 aus dem n&spplus;-Polysilicium 16 und dem n&spplus;-Bereich 54 heraus bildet eine leitfähige Brücke zwischen dem Polysiliciumbereich 16 und dem Diffusionsbereich 54.
  • Das Verfahren wird nach dem Aufwachsen der Epitaxieschicht wie beschrieben und gezeigt fortgesetzt, mit Bezug auf Fig. 7 ff.
  • Ein wichtiger Schritt des in Fig. 12, 13 und 14 gezeigten Verfahrens ist die selbstjustierende SiO&sub2; Schicht auf dem n&spplus;-Polysilicium 16, welches den Graben ausfüllt. Wenn die zur Festlegung des Grabens verwendete Nitrid/Oxidschicht entfernt wird, wird ein sehr schmaler Polysiliciumstreifen freigelegt. Während der Abscheidung der p&supmin;-Epitaxieschicht 56 und nachfolgender Wärmebehandlungszyklen würde Ausdiffusion aus dem n&spplus;-Polysilicium und dem n&spplus;-Diffusionsbereich zur "Überbrückung" der Speicheroxidlücke (der Widerstand dieser "Brücke" kann 20 kΩ oder mehr betragen) verwendet werden, wie gezeigt als Element 58 (Fig. 14).
  • Die Tatsache, daß es während des Wachstums der Epitaxieschicht 56 nur einen relativ kleinen Bereich freiliegenden Polysiliciums gibt, ist der Schlüssel zur Erzielung einkristallinen Materials. Es ist ersichtlich, daß das zur Keimbildung der Epitaxieschicht 56 benötigte einkristalline Siliciumsubstrat die bei weitem größere Fläche bildet. Der schmale Bereich freigelegten Polysiliciums, der zur Herstellung einer Verbindung mit dem n&spplus;-Diffusionsbereich 54 benötigt wird, ist sehr klein.
  • Diese Flächenabschätzungen setzen voraus, daß das Polysilicium 16, welches den Graben ausfüllt, oberhalb des umgebenden Siliciums liegt, so daß freiliegendes Polysilicium auf allen vier Seiten des Grabens vorhanden ist, wenn die Oxid/Nitridschicht entfernt wird. Bei einer abgewandelten Folge von Verfahrensschritten liegt die Oberkante des Polysiliciums unterhalb des umgebenden Siliciums, nachdem ein sehr dickes selbstjustierendes Oxid 52 auf dem Graben abgeschieden wurde. Das einkristalline Silicium wird dann nur an der Seite des Grabens abgeätzt, wo die Überbrückung notwendig ist. Bereich 54 wird durch Diffusion oder Implantation geschaffen, und die Brücke 58 wird nur auf einer Seite durch Ausdiffusion aus Polysilicium 16 geschaffen. Dies würde die Fläche des frei liegenden Polysiliciums verringern und die Ausdiffusion auf eine Seite des Grabens beschränken.

Claims (9)

1. Halbleiterspeicherzelle, die folgende Bestandteile umfaßt:
ein Halbleitersubstrat (10),
mindestens zwei in diesem Substrat im seitlichen Abstand voneinander angeordnete vertikale Gräben, wobei die Gräben eine Oxidbedeckung haben und mit dotiertem Material (16) aus Polysilicium eines ersten Leitfähigkeitstyps gefüllt sind,
eine über dem Substrat angeordnete Schicht (26, 56) aus epitaxialem Material eines zweiten Leitfähigkeitstyps,
leitfähiges Material (22, 18; 54, 58), angeordnet zwischen jedem der im seitlichen Abstand voneinander angeordneten Gräben, zur Herstellung eines Leitungspfades zwischen dem dotierten Material (16) aus Polysilicium in jedem der Gräben und der Schicht (26, 56) aus epitaxialem Material, wodurch die Schicht aus epitaxialem Material zumindest dieses leitfähige Material (22, 54) zwischen den Gräben überdeckt,
einen Bereich (30) einer Dotierschicht ersten Leitfähigkeitstyps auf der Oberfläche der Schicht aus epitaxialem Material,
eine V-förmige Rinne (34), angeordnet in der Epitaxieschicht zwischen den Gräben, wobei sich die V-förmige Rinne durch den Bereich der Dotierschicht auf der Oberfläche der Epitaxieschicht, durch die Epitaxieschicht und durch das leitfähige Material zwischen den Gräben ausdehnt,
eine Schicht (38) aus isolierendem Material, angebracht auf den Seiten der V-förmigen Rinne und über der dotierten Oberfläche des epitaxialen Materials, und
eine Polysiliciumschicht (40) im Innern der V-förmigen Rinne zur Herstellung eines Wortleitungsmittels,
wobei der die V-förmige Rinne bedeckende Teilbereich des Isolators ein Gate-Oxid bildet, und wobei die Rinne das leitfähige Material (22, 54) zwischen den Gräben und die mit Polysilicium gefüllten Gräben in separate kapazitive Speichermittel und ferner den Bereich (30) der Dotierschicht auf der Oberfläche der Epitaxieschicht in separate Bitleitungen (BL) trennt.
2. Halbleiterspeicherzelle nach Anspruch 1, wobei das zwischen allen im seitlichen Abstand voneinander angeordneten Gräben angebrachte leitfähige Material einen Leitungsbereich (22), der in dem Halbleitersubstrat zwischen den Gräben angebracht ist, und
eine davon getrennte Schicht (18) aus oxidbedecktem, leitfähigem Material aus Polysilicium, die über jedem Gräben angebracht ist und sich über die Seiten der Gräben auf die Oberfläche des Halbleitersubstrats ausdehnt und in Kontakt mit dem Diffusionsbereich (22) steht, umfaßt.
3. Halbleiterspeicherzelle nach Anspruch 1, wobei die zwischen allen im seitlichen Abstand voneinander angeordneten Gräben angebrachten Leitungspfade eine auf dem Substrat über den im seitlichen Abstand voneinander angeordneten Gräben und auf der Substratoberfläche zwischen den Gräben gebildete Schicht (44, 54) aus einkristallinem Silicium enthalten.
4. Halbleiterspeicherzelle nach einem der obengenannten Ansprüche, wobei das Substrat und die Epitaxieschicht aus einkristallinem Silicium aufgebaut sind.
5. Verfahren zur Herstellung einer vertikal strukturierten Halbleiterspeicherzelle, die Transistormittel und kapazitive Mittel enthält und folgende Schritte umfaßt:
Schritt 1) Herausbildung von mindestens zwei vertikalen Gräben (12), die in einem Halbleitersubstrat im seitlichen Abstand voneinander angeordnet sind;
Schritt 2) Abscheidung einer Isolierschicht (14) aus Speicheroxid auf der Oberfläche der Gräben,
Schritt 3) Füllung der Gräben mit dotiertem Polysilicium (16) eines ersten Leitfähigkeitstyps;
Schritt 4) Schaffung eines Leitungspfades zwischen dem in jeden der im seitlichen Abstand voneinander angeordneten Gräben gefüllten dotierten Polysilicium (16) durch Herstellung eines dotierten Leitungsbereiches (22, 54) des ersten Leitfähigkeitstyps im Substrat zwischen den im seitlichen Abstand voneinander angeordneten Gräben und durch Bildung von leitfähigem Material (18, 58) zwischen dem dotierten Polysilicium in jedem der im seitlichen Abstand voneinander angeordneten Gräben und dem dotierten Diffusionsbereich, um diesen Leitungspfad zu bilden;
Schritt 5) Abscheidung einer Epitaxieschicht (26, 56) eines zweiten Leitfähigkeitstyps über dem Substrat, das mindestens den Diffusionsbereich (22, 54) zwischen den Gräben überdeckt;
Schritt 6) Herstellung einer Dotierschicht vom ersten Leitfähigkeitstyp auf der Oberfläche der Epitaxieschicht und von einer Oxidschicht über der Dotierschicht;
Schritt 7) Ätzung einer V-förmigen Rinne (34) in diese Struktur zwischen den Gräben, so daß die V-förmige Rinne den in Schritt 6 gebildeten oxidbedeckten Dotierschichtbereich, dann die in Schritt 5 gebildete Epitaxieschicht und dann den in Schritt 4 im Substrat gebildeten Diffusionsbereich durchdringt und die V-förmige Rinne die mit dotiertem Polysilicium gefüllten Gräben und das dotierte Diffusionsmaterial im Substrat trennt, um separate Speicherkapazitäten an jeder Seite der V-förmigen Rinne zu bilden, und wobei die V-förmige Rinne den über der Oberfläche der Epitaxieschicht in Schritt 6 gebildeten Dotierschichtbereich (22, 54) in zwei separate Bitleitungsmittel trennt;
Schritt 8) Bildung einer Oxidschicht (38) an den Seiten der V-förmigen Rinne, um ein Gate-Oxid herzustellen;
Schritt 9) Aufbringung und Strukturierung einer Polysiliciumschicht (40) über die oxidbedeckte Dotierschicht von Schritt 6 und die oxidbedeckte V-förmige Rinne, um ein Wortleitungsmittel zu bilden.
6. Verfahren nach Anspruch 5, worin Schritt 4 zur Schaffung eines Leitungspfades zwischen den mit Polysilicium gefüllten Gräben folgende Schritte enthält:
Schritt 4-1) Bildung einer Schicht aus Polysilicium über den Oberflächen des Substrats und der gefüllten Gräben;
Schritt 4-2) Bildung einer Oxidschicht über der in Schritt 4-1 gebildeten Polysiliciumschicht;
Schritt 4-3) Strukturierung der Polysilicium- und Oxidschicht, um voneinander getrennte Bereiche der Polysilicium- und Oxidschicht auf den Gräben und die Gräben überlappend zu hinterlassen;
Schritt 4-4) Bildung eines dotierten Diffusionsbereiches im Substrat zwischen den im seitlichen Abstand voneinander angeordneten Gräben, dem dotierten Diffusionsbereich, den Bereichen der Polysiliciumschichten über den Gräben und dem in jeden Graben gefüllten dotierten Polysilicium, um so den Leitungspfad zu bilden.
7. Verfahren nach Anspruch 5, worin Schritt 4 zur Erzeugung eines Leitungspfades zwischen den mit Polysilicium gefüllten Gräben folgende Schritte enthält:
Schritt 4-A) Bildung einer Polysiliciumschicht über den Oberflächen von Substrat und gefüllten Gräben;
Schritt 4-B) Umwandlung der Polysiliciumschicht in einkristallines Silicium;
Schritt 4-C) Bildung eines dotierten Diffusionsbereiches in der kristallinen Siliciumschicht von Schritt 4-B über und zwischen den mit dotiertem Polysilicium gefüllten Gräben und in der Substratoberfläche zwischen den im seitlichen Abstand voneinander angeordneten Gräben, dem dotierten Diffusionsgebiet und dem in jeden Graben eingefüllten Polysilicium, um den Leitungspfad zu bilden.
8. Verfahren nach einem der vorhergehenden Ansprüche 5 bis 7, worin die Substratoberfläche aus einkristallinem Silicium aufgebaut ist und die in Schritt 5 erläuterte Epitaxieschicht aus einkristallinem epitaxialem Material besteht, das von der Substratoberfläche gekeimt wird.
9. Verfahren nach Anspruch 7 oder Anspruch 7 und Anspruch 8, worin das zwischen dem dotierten Polysilicium in jedem der im seitlichen Abstand voneinander angeordneten Gräben gebildete leitfähige Material und das dotierte Diffusionsgebiet im Substrat aus Schritt 4 den Schritt einer Wärmebehandlung der in Anspruch 7 gebildeten Struktur einschließt, um Ausdiffusion (58) aus dem dotierten Polysilicium (16) in die Gräben und aus dem dotierten Diffusionsbereich (54) in das Substrat zu erzeugen, um so eine Verbindung zwischen den Ausdiffusionsbereichen herzustellen, welche den Leitungspfad bildet.
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