JPH04137759A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体記憶装置に関するものであり、具体的
には、ダイナミック型メモリセルのキャパシタの構造に
係る。

（ロ）従来の技術 半導体記憶装置の１つとして、ダイナミック型メモリセ
ルからなるダイナミック型ランダムアクセスメモリ（Ｄ
ＲＡＭ）がある。このＤＲＡＭにおけるメモリセル構造
には、日経エレクトロニクス１９８６．７．１４　（ｎ
ｏ、３９９）の「溝型トランジスタ・セルを使った４Ｍ
ビット周辺ＣＭＯＳダイナミックＲＡＭの試作」に見ら
れるように、 ■半導体基板上に形成したトランジスタに隣接して平坦
なキャパシタを形成したプレーナ型構造、 ■半導体基板上に形成したトランジスタに一部菫なるよ
うにして、キャパシタを積み重ねて形成したスタック型
構造、 ■半導体基板上に形成したトランジスタに隣接して、溝
構造のキャパシタを形成したトレンチ型構造、 の３種類がある。

これらの内、プレーナ型構造は、メモリセルの小型化を
図った場合、キャパシタの容量を十分に得ることができ
なくなってしまう。

そこで、キャパシタの面積を小さくしても十分な容量を
得ることができる構造として、スタック型及びトシンチ
型の構造が開発された。

（ハ）発明が解決しようとする課題 しかし乍ら、従来のスタック型構造では、トランジスタ
の一部に重なるようにキャパシタを形成したことによる
キャパシタの曲がりによって、容量が大きくなるように
しているものの、十分な容量を確保しながらの小面積化
に限界がある。

一方、トレンチ型構造にあっては、基板に溝を形成する
工程で、基板の汚染や欠陥を招く恐れがあり、また微細
な溝の下部に沿ってキャパシタ電極を構成するに複雑な
工程を必要とする。

本発明は、キャパシタの小型化を図りながらも十分な容
量を確保し、また簡単に形成できるようにすることを目
的とするものである。

（ニ）課題を解決するための手段 本発明は、１つのトランジスタ及び１つのキャパシタか
らなるメモリセルを複数備えた半導体記憶装置において
、上記キャパシタは、井戸状部を有する形状で半導体基
板上に積層されると共に上記トランジスタに電気的に接
続された下部電極と、誘電体膜を介してこの下部電極に
対向して形成された上部電極とからなることを特徴とす
る。

（ホ）作用 本発明のメモリセルにあっては、トランジスタの上部に
、下部電極、誘電体膜及び上部電極からなる立体構造の
キャパシタを形成した構造であり、キャパシタは、下部
電極に形成された井戸状部に沿って延在する。

（へ）実施例 第１図は本発明の一実施例を示す断面図であり、同図は
１つのトランジスタ及び１つのキャパシタからなる１つ
のメモリセルを示している。

１はｐ型のシリコン基板、２はシリコン基板１表面に形
成されたＭＯ５型トランジスタであり、ソース／ドレイ
ンとなるｎ＋型不純物拡散層３．４と、これら不純物拡
散層３．４の間において、シリコン酸化膜５を介してシ
リコン基板１上に形成された導電性の多結晶シリコンか
らなる転送ゲート電極６とから構成されている。７は転
送ゲート電極６を被覆するシリコン酸化膜、８は不純物
拡散層３に隣接してシリコン基板１表面に形成されたシ
リコン酸化膜からなる素子分離領域、９はトランジスタ
２に対して紙面に垂直方向に隣接するトランジスタ（図
に現れていない）の転送ゲート電極であり、素子分離領
域８上に延びている。１０は転送ゲート電極９を被覆す
るシリコン酸化膜である。

また、１１はトランジスタ２の不純物拡散層３、転送ゲ
ート電極６及び素子分離領域８上に積み上げ形成された
キャパシタであり、不純物拡散層３に電気的に連なった
導電性の多結晶シリコンからなる下部電極１２、下部電
極１２を被覆する誘電体膜１３及び誘電体膜１３を挾ん
で下部電極１２と対向するように設けられた多結晶から
なる上部電極１４から構成されている。そして、下部電
極１２は井戸状部１５を備えた形態に形成されている。

更に、１６はキャパシタ１１を被覆するシリコン酸化膜
からなる層間絶縁層、１７はトランジスタ２の不純物拡
散層４に電気的に接続されたアルミニウム等からなる金
属配線層である。

このメモリセルにおいては、キャパシタＩＩの下部を極
１２内に蓄積されている情報電荷は、転送ゲート電極６
の下方領域に形成される反転領域を介して金属配線層１
７に伝達され、または金属配線層１７からの情報電荷は
、上記反転領域を介してキャパシタ１１の下部電極１２
に蓄積される。

以上の構成のメモリセルにあっては、トランジスタ２の
上部に、下部電極１２、誘電体膜１３及び上部電極１４
からなる立体構造のキャパシタ１１を形成した構造であ
り、また、キャパシタ１１は、下部電極１２に形成され
た井戸状部１５に沿って延在する。

従って、メモリセルの面積は大きくすることなく、キャ
パシタの容量を増大することができる。

次に、第２図Ａ乃至第２図Ｃは、上記構造のメモリセル
の製造方法を工程順に示す断面図である。

第２図Ａに示す工程において、ｐ型シリコン基板１上に
、ｎ１型不純物拡散層３．４及び転送ゲート電極６から
なるトランジスタ２と、ゲート電極６を被覆するシリコ
ン酸化膜７と、素子分離領域８等を形成した後、後に下
部電極１２となる表面が平坦化された多結晶シリコン層
２０を、シリコン基板１上に積層形成する。この時、多
結晶シリコン層２０中にリン（Ｐ）をイオン注入し、適
宜の導電性を持たせておく。

第２図Ｂに示す工程において、フォトリングラフィ手法
によって、後に下部電極１２の井戸状部１５となる部分
２１を除く多結晶シリコン層２０の上層部分を若干除去
した後、多結晶シリコン層２０表面に、ＣＶＤ法により
、シリコン酸化膜２２を形成する。

第２図Ｃに示す工程において、シリコン酸化膜２２をエ
ツチングすることにより、多結晶シリコン層２０の表面
部分２１を囲むようにシリコン酸化膜の側壁２３を形成
する。その後、多結晶シリコン層２０に対して反応性イ
オンエツチングを行う。このエツチングによれば、シリ
コン酸化膜の側壁２３は多結晶シリコン層２０の対して
マスクとして働き、従って、多結晶シリコン層２０は、
膜厚の厚い側壁２３に囲まれた部分及び薄い側壁２３外
の部分が、エツチングされる。そして、膜厚の薄い側壁
２３外の部分のエツチングがシリコン酸化膜７に達した
時点で、エツチングを終了すると、多結晶シリコン層２
０の側壁２３に囲まれた部分に、井戸状部１５を有する
下部電極１２が形成される。

最後に、下部電極１２の表面を被覆する誘電体膜１３、
多結晶シリコンからなる上部電極１４を形成して、キャ
パシタ１１を形成した後、シリコン酸化膜からなる層間
絶縁層１６及び金属配線層１７を形成することにより、
第１図に示すメモリセルが完成する。

（ト）発明の効果 本発明によれば、メモリセルのキャパシタは、井戸状部
を有する形状で基板上に積層されると共に上記トランジ
スタに電気的に接続された下部電極と、誘電体膜を介し
てこの下部電極に対向して形成された上部電極とからな
るので、キャパシタの小型化を図りながらも十分な容量
を確保することができる。

また、従来のトレンチ型のように、基板を掘り込んで溝
を形成する必要がなく、従って、基板のダメージを与え
ず、また簡単に形成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図Ａ乃至
第２図Ｃは製造方法を工程順に示す断面図である。

Claims (1)

【特許請求の範囲】
1. （１）１つのトランジスタ及び１つのキャパシタからな
   るメモリセルを複数備えた半導体記憶装置において、上
   記キャパシタは、井戸状部を有する形状で半導体基板上
   に積層されると共に上記トランジスタに電気的に接続さ
   れた下部電極と、誘電体膜を介してこの下部電極に対向
   して形成された上部電極とからなることを特徴とする半
   導体記憶装置。