KR100546363B1 - 콘케이브 형태의 스토리지 노드 전극을 갖는 반도체메모리 소자 및 그 제조방법 - Google Patents

콘케이브 형태의 스토리지 노드 전극을 갖는 반도체메모리 소자 및 그 제조방법 Download PDF

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Abstract

본원은 인접하는 스토리지 노드 전극간의 전기적 결함을 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명은 반도체 기판상에 전극 영역이 한정된 몰드 산화막을 형성한다음, 상기 전극 영역내에 바닥부 및 측벽부를 갖는 스토리지 노드 전극 및 상기 전극 내부의 공간을 충진하는 버퍼 산화막을 형성한다. 그후, 상기 몰드 산화막 및 버퍼 산화막의 전체 두께의 일부분을 건식 식각하여 상기 스토리지 노드 전극의 측벽부의 일부를 노출시킨다음, 상기 노출된 스토리지 노드 전극의 측벽부를 소정 폭만큼 선택적으로 식각한다. 그후, 상기 몰드 산화막 및 버퍼 산화막을 건식 식각하는 단계와, 이에 의해 노출되는 스토리지 노드 전극을 식각하는 단계를 반복 수행하여, 상기 몰드 산화막 및 버퍼 산화막을 제거한다.
콘케이브, 스토리지 노드, 무수 HF

Description

콘케이브 형태의 스토리지 노드 전극을 갖는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device with storage node electrode having concave type and method for forming the same}
도 1a 내지 도 1d는 일반적인 콘케이브 형태의 스토리지 노드 전극을 제조하는 방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 일반적인 콘케이브 형태의 스토리지 노드 전극이 형성되는 전극 영역을 보여주는 평면도이다.
도 3a 및 도 3b는 브릿지 및 쓰러짐 현상이 발생될 확률과 스토리지 노드 전극의 높이 및 스토리지 노드 전극간의 간격과의 관계를 설명하기 위한 도면이다.
도 4는 건조 공정을 마친 후 스토리지 노드 전극을 보여주는 SEM(scanning electron microscope) 사진이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 6은 도 5의 스토리지 노드 전극을 확대하여 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 스토리지 노드 전극을 나타낸 평면도이다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 스토리지 노드 전극의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따라 형성된 스토리지 노드 전극을 보여주는 SEM 사진이다.
도 11은 본 발명의 다른 실시예에 다른 반도체 메모리 소자의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 층간 절연막
125 : 몰드 산화막 130 : 예비 스토리지 노드 전극
130a : 바닥부 130b : 측벽부
135 : 버퍼 산화막 140,150 : 스토리지 노드 전극
본 발명은 스토리지 노드 전극을 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 스토리지 노드 전극 사이의 브릿지(bridge) 또는 기울어짐(leaning)으로 인한 전기적 결함을 방지할 수 있는 콘케이브(concave) 형태의 스토리지 노드 전극 구조 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 디램에 있어서 데이터를 저장하는 셀 캐패시터의 점유 면적이 감소되고 있다. 셀 캐패시터는 알파 입자(α-particle)로 인한 소프트 에러(soft error)에 의한 저항성을 확보하면서, 노이즈(noise)에 의한 오동작을 방지하기 위하여 충분한 캐패시턴스가 확보되어야 한다. 현재, 기가비트급 셀 캐패시터는 적어도 30펨토페럿(fF) 이상의 캐패시턴스가 확보되어야 하며, 높은 캐패시턴스를 확보하기 위하여 다양한 노력이 계속되고 있다.
캐패시턴스를 향상시키기 위한 하나의 방법으로는 적층(stack) 구조 또는 원통(cylinder) 구조에 반구형 결정립(HSG:hemispherical grain)을 성장시켜 캐패시터의 유효 표면적을 증대시키는 기술이 제시되었다. 그러나, 반구형 결정립을 사용하는 방법은, 스토리지 노드 전극의 외측 표면에 돌출된 반구형 결정립이 형성됨으로 인해, 고집적 메모리 소자에 적용하는 경우, 인접 스토리지 노드 전극과 극심한 브릿지를 유발한다.
최근, 이와 같은 문제점을 해결하기 위하여, 희생 산화막(혹은 몰드 산화막)을 이용하여 실린더 구조를 형성하는 기술이 제안되었으며, 이를 소위, 콘케이브(concave) 구조라 칭한다. 이와 같은 희생 산화막을 이용한 콘케이브 캐패시터의 제조 기술은 에스.피.심(S.P.Sim)등이 1996년도 IEDM 학회지(Technical Digest of International Electron Device Meeting) 제597쪽 내지 제 600쪽에 발표된 논문 “A New Planar Stacked Technology(PST) for scale and Embedded DRAMs”에 개시되어 있다. 이러한 콘케이브 타입의 스토리지 노드 전극을 형성하는 방법을 도 1a 내지 도 1d를 참조하여 설명하도록 한다.
도 1a에 도시된 바와같이, 반도체 기판(10) 상부에 층간 절연막(20)을 형성하고, 층간 절연막(20)의 소정 부분에 콘택 플러그(30)를 공지의 방식으로 형성한다. 콘택 플러그(30) 및 층간 절연막(20) 상부에 에치 스톱퍼(40) 및 몰드 산화막(또는 희생막:50)을 순차적으로 증착한다. 몰드 산화막(50)은 캐패시터의 높이를 한정하며, 예를 들어 1.5 내지 2㎛의 두께(혹은 높이:H)로 증착한다. 몰드 산화막(50) 상부에 스토리지 노드 전극 영역을 한정하기 위한 포토레지스트 패턴(60)을 공지의 포토리소그라피 방식으로 형성한다음, 포토레지스트 패턴(60)의 형태로 몰드 산화막(50) 및 에치 스톱퍼(40)를 건식 식각하여, 전극 영역(S)을 한정한다.
현재에는 높은 캐패시턴스를 얻기 위하여 캐패시터의 높이 즉, 몰드 산화막의 두께를 증대시키고 있다. 이로 인해, 전극 영역(S)을 한정하기 위한 몰드 산화막(50)의 식각시, 몰드 산화막(50)과 포토레지스트 패턴(60) 사이에 식각 선택비를 확보하는데 어려움이 있고, 몰드 산화막(50)의 하부로 갈수록 전달되는 식각 가스의 양이 감소되므로 전극 영역(S)의 측벽이 경사 프로파일을 가질 수 있다. 이에 따라, 전극 영역(S)은 하부(바닥부:SB)에서 상부(ST)로 갈수록 점점 넓어지는 형태를 가지며, 전극 영역(S)간의 간격은 상부를 향할수록 좁아져서, 스토리지 노드 전극의 상단 부위에서 쇼트가 발생될 수 있다.
현재 1기가 비트급 DRAM(Dynamic Random Access Memory)에서는, 상기 전극 영역(S)의 상부 부분(ST)이 벌어짐을 고려하여, 전극 영역(S)의 바닥부(SB)를 도 2에서와 같이, 최소 간격보다는 약간 큰 간격으로 이격,배치한다. 여기서, 최소 간격은 전극 영역(S)의 측벽이 층간 절연막(115) 표면과 직각을 이루는 경우, 쇼트가 발생되지 않을 최소 간격을 의미한다. 예를 들어, 종래에 쇼트가 발생되지 않을 최소 간격이 약 40nm 정도인 경우, 전극 영역(S)의 벌어짐을 고려하여, 전극 영역(S)의 바닥부(SB)는 인접하는 스토리지 노드 전극 바닥부와 약 60nm 정도 이격되도록 배치시키고 있다. 도 2에서 “D”는 종래의 전극 영역의 바닥부(SB)의 간격을 나타낸다.
도 1b에서와 같이, 전극 영역(S) 및 몰드 산화막(50) 상부에 스토리지 노드 전극용 도전층, 예를 들어 도핑된 폴리실리콘층을 증착하고, 폴리실리콘층을 보호하기 위한 버퍼 산화막(80)을 증착한다. 다음, 몰드 산화막(50)의 표면이 노출되도록 폴리실리콘 및 버퍼 산화막(80)을 화학적 기계적 연마 또는 에치백등의 평탄화를 수행하여, 전극 영역(S)내에 스토리지 노드 전극(70)을 형성한다.
다음, 도 1c에 도시된 바와 같이, 스토리지 노드 전극(70)을 둘러싸는 몰드 산화막(50) 및 버퍼 산화막(80)을 습식 식각 방식을 이용하여 제거한다. 습식 식각 공정은 반도체 기판(10) 결과물을 버퍼드 옥사이드 에천트(buffered oxide etchant:BOE) 또는 HF 용액에 침지하여 진행된다. 습식 식각 공정에 의하여 몰드 산화막(50) 및 버퍼 산화막(80)을 제거한다음, 잔류하는 습식 식각 용액을 제거하기 위하여 결과물은 탈이온수(deionized water)에 의하여 린스 처리를 실시하고, 탈이온수를 건조시키기 위한 건조 공정을 수행한다.
그러나, 종래의 스토리지 노드 전극(70)은 상기 린스 및 건조 공정에 의하여 도 1d에서와 같이, 인접하는 스토리지 노드 전극(70)사이에 브릿지 현상 및 스토리지 노드 전극(70)이 쓰러짐 현상이 발생될 수 있다. 이러한 스토리지 노드 전극(70)간의 브릿지 및 쓰러짐 현상은 습식 식각 및 린스 공정중에 사용된 물의 건조과정에서 발생된다.
이를 보다 구체적으로 설명하면, 도 3a에 도시된 바와 같이, 인접하는 두 개의 스토리지 노드 전극(70) 사이에 습식 식각 또는 린스 공정에 의해 제공되는 물로 인해 물반점(90)이 잔류할 수 있다. 이러한 물반점(90)은 대개 물(H2O)성분과 스토리지 노드 전극(70)을 구성하는 실리콘(Si)의 혼합물(H2SiO3)의 형태를 갖는다. 린스 공정후, 물 성분을 제거하기 위하여 IPA(isopropyl alcohol)등으로 건조 공정을 실시하면, 물반점(90)내의 물 성분만이 휘발되어 버리고, 스토리지 노드 전극(70) 사이에 물반점(90)을 구성하였던 실리콘 성분만이 남게되어, 이 잔류하는 실리콘 성분이 스토리지 노드 전극(70)사이를 연결하는 브릿지가 된다.
또한, 스토리지 노드 전극(70)은 상기의 건조 공정외에도, 그 구조적 결함에 의하여 브릿지(또는 쓰러짐)가 발생된다.
이에 대하여 보다 구체적으로 설명하면, 스토리지 노드 전극(70) 사이에는 두 가지 힘이 작용하는데, 그중 하나는 스토리지 노드 전극(70)간을 붙게 하려는 표면 장력(Fs)이고, 다른 하나는 표면 장력과 반대 방향으로 작용하는 전단 및 굽힘력(shear and bending force:Fe)이다. 이때, 스토리지 노드 전극(70)의 형태가 직육면체 구조이고, 층간 절연막(20)에 단단하게 부착되어 있는 강체 빔(rigid beam)이라고 가정하는 경우(도 3b 참조), 전단 및 굽힘력(Fe)은 다음의 수학식 1로 나타낼 수 있다.
Fe = 3EIx/H3
여기서, E는 영스(Young's) 계수, I는 수평 단면의 관성 모멘텀(Inertia momentum of horizontal cross section), H는 스토리지 노드 전극(70)의 높이 및 x는 스토리지 노드 전극(70)의 변형 거리를 나타낸다.
또한, 스토리지 노드 전극(70) 사이의 표면 장력(Fs)은 다음의 수학식 2로 나타내어 진다.
Fs= 2γsinθ(L+H)
여기서, γ는 물의 표면 장력 계수(surface tension coefficient of water), θ는 스토리지 노드 전극(70)과 물반점(90)의 접촉각(contact angle), 및 L은 스토리지 노드 전극(70)의 폭을 나타낸다(도 3b 참조).
그런데, 평형 상태에서는 두 힘의 크기가 동일하므로, 상기한 두 수학식을 조합하여 정리하면, 변형 거리는 다음과 같은 식으로 정의된다.
x = 2γsinθ(L+H)H3/3EI
즉, 상기한 수학식 3에 의하면, 변형 거리(x)는 스토리지 노드 전극(70)의 높이(H)에 비례한다.
여기서, 브릿지 및 쓰러짐 발생 확률(P)은 변형 거리(x)에 비례하고, 스토리지 노드 전극의 간격(D)에 반비례한다. 한편, 변형 거리(X)는 스토리지 노드 전극(70)의 높이에 비례하므로, 브릿지 및 쓰러짐 발생 확률(P)은 다음의 수학식 4에서와 같이, 스토리지 노드 전극(70)의 높이(H)에 비례하고, 스토리지 노드 전극(70) 사이의 간격(D)에 반비례하게 된다.
P∝2γsinθ(L+H)H3/3EID
그러나, 현재의 반도체 메모리 소자의 캐패시터는 좁은 공간을 차지하면서 높은 캐패시턴스를 확보할 수 있도록, 스토리지 노드 전극의 높이(H)를 증대시키는 한편, 스토리지 노드 전극(70)간의 간격(D)은 쇼트가 발생되지 않는 최소한의 거리만큼 이격시키고 있으므로, 브릿지 및 쓰러짐 발생 확률(P)은 더욱 증가된다.
더욱이, 이러한 구조적 문제점에 의하여 높은 브릿지 및 쓰러짐 발생 확률(P)을 가지고 있는 종래의 스토리지 노드 전극(70)은, 상기와 같은 몰드 산화막(60)의 습식 식각, 린스 및 건조 공정에 의하여 브릿지 및 쓰러짐이 더욱 가중되는 것이다.
도 4는 종래의 방식에 따라 스토리지 노드 전극을 형성하고 건조 공정을 실시한 후 SEM(scanning electron microscope) 사진이다. 상기 사진에 의하면, 스토리지 노드 전극(70)의 높이가 2㎛에 육박하고, 그것의 간격이 최소 60nm로 매우 미세한 상태에서, 린스 및 건조 공정을 진행하게 되면, 대부분의 스토리지 노드 전극(70)이 인접하는 스토리지 노드 전극(70)쪽으로 기울어지거나 인접 스토리지 노드 전극(70)사이에 브릿지가 발생됨으로 인해, 2-비트 페일(two-bit failures) 또는 멀티 비트 페일(multi-bit failures)이 발생된다.
또한, 종래의 콘케이브 타입의 스토리지 노드 전극은 상술한 바와 같이, 상부로 갈수록 벌어지는 형상을 가짐으로, 상부의 벌어지는 간격을 고려하여, 스토리지 노드 전극의 바닥부를 쇼트가 발생되지 않을 최소한의 간격 이상 이격시키고 있다. 이로 인해, 스토리지 노드 전극의 배치 효율이 저하되고, 스토리지 노드 전극의 표면적을 증대시키는 데에도 어려움이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 인접하는 스토리지 노드 전극간의 전기적 결함을 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드 전극의 배치 효율을 개선하면서, 그것의 표면적을 증대시킬 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 몰드 산화막 제거 공정시 스토리지 노드 전극 사이에 물반점 생성을 방지하여, 인접하는 스토리지 노드 전극 간의 브릿지 및 쓰러짐 현상을 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따른 반도체 메모리 소자는 반도체 기판상에 다수의 콘택 플러그를 포함하는 층간 절연막이 형성되어 있으며, 상기 층간 절연막상에 상기 콘택 플러그와 각각 콘택되도록 다수의 스토리지 노드 전극이 형성되어 있다. 상기 스토리지 노드 전극은 콘택 플러그와 직접 콘택되는 바닥부와, 상기 바닥부의 양단부로부터 상기 층간 절연막의 표면과 수직을 이루는 방향으로 연장되는 측벽부를 포함하며, 상기 측벽부는 하부에서 상부를 향할수록 그 폭이 좁아지고, 상기 측벽부는 상기 측벽부를 기판 표면에 대해 수직으로 이분하는 측벽부 내부의 중심선으로부터 좌우 대칭을 이룬다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자는, 반도체 기판상에 다수의 콘택 플러그를 포함하는 층간 절연막이 형성되어 있고, 상기 층간 절연막상에 상기 콘택 플러그와 각각 콘택되도록 다수의 스토리지 노드 전극이 형성되어 있다. 상기 스토리지 노드 전극은 콘택 플러그와 직접 콘택되는 바닥부와, 상기 바닥부의 양단부로부터 상기 층간 절연막의 표면과 수직을 이루는 방향으로 연장되는 측벽부를 포함하며, 상기 측벽부는 하부에서 상부를 향할수록 그 폭이 좁아지고, 상기 측벽부는 상기 측벽부를 기판 표면에 대해 수직으로 이분하는 측벽부 내부의 중심선으로부터 좌우 대칭을 이루면서, 그 측벽이 계단 형상을 갖으며, 상기 바닥부는 인접하는 스토리지 노드 전극의 바닥부와 쇼트가 발생되지 않을 최소 간격으로 이격된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자는, 반도체 기판상에 다수의 콘택 플러그를 포함하는 층간 절연막이 형성되어 있고, 상기 층간 절연막상에 상기 콘택 플러그와 각각 콘택되도록 다수의 스토리지 노드 전극이 형성되어 있다. 상기 스토리지 노드 전극은 콘택 플러그와 직접 콘택되는 바닥부와, 상기 바닥부의 양단부로부터 상기 층간 절연막의 표면과 수직을 이루는 방향으로 연장되는 측벽부를 포함하며, 상기 측벽부는 하부에서 상부를 향할수록 그 폭이 좁아지고, 상기 측벽부는 상기 측벽부를 기판 표면에 대해 수직으로 이분하는 측벽부 내부의 중심선으로부터 좌우 대칭을 이루면서 그 단면이 피라미드 형상을 갖고, 상기 바닥부는 인접하는 스토리지 노드 전극의 바닥부와 쇼트가 발생되지 않을 최소 간격으로 이격된다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판상에 전극 영역이 한정된 몰드 산화막을 형성한다음, 상기 전극 영역내에 바닥부 및 측벽부를 갖는 스토리지 노드 전극 및 상기 전극 내부의 공간을 충진하는 버퍼 산화막을 형성한다. 그후, 상기 몰드 산화막 및 버퍼 산화막의 전체 두께의 일부분을 건식 식각하여 상기 스토리지 노드 전극의 측벽부의 일부를 노출시킨다음, 상기 노출된 스토리지 노드 전극의 측벽부를 소정 폭만큼 선택적으로 식각한다. 그후, 상기 몰드 산화막 및 버퍼 산화막을 건식 식각하는 단계와, 이에 의해 노출되는 스토리지 노드 전극을 식각하는 단계를 반복 수행하여, 상기 몰드 산화막 및 버퍼 산화막을 제거한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판상에 전극 영역이 한정된 몰드 산화막을 형성한다음, 상기 전극 영역내에 도핑된 폴리실리콘막으로 바닥부 및 측벽부를 갖는 스토리지 노드 전극 및 그 내부를 충진하는 버퍼 산화막을 형성한다. 그후에, 상기 몰드 산화막 및 버퍼 산화막의 전체 두께의 일부분을 무수 HF, 촉매제 및/또는 수증기의 혼합 가스로 건식 식각하여 상기 스토리지 노드 전극의 측벽부의 일부를 노출시킨다. 그후, 상기 노출된 스토리지 노드 전극의 측벽부를 소정 폭만큼 선택적으로 식각한다. 이어서, 상기 몰드 산화막 및 버퍼 산화막을 건식 식각하는 단계와, 이에 의해 노출되는 스토리지 노드 전극을 식각하는 단계를 반복 수행하여, 상기 몰드 산화막 및 버퍼 산화막을 제거한다.
반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성한다. 이어서, 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하고난다음, 상기 스토리지 노드 콘택 플러그가 노출되도록 상기 몰드 산화막 및 에치 스톱퍼를 식각하여, 전극 영역을 한정한다. 그후에, 상기 전극 영역 및 몰드 산화막 상부에 스토리지 노드 전극용 도전층 및 버퍼 산화막을 증착하고, 상기 버퍼 산화막 및 도전층을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 예비 스토리지 노드 전극을 형성한다. 다음, 상기 몰드 산화막 및 상기 버퍼 산화막을 일정 두께 만큼을 건식 식각으로 제거하여, 상기 예비 스토리지 노드 전극의 일부분을 노출시킨후, 상기 노출된 스토리지 노드 전극을 소정 폭만큼 건식 식각한다. 그후, 상기 몰드 산화막 및 버퍼 산화막을 건식 식각하는 단계와, 이에 의해 노출되는 스토리지 노드 전극을 식각하는 단계를 반복 수행하여, 상기 몰드 산화막 및 버퍼 산화막을 제거한다.
이때, 상기 몰드 산화막 및 버퍼 산화막은 무수 HF 가스를 주 가스로 하여 건식 식각하고, 상기 몰드 산화막 및 버퍼 산화막의 건식 식각시 식각 가스에 휘발성이 강한 물질을 촉매제 예를 들어, 알코올류 물질 또는 카르복실산류 물질이 첨가됨이 바람직하다.
상기 스토리지 노드 전극은 도핑된 폴리실리콘막으로 형성될 수 있으며, 상기 스토리지 노드 전극은, 상기 몰드 산화막 및 버퍼 산화막과 식각 선택비가 10∼50: 1을 갖는 식각 가스 예컨대, CF4 및 O2 가스의 혼합 가스에 의해 선택적으로 식각한다.
또한, 본 발명의 또 다른 실시예에 의하면, 반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성한다음, 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성한다. 그후,상기 스토리지 노드 콘택 플러그가 노출되도록 상기 몰드 산화막 및 에치 스톱퍼를 식각하여, 전극 영역을 한정한다음, 상기 전극 영역 및 몰드 산화막 상부에 스토리지 노드 전극용 도전층 및 버퍼 산화막을 증착한다. 이어서, 상기 버퍼 산화막 및 도전층을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 예비 스토리지 노드 전극을 형성한 후에, 상기 몰드 산화막 및 상기 버퍼 산화막을 일정 두께 만큼을 무수 HF, 이소프로필 알코올(IPA) 및/또는 수증기의 혼합 가스로 건식 식각하여, 상기 예비 스토리지 노드 전극의 일부분을 노출시킨다. 그후, 상기 노출된 스토리지 노드 전극을 CF4/O2가스로 소정 폭만큼 건식 식각한다. 그후, 상기 몰드 산화막 및 버퍼 산화막을 건식 식각하는 단계와, 이에 의해 노출되는 스토리지 노드 전극을 식각하는 단계를 반복 수행하여, 상기 몰드 산화막 및 버퍼 산화막을 제거한다.
상기 몰드 산화막 및 버퍼 산화막의 식각 공정시, 상기 웨이퍼의 온도를 0 내지 60℃의 온도로 유지한 상태에서 건식 식각을 진행하는 것이 바람직하며, 상기 무수 HF는 100 내지 2000sccm의 유량으로 공급하고, 상기 이소프로필 알코올은 50 내지 200sccm의 유량으로 공급한다.
또한, 상기 CF4 가스는 30 내지 80 sccm의 유량으로 공급하고, 상기 O2 가스는 150 내지 300 sccm의 유량으로 공급하는 것이 바람직하다.
또한, 스토리지 노드 전극의 건식 식각시, 상기 웨이퍼의 온도를 0 내지 60℃의 온도로 유지한 상태에서 건식 식각을 진행하는 것이 바람직하며, 상기 스토리지 노드 전극의 건식 식각은 100 내지 600W 파워 및 10 내지 50Pa의 압력하에서 진행하는 것이 바람직하다.
상기 몰드 산화막 및 버퍼 산화막을 모두 제거한 다음, 반도체 기판 결과물 상의 식각 부산물을 제거하기 위한 열처리 공정을 더 실시할 수 있으며, 상기 열처리는 150 내지 300℃의 온도에서 진행하는 것이 바람직하다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 5는 본 발명에 따른 반도체 메모리 소자의 단면도이고, 도 6은 본 발명에 따른 스토리지 노드 전극을 확대하여 나타낸 단면도이다.
도 5에 도시된 바와 같이, 반도체 기판(100) 상부에 층간 절연막(110)이 형성되어 있다. 반도체 기판(100)은 예를 들어, 게이트, 소오스, 드레인으로 구성되는 모스 트랜지스터(도시되지 않음), 상기 소오스, 드레인과 콘택되는 콘택 패드, 및 비트 라인이 형성되어 있을 수 있다. 층간 절연막(110)의 내부에, 스토리지 노드 콘택 플러그(115)가 형성되어 있다. 스토리지 노드 콘택 플러그(115)는 모스 트랜지스터의 소오스, 또는 소오스와 콘택되는 콘택 패드와 전기적으로 연결되어 있다. 스토리지 노드 콘택 플러그(115)와 콘택되도록 층간 절연막(115) 상부에 콘케이브 타입의 스토리지 노드 전극(140)이 형성되고, 스토리지 노드 전극(140) 양측의 층간 절연막(110) 상부에 에치 스톱퍼(120)가 형성된다.
스토리지 노드 전극(140)은 도 6에 도시된 바와 같이, 바닥부(140a)와 측벽부(140b)를 갖는다. 바닥부(140a)는 스토리지 노드 콘택 플러그(115)와 콘택되고, 측벽부(140b)는 바닥부(140a)의 단부로부터 층간 절연막(110)의 표면과 수직을 이루는 방향으로 연장된다. 측벽부(140b)는 상부로 갈수록 그 폭이 좁아지며, 측벽부(140b)는 그 내부의 중심선(①)을 기준으로 좌우가 대칭된다. 중심선(①)은 기판 표면에 대하여 수직인 방향으로 측벽부(140b)를 이분하며, 측벽부(140b)의 측면은 좌우 대칭을 이루는 계단 형태일 수 있다.
이와 같은 구조를 갖는 스토리지 노드 전극(140)은 그 측벽부(140b)가 상부로 갈수록 좁아지는 형상으로 형성됨에 따라, 구조적으로 안정적이다. 이에 따라, 스토리지 노드 전극(140)의 높이를 소정 길이만큼 연장하여도 쓰러질 위험이 낮다. 아울러, 측벽부(140b)의 형태가 상부로 갈수록 좁아지는 형태를 가지므로, 스토리지 노드 전극(140)에 있어서 측벽부(140b)의 상부간의 간격(d1)이 바닥부(140a)간의 간격(d2)과 같거나 오히려 커질 수 있다. 이에 따라, 종래와 같이, 측벽부(140b)가 상부로 갈수록 벌어지는 현상이 방지되어, 스토리지 노드 전극(140)간 쇼트가 발생되지 않은 최단 거리, 예를 들어 40nm 이하로 스토리지 노드 전극(140), 즉 스토리지 노드 전극(140)의 바닥부(140a)를 배치할 수 있어, 스토리지 노드 전극의 배치 효율을 개선시킬 수 있다. 덧붙여, 도 7에서와 같이, 스토리지 노드 전극(140)간의 간격을 보다 줄일 수 있으므로, 전극 영역(S)의 벌어짐을 고려한 간격만큼 스토리지 노드 전극(140)의 면적을 확장시킬 수 있어, 스토리지 노드 전극의 표면적을 증대시킬 수 있다.
이와 같은 구조를 갖는 반도체 메모리 소자의 제조방법에 대하여 도 8a 내지 도 8d를 통하여 설명하도록 한다.
도 8a를 참조하여, 반도체 기판, 예를 들어, 모스 트랜지스터, 콘택 패드 및 비트 라인등의 반도체 소자(도시되지 않음)가 형성된 실리콘 기판상에 층간 절연막(110)을 증착한다. 층간 절연막(110)은 예를 들어, 실리콘 산화막일 수 있으며, 반도체 기판에 형성된 각 소자들과 이후 형성될 스토리지 노드 전극 사이를 절연시킨다. 모스 트랜지스터의 소오스 영역(도시되지 않음) 또는 소오스 영역과 콘택되는 콘택 패드(도시되지 않음)가 노출되도록 층간 절연막(110)을 식각하여, 콘택홀(도시되지 않음)을 형성한다. 콘택홀이 충진되도록 도전층, 예컨대 도핑된 폴리실리콘층을 증착하고, 층간 절연막(110)이 노출되도록 도핑된 폴리실리콘층을 화학적 기계적 연마방법 또는 에치백과 같은 평탄화 처리하여, 콘택홀내에 스토리지 노드 콘택 플러그(115)를 형성한다. 스토리지 노드 콘택 플러그(115) 및 층간 절연막(110) 상부에 에치 스톱퍼(120) 및 몰드 산화막(125)을 순차적으로 증착한다. 에치 스톱퍼(120)는 층간 절연막을 보호할 목적으로 형성되고, 실리콘 산화막과 식각 선택비가 상이한 막, 예컨대 실리콘 질화막 또는 실리콘 질산화막으로 형성될 수 있다. 몰드 산화막(125)은 캐패시터, 즉 스토리지 노드 전극의 높이를 결정하며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 본 실시예에서 몰드 산화막(125)은 종래의 두께보다 큰 두께, 예를 들어 1.5 내지 3㎛ 두께로 증착한다.
다음, 몰드 산화막(125) 상부에 스토리지 노드 전극이 형성될 전극 영역을 한정하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다음, 포토레지스트 패턴의 형태로 스토리지 노드 콘택 플러그(115)가 노출되도록 몰드 산화막(125) 및 에치 스톱퍼(120)를 식각하여, 전극 영역(S)을 형성한다. 이때, 전극 영역(S)간의 간격은, 전극 영역이 상부쪽으로 갈수록 벌어지는 것을 고려함이 없이, 전극 영역(S)의 바닥부(하부 영역)를 기준으로 하여 쇼트가 발생되지 않을 최소 간격, 예를 들어 약 40nm이하, 바람직하게는 20 내지 40nm 범위로 이격된다.
전극 영역(S) 및 몰드 산화막(125) 상부에 스토리지 노드 전극용 도전층, 예를 들어, 도핑된 폴리실리콘막을 증착하고, 도핑된 폴리실리콘막 상부에 연마시 폴리실리콘막을 보호하기 위한 버퍼 산화막(135)을 증착한다. 버퍼 산화막(135)은 몰드 산화막(125)과 동일한 식각 선택비를 가짐이 바람직하며, 상기 전극 영역(S)이 충진될 수 있는 두께로 형성한다. 버퍼 산화막(135) 및 도핑된 폴리실리콘막을 몰드 산화막(125) 표면이 노출되도록 화학적 기계적 연마 또는 에치백등과 같은 평탄화를 진행하여, 전극 영역(S)내에 콘케이브(또는 실린더) 형태의 예비 스토리지 노드 전극(130)을 형성한다.
그후, 도 8b에 도시된 바와 같이, 몰드 산화막(125) 및 버퍼 산화막(135)의 일부, 예를 들어, 몰드 산화막(125)의 전체 두께의 3분의 1 정도의 두께를 건식 식각하여, 예비 스토리지 노드 전극(130)의 측벽부(130b)의 일부를 노출시킨다. 본 실시예에서의 몰드 산화막(125) 및 버퍼 산화막(135)은 증기 상태의 무수(anhydrous) HF 및 OH기를 포함하는 촉매 가스의 혼합 가스로 건식 식각한다. 촉매 가스로는 휘발성이 강한 물질, 예컨대 CH3OH를 포함하는 알코올류의 물질이나, CH3COOH를 포함하는 카르복실산류의 물질이 이용됨이 바람직하다. 본 실시예에서는 예를 들어, 몰드 산화막(125) 및 버퍼 산화막(135)의 식각 가스로서, 무수 HF, IPA, 및/또는 수증기의 혼합 가스가 이용되었다. 이때, IPA는 HF에 대한 솔벤트(solvent) 역할을 하여, HF와 몰드 산화막 및 버퍼 산화막의 반응을 촉진시킨다. 이러한 건식 식각 공정은 웨이퍼 온도를 약 0 내지 60℃로 유지시킨 상태에서, 무수 HF를 100 내지 2000 sccm 정도 유량을 제공하고, IPA를 50 내지 200 sccm의 유량으로 제공하여 진행된다. 또한, 몰드 산화막(125) 및 버퍼 산화막(135)의 건식 식각은 시간에 의하여 그 정지점을 조절할 수 있다. 여기서, 도 8b의 "a1"은 노출된 측벽부의 높이를 나타낸다.
이와 같이, 몰드 산화막(125) 및 버퍼 산화막(135)이 건식 식각에 의해 제거되므로, 별도의 린스 공정 및 건조 공정이 수반되지 않으므로, 물반점이 발생되지 않게 되어, 브릿지 및 쓰러짐 현상이 방지된다. 또한, 몰드 산화막(125) 및 버퍼 산화막(135)의 일부 두께만을 건식 식각하므로, 공정 속도에 그리 영향을 미치지 않는다.
다음, 도 8c에서와 같이, 노출된 스토리지 노드 전극(130)의 측벽부(130b)를 소정 길이(l1)만큼 수평 방향으로 건식 식각한다. 도핑된 폴리실리콘막으로 된 스토리지 노드 전극(130)의 측벽부(130b)는 폴리실리콘막:실리콘 산화막의 식각 선택비가 10 ∼50: 1인 물질 예를 들어 CF4 및 O2의 혼합 가스로 진행되며, 측벽부(130b)의 양측벽이 각각 10 내지 100Å 만큼 식각되도록 식각 시간을 조절한다. 여기서, 측벽부(130b)의 건식 식각 공정시, 웨이퍼 온도는 약 0 내지 60℃로 유지하고, 상기 건식 식각 공정이 진행되는 챔버(도시되지 않음)의 압력은 10 내지 50Pa로 조절한 상태에서 상기 챔버의 전극(도시되지 않음)에 100 내지 600W의 파워를 인가한다. 아울러, 상기 챔버내에 CF4 가스는 30 내지 80sccm, O2 가스는 150 내지 300sccm을 공급하여, 스토리지 노드 전극(130)의 부분적인 건식 식각 공정을 진행한다.
도 8d에서와 같이, 잔류하는 몰드 산화막(125) 및 버퍼 산화막(135)의 일부를 상기한 무수 HF 및 촉매 물질에 의하여 재차 건식 식각한다. 상기 건식 식각은 상기 도 8b의 건식 식각 단계와 동일할 수 있으며, 건식 식각에 의해 스토리지 노드 전극(130)의 측벽부(130b)가 추가로 노출된다. 이때, 스토리지 노드 전극(130)의 측벽부(130b) 상단은 이미 건식 식각이 진행되어 있으므로, 추가로 노출된 측벽부(130b)와 단차(131)가 발생된다.
도 8e에 도시된 바와 같이, 추가로 노출된 측벽부(135b)는 상기 도 8c의 건식 식각 방식에 의해 소정 길이(l1)만큼 수평 방향으로 건식 식각한다. 이 건식 식각 과정에서, 측벽부(130b)의 상부(이미 l1만큼 수평 방향으로 식각된 부분)는 추가로 건식 식각이 진행되어, 초기의 측벽부(130b)의 선폭보다 2l2 만큼 작은 선폭을 갖게 된다.
재차 도 5를 참조하여, 잔류하는 몰드 산화막(125)을 제거하여, 상부로 갈수록 측벽부(140b)의 선폭이 좁아지는 스토리지 노드 전극(140)을 형성한다. 그후, 에치 스톱퍼(120) 표면에 잔류할 수 있는 식각 부산물을 제거하기 위하여 150 내지 300℃의 온도에서 열처리를 추가로 진행할 수 있다.
이와 같이 본 실시예에 의하면 몰드 산화막(125) 및 버퍼 산화막(135)을 가스에 의하여 제거함에 따라, 린스 공정 및 건조 공정이 수반되지 않는다. 이에 따라, 스토리지 노드 전극(130) 사이에 물반점 자체가 발생되지 않으므로, 브릿지 및 쓰러짐 현상을 방지할 수 있다.
또한, 몰드 산화막(125) 및 버퍼 산화막(135)을 다단계로 식각하므로, 건식 식각을 진행하더라도 공정 속도를 증대시킬 수 있으며, 한번의 건식 식각시, 몰드 산화막(125) 및 버퍼 산화막(135)의 소정 두께만큼만이 제거되므로, 건식 식각중 스토리지 노드 전극(140)의 쓰러짐 현상을 방지할 수 있다.
도 9 및 도 10은 본 발명의 일실시예에 따라 형성된 스토리지 노드 전극을 보여주는 SEM 사진들이다. 도 9 및 도 10에 의하면, 몰드 산화막(125) 및 버퍼 산화막(135) 제거시, 린스 및 건조 공정이 수반되지 않고, 스토리지 노드 전극들이 하부에서 상부로 점점 갈수록 좁아지는 안정적인 형상을 취하므로, 인접하는 스토리지 노드 전극(140)간에 브릿지가 발생되거나 쓰러지는 현상이 전혀 발생되지 않았다. 이에 따라 반도체 메모리 소자의 전기적 특성이 개선된다.
한편, 도 11에서와 같이, 스토리지 노드 전극(150)의 측벽부(150b)의 단면은 피라미드 형상, 즉 측벽부의 측벽면이 단차를 갖지 않는 삼각형 형상일 수 있다. 피라미드 형상의 측벽부(150b) 역시 중심선을 기준으로 좌우 대칭을 이루며, 상부로 향할수록 점점 좁은 선폭을 갖는다.
이와 같은 스토리지 노드 전극(150)은 몰드 산화막(125) 및 버퍼 산화막(130)을 부분적으로 건식 식각하는 단계(도 8b 참조)와 노출된 스토리지 노드 전극(150)의 측벽부(150b)를 수평 방향으로 건식 식각하는 단계(도 8c 참조)를 적어도 3회 이상 반복 수행하여 형성된다. 이와 같이 식각 단계를 반복 수행하면, 측벽부(150b)의 다수번 건식 식각으로 발생되는 단차부(도 8e 참조)가 마모되어, 측벽부(150b)의 외측면이 피라미드 형상의 경사 프로파일을 갖게된다.
이와 같이 스토리지 노드 전극(150)의 측벽부(150b)의 단면이 피라미드 형상을 갖더라도 상기한 일 실시예와 동일한 효과를 얻을 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 콘케이브 형태의 스토리지 노드 전극의 측벽부를 상부로 갈수록 좁아는 형태로 형성하면서 그 측벽부는 그 중심을 기준으로 좌우 대칭을 이루는 단면 형태로 형성된다. 이에 따라, 측벽부의 형태가 구조적으로 안정하므로, 브릿지 및 쓰러짐 위험이 낮아지고, 스토리지 노드 전극의 높이를 보다 연장할 수 있다.
또한, 측벽부의 형태가 상부로 갈수록 좁아짐에 따라, 이전 측벽부가 벌어지는 것을 고려하여 부여하였던 마진을 줄일 수 있다. 이에 따라, 스토리지 노드 전극, 바람직하게는 스토리지 노드 전극의 바닥부를 쇼트를 방지할 수 있는 최단 거리로 배치할 수 있어, 스토리지 노드 전극의 배치 효율을 증대시킬 수 있고, 상대적으로 스토리지 노드 전극의 면적을 확장시킬 수 있다.
또한, 본 발명에서는 몰드 산화막 및 버퍼 산화막을 무수 HF 가스 및 촉매 가스에 의해 건식 식각하여 제거하므로써, 린스 공정 및 건조 공정이 배제되어, 브릿지 및 쓰러짐의 원인인 물반점의 생성을 원천적으로 방지할 수 있다.
또한, 본 발명에서는 몰드 산화막 및 버퍼 산화막을 다단계로 건식 식각함으로써, 몰드 산화막 및 버퍼 산화막 식각시 브릿지 및 쓰러짐 현상을 추가적으로 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (52)

  1. 바닥부와, 상기 바닥부의 양단부로부터 연장되는 측벽부로 구성된 스토리지 노드 전극을 포함하고,
    상기 측벽부는 상기 측벽부를 이분하는 중심선을 포함하며, 상기 중심선은 바닥면에 대해 경사진 프로파일을 가지며 ,
    상기 측벽부의 양측벽면은 상기 중심선에 대하여 실질적으로 좌우 대칭을 이루면서, 상기 측벽부는 상부를 향할수록 좁은 폭을 갖고,
    상기 바닥부는 인접하는 스토리지 노드 전극의 바닥부와 쇼트가 발생되지 않을 최소 간격으로 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 측벽부는 그 측벽면이 계단 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서, 상기 스토리지 노드 전극은 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1 항에 있어서, 상기 측벽부는 1 내지 3㎛의 높이로 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1 항에 있어서, 상기 바닥부는 인접하는 스토리지 노드 전극의 바닥부와 20 내지 40 nm의 거리로 이격되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 기판;
    상기 반도체 기판상에 형성되며 다수의 콘택 플러그를 포함하는 층간 절연막; 및
    상기 층간 절연막상에 상기 콘택 플러그와 각각 콘택되도록 형성되는 다수의 스토리지 노드 전극을 포함하며,
    상기 스토리지 노드 전극은 콘택 플러그와 직접 콘택되는 바닥부와, 상기 바닥부의 양단부로부터 연장되며 경사진 프로파일의 중심선을 갖는 측벽부를 포함하며,
    상기 측벽부는 상기 중심선에 대해 좌우 대칭을 이루면서, 하부에서 상부를 향할수록 그 폭이 좁아지는 선폭을 가지고,
    상기 바닥부는 인접하는 스토리지 노드 전극의 바닥부와 쇼트가 발생되지 않을 최소 간격으로 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 삭제
  9. 반도체 기판상에 전극 영역이 한정된 몰드 산화막을 형성하는 단계;
    상기 전극 영역내에 바닥부 및 측벽부를 갖는 스토리지 노드 전극 및 상기 전극 내부의 공간을 충진하는 버퍼 산화막을 형성하는 단계
    상기 몰드 산화막 및 버퍼 산화막의 전체 두께의 일정 두께 만큼을 식각하여 상기 스토리지 노드 전극의 측벽부의 일부를 노출시키는 단계;
    상기 노출된 스토리지 노드 전극의 측벽부를 소정 폭만큼 선택적으로 식각하는 단계; 및
    상기 잔류하는 몰드 산화막 및 버퍼 산화막을 제거하는 단계를 포함하며,
    상기 몰드 산화막 및 버퍼 산화막은 무수 HF 가스를 주 가스로 하여 일정 두께만큼 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 삭제
  11. 제 9 항에 있어서, 상기 몰드 산화막 및 버퍼 산화막을 일정 두께만큼 식각하는 단계시, 식각 가스에 휘발성이 강한 물질을 촉매제를 더 첨가하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 촉매제는 알코올류 물질 또는 카르복실산류 물질인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 9 항에 있어서, 상기 스토리지 노드 전극은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 노출된 스토리지 노드 전극의 측벽부를 소정폭 만큼 식각하는 단계는, 상기 스토리지 노드 전극은, 상기 스토리지 노드 전극과 상기 몰드 산화막 및 버퍼 산화막과의 식각 선택비가 10∼50: 1을 갖는 식각 가스를 이용하여 건식 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 상기 노출된 스토리지 노드 전극은 CF4 및 O2가스에 의해 선택적으로 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 반도체 기판상에 전극 영역이 한정된 몰드 산화막을 형성하는 단계;
    상기 전극 영역내에 도핑된 폴리실리콘막으로 바닥부 및 측벽부를 갖는 스토리지 노드 전극 및 그 내부를 충진하는 버퍼 산화막을 형성하는 단계;
    상기 몰드 산화막 및 버퍼 산화막의 전체 두께의 일정 두께 만큼을 건식 식각하여 상기 스토리지 노드 전극의 측벽부의 일부를 노출시키는 단계;
    상기 노출된 스토리지 노드 전극의 측벽부의 내, 외 측벽면을 소정 폭만큼 선택적으로 식각하는 단계; 및
    상기 잔류하는 몰드 산화막 및 버퍼 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 몰드 산화막 및 버퍼 산화막을 일정 두께만큼 식각하는 단계시, 상기 웨이퍼의 온도를 0 내지 60℃의 온도로 유지한 상태에서 건식 식각을 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제 16 항에 있어서, 상기 몰드 산화막 및 버퍼 산화막을 일정 두께만큼 식각하는 단계시, 무수 HF를 100 내지 2000sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제 16 항에 있어서, 상기 몰드 산화막 및 버퍼 산화막을 일정 두께만큼 식각하는 단계시, 촉매제를 더 첨가하고,
    상기 촉매제는 이소프로필 알코올(isopropyl alcohol: IPA)인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  20. 제 19 항에 있어서, 상기 이소프로필 알코올은 50 내지 200sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 제 16 항에 있어서, 상기 스토리지 노드 전극의 측벽부는 CF4 및 O2가스로 소정 폭만큼 건식 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  22. 제 21 항에 있어서, 상기 CF4 가스는 30 내지 80 sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  23. 제 21 항에 있어서, 상기 O2 가스는 150 내지 300 sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  24. 제 16 항에 있어서, 상기 스토리지 노드 전극의 측벽부를 식각하는 단계시, 상기 웨이퍼의 온도를 0 내지 60℃의 온도로 유지한 상태에서 건식 식각을 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  25. 제 16 항에 있어서, 상기 스토리지 노드 전극의 측벽부를 식각하는 단계시, 상기 스토리지 노드 전극의 건식 식각은 100 내지 600W 파워 및 10 내지 50Pa의 압력하에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  26. 제 16 항에 있어서, 상기 잔류하는 몰드 산화막 및 버퍼 산화막을 모두 제거한 다음, 반도체 기판 결과물 상의 식각 부산물을 제거하기 위한 열처리 공정을 더 실시하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  27. 제 26 항에 있어서, 상기 열처리 공정은 150 내지 300℃의 온도에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  28. (a) 반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;
    (b) 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계;
    (c) 상기 스토리지 노드 콘택 플러그가 노출되도록 상기 몰드 산화막 및 에치 스톱퍼를 식각하여, 전극 영역을 한정하는 단계;
    (d) 상기 전극 영역 및 몰드 산화막 상부에 스토리지 노드 전극용 도전층 및 버퍼 산화막을 증착하는 단계;
    (e) 상기 버퍼 산화막 및 도전층을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 예비 스토리지 노드 전극을 형성하는 단계;
    (f) 상기 몰드 산화막 및 상기 버퍼 산화막을 일정 두께 만큼을 건식 식각으로 제거하여, 상기 예비 스토리지 노드 전극의 일부분을 노출시키는 단계;
    (g) 상기 노출된 스토리지 노드 전극을 소정 폭만큼 건식 식각하는 단계; 및
    (h) 상기 (f) 및 (g) 단계를 적어도 1회 반복 실시하여, 상기 몰드 산화막 및 버퍼 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  29. 제 28 항에 있어서, 상기 (f) 단계에서, 상기 몰드 산화막 및 버퍼 산화막은 무수 HF 가스를 주 가스로 하여 건식 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  30. 제 28 항에 있어서, 상기 (f) 단계에서, 상기 몰드 산화막 및 버퍼 산화막의 건식 식각시 식각 가스에 휘발성이 강한 물질을 촉매제를 더 첨가하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  31. 제 30 항에 있어서, 상기 촉매제는 알코올류 물질 또는 카르복실산류 물질인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  32. 제 28 항에 있어서, 상기 스토리지 노드 전극은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  33. 제 32 항에 있어서, 상기 (g) 단계에서, 상기 스토리지 노드 전극은, 상기 몰드 산화막 및 버퍼 산화막과 식각 선택비가 10∼50: 1을 갖는 식각 가스를 이용하여 건식 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  34. 제 33 항에 있어서, 상기 (g) 단계에서, 상기 스토리지 노드 전극은 CF4 및 O2가스에 의해 선택적으로 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  35. (a) 반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;
    (b) 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계;
    (c) 상기 스토리지 노드 콘택 플러그가 노출되도록 상기 몰드 산화막 및 에치 스톱퍼를 식각하여, 전극 영역을 한정하는 단계;
    (d) 상기 전극 영역 및 몰드 산화막 상부에 스토리지 노드 전극용 도전층 및 버퍼 산화막을 증착하는 단계;
    (e) 상기 버퍼 산화막 및 도전층을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 예비 스토리지 노드 전극을 형성하는 단계;
    (f) 상기 몰드 산화막 및 상기 버퍼 산화막을 일정 두께 만큼을 무수 HF, 이소프로필 알코올(IPA) 및/또는 수증기의 혼합 가스로 건식 식각하여, 상기 예비 스토리지 노드 전극의 일부분을 노출시키는 단계;
    (g) 상기 노출된 스토리지 노드 전극을 CF4/O2 가스로 소정 폭만큼 건식 식각하는 단계; 및
    (h) 상기 (f) 및 (g) 단계를 적어도 1회 반복 실시하여, 상기 몰드 산화막 및 버퍼 산화막을 모두 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  36. 제 35 항에 있어서, 상기 (f) 단계에서, 상기 웨이퍼의 온도를 0 내지 60℃의 온도로 유지한 상태에서 건식 식각을 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  37. 제 35 항에 있어서, 상기 (f) 단계에서, 상기 무수 HF는 100 내지 2000sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  38. 제 35 항에 있어서, 상기 (f) 단계에서, 상기 이소프로필 알코올은 50 내지 200sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  39. 제 35 항에 있어서, 상기 CF4 가스는 30 내지 80 sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  40. 제 35 항에 있어서, 상기 O2 가스는 150 내지 300 sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  41. 제 35 항에 있어서, 상기 (g) 단계에서, 상기 웨이퍼의 온도를 0 내지 60℃의 온도로 유지한 상태에서 건식 식각을 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  42. 제 35 항에 있어서, 상기 (g) 단계에서, 상기 스토리지 노드 전극의 건식 식각은 100 내지 600W 파워 및 10 내지 50Pa의 압력하에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  43. 제 35 항에 있어서, 상기 몰드 산화막 및 버퍼 산화막을 모두 제거한 다음, 반도체 기판 결과물 상의 식각 부산물을 제거하기 위한 열처리 공정을 더 실시하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  44. 제 35 항에 있어서, 상기 열처리 공정은 150 내지 300℃의 온도에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  45. 제 7 항에 있어서, 상기 측벽부의 양 측벽면은 계단 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  46. 제 9 항에 있어서, 상기 몰드 산화막 및 버퍼 산화막의 일정 두께만큼을 식각하는 단계와, 상기 노출된 스토리지 노드 전극의 측벽부를 식각하는 단계를 한 번 또는 그 이상 반복하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  47. 제 9 항에 있어서, 상기 몰드 산화막 및 버퍼 산화막을 일부분 식각하는 단계는 건식 식각하는 단계인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  48. 제 9 항에 있어서, 상기 스토리지 노드 전극의 측벽부를 소정 폭만큼 식각하는 단계는 건식 식각하는 단계인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  49. 제 16 항에 있어서, 상기 스토리지 노드 전극의 측벽부를 소정 폭만큼 식각하는 단계시, 상기 측벽부의 양 측벽은 각각 약 10 내지 100Å 폭만큼 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  50. 쇼트가 발생되지 않을 최소 간격으로 배치된 다수의 바닥부; 및
    상기 바닥부 상에 형성되며, 상부로 갈수록 점점 좁아지는 선폭을 갖는 측벽부를 포함하며,
    상기 측벽부의 양 측벽면은 계단 형태를 갖는 스토리지 노드 전극을 포함하는 반도체 메모리 소자.
  51. 제 50 항에 있어서, 상기 측벽부는 내측벽면 및 외측벽면을 갖고,
    상기 내측벽면은 제 1 단차를 갖고, 상기 외측벽면은 제 2 단차를 가지며,
    상기 제 1 단차 및 제 2 단차는 실질적으로 대칭을 이루는 것을 특징으로 하는 반도체 메모리 소자.
  52. 제 51 항에 있어서, 상기 측벽부는 상기 바닥부 양측 단부로 부터 연장되고,
    상기 측벽부는 상기 바닥부의 수평면에 대하여 실질적으로 수직을 이루는 것을 특징으로 하는 반도체 메모리 소자.
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