JP2689031B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2689031B2 JP2689031B2 JP3068638A JP6863891A JP2689031B2 JP 2689031 B2 JP2689031 B2 JP 2689031B2 JP 3068638 A JP3068638 A JP 3068638A JP 6863891 A JP6863891 A JP 6863891A JP 2689031 B2 JP2689031 B2 JP 2689031B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）の微細化に伴うキャパシタ容量を改善し得るキャパ
シタ構造およびその製造方法に関するものである。
し、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）の微細化に伴うキャパシタ容量を改善し得るキャパ
シタ構造およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置のうち、記憶情報のラン
ダムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）があ
る。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイと、外部との入出力に必
要な周辺回路とから構成されている。図３３は、一般的
なＤＲＡＭの構成を示すブロック図である。本図におい
て、ＤＲＡＭ５０は、記憶情報のデータ信号を蓄積する
ためのメモリセルアレイ５１と、単位記憶回路を構成す
るメモリセルを選択するためのアドレス信号を回路から
受取るためのロウアンドカラムアドレスバッファ５２
と、そのアドレス信号を解読することによってメモリセ
ルを指定するためのロウデコーダ５３およびカラムデコ
ーダ５４と、指定されたメモリセルに蓄積された信号を
増幅して読出すセンスリフレッシュアンプ５５と、デー
タ入出力のためのデータインバッファ５６およびデータ
アウトバッファ５７およびクロック信号を発生するクロ
ックジェネレータ５８とを含んでいる。
ダムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）があ
る。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイと、外部との入出力に必
要な周辺回路とから構成されている。図３３は、一般的
なＤＲＡＭの構成を示すブロック図である。本図におい
て、ＤＲＡＭ５０は、記憶情報のデータ信号を蓄積する
ためのメモリセルアレイ５１と、単位記憶回路を構成す
るメモリセルを選択するためのアドレス信号を回路から
受取るためのロウアンドカラムアドレスバッファ５２
と、そのアドレス信号を解読することによってメモリセ
ルを指定するためのロウデコーダ５３およびカラムデコ
ーダ５４と、指定されたメモリセルに蓄積された信号を
増幅して読出すセンスリフレッシュアンプ５５と、デー
タ入出力のためのデータインバッファ５６およびデータ
アウトバッファ５７およびクロック信号を発生するクロ
ックジェネレータ５８とを含んでいる。
【０００３】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。図３４は、メモリセルアレイ５１を構成するメ
モリセルの４ビット分の等価回路図を示している。図示
されたメモリセルは、１個のＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
と、これに接続された１個のキャパシタとから構成され
るいわゆる１トランジスタ１キャパシタ型のメモリセル
を示している。このタイプのメモリセルは構造が簡単な
ためメモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。図３４は、メモリセルアレイ５１を構成するメ
モリセルの４ビット分の等価回路図を示している。図示
されたメモリセルは、１個のＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
と、これに接続された１個のキャパシタとから構成され
るいわゆる１トランジスタ１キャパシタ型のメモリセル
を示している。このタイプのメモリセルは構造が簡単な
ためメモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。
【０００４】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。図３５は、典型的なスタックトタイプキャパシタを
有するメモリセルの断面構造図であり、たとえば特公昭
６０−２７８４５号公報などに示されている。図３５を
参照して、メモリセルは１つのトランスファゲートトラ
ンジスタと１つのスタックトタイプキャパシタ（以下ス
タックトタイプキャパシタと称す）と備える。トランス
ファゲートトランジスタは、シリコン基板１表面に形成
された１対のソース・ドレイン領域６、６とシリコン基
板１表面上に絶縁層を介して形成されたゲート電極（ワ
ード線）４とを備える。スタックトタイプキャパシタは
ゲート電極４の上部からフィールド分離膜２の上部にま
で延在し、かつその一部がソース・ドレイン領域６、６
の一方側に接続された下部電極（ストレージノード）１
１と、下部電極１１の表面上に形成された誘電体層１２
と、さらにその表面上に形成された上部電極（セルプレ
ート）１３とから構成される。さらに、キャパシタの上
部には層間絶縁層２０を介してビット線１５が形成さ
れ、ビット線１５はビット線コンタクト１６を介してト
ランスファゲートトランジスタの他方のソース・ドレイ
ン領域６に接続されている。このスタックトタイプキャ
パシタの特徴点は、キャパシタの主要部をゲート電極や
フィールド分離膜の上部にまで延在させることによりキ
ャパシタの電極間の対向面積を増大させ、所望のキャパ
シタ容量を確保していることである。
タの構造によっていくつかのタイプに分けることができ
る。図３５は、典型的なスタックトタイプキャパシタを
有するメモリセルの断面構造図であり、たとえば特公昭
６０−２７８４５号公報などに示されている。図３５を
参照して、メモリセルは１つのトランスファゲートトラ
ンジスタと１つのスタックトタイプキャパシタ（以下ス
タックトタイプキャパシタと称す）と備える。トランス
ファゲートトランジスタは、シリコン基板１表面に形成
された１対のソース・ドレイン領域６、６とシリコン基
板１表面上に絶縁層を介して形成されたゲート電極（ワ
ード線）４とを備える。スタックトタイプキャパシタは
ゲート電極４の上部からフィールド分離膜２の上部にま
で延在し、かつその一部がソース・ドレイン領域６、６
の一方側に接続された下部電極（ストレージノード）１
１と、下部電極１１の表面上に形成された誘電体層１２
と、さらにその表面上に形成された上部電極（セルプレ
ート）１３とから構成される。さらに、キャパシタの上
部には層間絶縁層２０を介してビット線１５が形成さ
れ、ビット線１５はビット線コンタクト１６を介してト
ランスファゲートトランジスタの他方のソース・ドレイ
ン領域６に接続されている。このスタックトタイプキャ
パシタの特徴点は、キャパシタの主要部をゲート電極や
フィールド分離膜の上部にまで延在させることによりキ
ャパシタの電極間の対向面積を増大させ、所望のキャパ
シタ容量を確保していることである。
【０００５】一般的にキャパシタの容量は電極間の対向
面積に比例し、誘電体層の厚みに反比例する。したがっ
て、キャパシタ容量の増大という点から、キャパシタの
電極間対向面積を増大させることが望ましい。一方、Ｄ
ＲＡＭの高集積化に伴い、メモリセルサイズは大幅に縮
小されてきている。したがって、キャパシタ形成領域も
同様に平面的な占有面積が減少される傾向にある。しか
しながら、記憶装置としてのＤＲＡＭの安定動作あるい
は、信頼性の観点から１ビットのメモリセルに蓄え得る
電荷量を減少させるわけにはいかない。このような相反
する制約条件を満たすために、キャパシタの平面的な占
有面積を減少させ、かつ電極間の対向面積を増大し得る
キャパシタ構造の改良が種々の形で提案されている。
面積に比例し、誘電体層の厚みに反比例する。したがっ
て、キャパシタ容量の増大という点から、キャパシタの
電極間対向面積を増大させることが望ましい。一方、Ｄ
ＲＡＭの高集積化に伴い、メモリセルサイズは大幅に縮
小されてきている。したがって、キャパシタ形成領域も
同様に平面的な占有面積が減少される傾向にある。しか
しながら、記憶装置としてのＤＲＡＭの安定動作あるい
は、信頼性の観点から１ビットのメモリセルに蓄え得る
電荷量を減少させるわけにはいかない。このような相反
する制約条件を満たすために、キャパシタの平面的な占
有面積を減少させ、かつ電極間の対向面積を増大し得る
キャパシタ構造の改良が種々の形で提案されている。
【０００６】図３６は、「Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈ．ｐ５６（１９８９）」に記載され
たいわゆる円筒型のスタックトタイプキャパシタを備え
たメモリセルの断面構造図である。図３６を参照して、
トランスファゲートトランジスタはその周囲を絶縁層２
２に覆われたゲート電極（ワード線）４ｃを備える。な
お、ソース・ドレイン領域は図示が省略されている。さ
らに、ワード線４ｄはその周囲を絶縁層２２によって覆
われ、かつシリコン基板１表面上にシールドゲート絶縁
膜４１を介して形成されたシールド電極４０の表面上に
形成されている。キャパシタの下部電極１１はゲート電
極４ｃおよびワード線４ｄの表面を覆う絶縁層２２の表
面上に形成されたベース部分１１ａと、ベース部分１１
ａ表面から鉛直上方にほぼ円筒状に延びた円筒部分１１
ｂとから構成される。さらに、下部電極１１の表面には
誘電体層および上部電極が順次積層される（図示せ
ず）。円筒型スタックトタイプキャパシタは電界蓄積領
域としてベース部分１１ａのみならず円筒部分１１ｂを
利用することが可能であり、特にこの円筒部分１１ｂに
よってキャパシタの平面占有面積を増大させることなく
キャパシタ容量を増大することが可能となる。また、絶
縁層２２の表面上には部分的に窒化膜４２が残余する。
ＶＬＳＩ Ｔｅｃｈ．ｐ５６（１９８９）」に記載され
たいわゆる円筒型のスタックトタイプキャパシタを備え
たメモリセルの断面構造図である。図３６を参照して、
トランスファゲートトランジスタはその周囲を絶縁層２
２に覆われたゲート電極（ワード線）４ｃを備える。な
お、ソース・ドレイン領域は図示が省略されている。さ
らに、ワード線４ｄはその周囲を絶縁層２２によって覆
われ、かつシリコン基板１表面上にシールドゲート絶縁
膜４１を介して形成されたシールド電極４０の表面上に
形成されている。キャパシタの下部電極１１はゲート電
極４ｃおよびワード線４ｄの表面を覆う絶縁層２２の表
面上に形成されたベース部分１１ａと、ベース部分１１
ａ表面から鉛直上方にほぼ円筒状に延びた円筒部分１１
ｂとから構成される。さらに、下部電極１１の表面には
誘電体層および上部電極が順次積層される（図示せ
ず）。円筒型スタックトタイプキャパシタは電界蓄積領
域としてベース部分１１ａのみならず円筒部分１１ｂを
利用することが可能であり、特にこの円筒部分１１ｂに
よってキャパシタの平面占有面積を増大させることなく
キャパシタ容量を増大することが可能となる。また、絶
縁層２２の表面上には部分的に窒化膜４２が残余する。
【０００７】次に、図３６に示されるメモリセルの製造
工程について図３７ないし図４２を用いて説明する。
工程について図３７ないし図４２を用いて説明する。
【０００８】まず、図３７を参照して、シリコン基板１
表面にシールドゲート絶縁膜４１、シールド電極４０、
ワード線４ｃ、４ｄ、絶縁層２２および窒化膜４２を所
定の形状に形成する。
表面にシールドゲート絶縁膜４１、シールド電極４０、
ワード線４ｃ、４ｄ、絶縁層２２および窒化膜４２を所
定の形状に形成する。
【０００９】次に、図３８を参照して、シリコン基板１
表面上に多結晶シリコン層を堆積し、所定の形状にパタ
ーニングする。これによりキャパシタの下部電極１１の
ベース部分１１ａが形成される。
表面上に多結晶シリコン層を堆積し、所定の形状にパタ
ーニングする。これによりキャパシタの下部電極１１の
ベース部分１１ａが形成される。
【００１０】さらに、図３９を参照して、全面に絶縁層
４３を厚く形成する。そして、エッチングにより絶縁層
４３中に下部電極のベース部分１１ａに達する開口部４
４を形成する。さらに、この開口部４４の内部表面およ
び絶縁層４３の表面上に多結晶シリコン層１１０ｂを堆
積する。
４３を厚く形成する。そして、エッチングにより絶縁層
４３中に下部電極のベース部分１１ａに達する開口部４
４を形成する。さらに、この開口部４４の内部表面およ
び絶縁層４３の表面上に多結晶シリコン層１１０ｂを堆
積する。
【００１１】さらに、図４０を参照して、異方性エッチ
ングにより多結晶シリコン層１１０ｂを選択的にエッチ
ング除去する。これにより、キャパシタの下部電極１１
のベース部分１１ａの表面から鉛直上方に延びた円筒部
分１１ｂが形成され、下部電極１１が完成する。
ングにより多結晶シリコン層１１０ｂを選択的にエッチ
ング除去する。これにより、キャパシタの下部電極１１
のベース部分１１ａの表面から鉛直上方に延びた円筒部
分１１ｂが形成され、下部電極１１が完成する。
【００１２】さらに、図４１に示すように、下部電極１
１の表面上に順次誘電体層１２および上部電極１３を形
成する。
１の表面上に順次誘電体層１２および上部電極１３を形
成する。
【００１３】さらに、図４２に示すように、シリコン基
板１表面上の全体を層間絶縁層２０で覆った後、所定の
位置にコンタクトホールを形成し、コンタクトホールの
内部にビット線コンタクト部１６を形成する。その後、
層間絶縁層２０表面上にビット線コンタクト部１６と接
続されるビット線１５が形成される（図示せず）。
板１表面上の全体を層間絶縁層２０で覆った後、所定の
位置にコンタクトホールを形成し、コンタクトホールの
内部にビット線コンタクト部１６を形成する。その後、
層間絶縁層２０表面上にビット線コンタクト部１６と接
続されるビット線１５が形成される（図示せず）。
【００１４】
【発明が解決しようとする課題】ところが、従来の円筒
型スタックトタイプキャパシタは、下部電極１１のベー
ス部分１１ａと円筒部分１１ｂとは異なる製造工程にお
いて形成されている。このために、複数の膜形成工程や
マスクパターニング工程を必要とし、製造工程が複雑で
あった。また、下部電極１１のベース部分１１ａおよび
円筒部分１１ｂは共にＣＶＤ法などを用いた製膜工程に
より電極の最終的な表面形状が規定される。したがっ
て、下部電極１１を薄膜構造で形成しようとすると、段
差の多い絶縁層表面上や狭い開口部の内部に下部電極材
料である多結晶シリコンを均一に形成することは困難な
場合があり、薄膜の被覆性の点から膜質の信頼性が低下
する場合が生じる。さらに、下部電極１１のベース部分
１１ａと円筒部分１１ｂとは接続部分が形成され、この
接続部分では下部電極１１の表面上に形成される誘電体
層の絶縁信頼性が劣化するという問題も生じた。
型スタックトタイプキャパシタは、下部電極１１のベー
ス部分１１ａと円筒部分１１ｂとは異なる製造工程にお
いて形成されている。このために、複数の膜形成工程や
マスクパターニング工程を必要とし、製造工程が複雑で
あった。また、下部電極１１のベース部分１１ａおよび
円筒部分１１ｂは共にＣＶＤ法などを用いた製膜工程に
より電極の最終的な表面形状が規定される。したがっ
て、下部電極１１を薄膜構造で形成しようとすると、段
差の多い絶縁層表面上や狭い開口部の内部に下部電極材
料である多結晶シリコンを均一に形成することは困難な
場合があり、薄膜の被覆性の点から膜質の信頼性が低下
する場合が生じる。さらに、下部電極１１のベース部分
１１ａと円筒部分１１ｂとは接続部分が形成され、この
接続部分では下部電極１１の表面上に形成される誘電体
層の絶縁信頼性が劣化するという問題も生じた。
【００１５】したがって、この発明は上記のような問題
点を解消するためになされたもので、製造が容易で、か
つ膜質の優れた下部電極を有し、かつ所望のキャパシタ
容量を備えたキャパシタを有する半導体記憶装置の構造
およびその製造方法を提供することを目的とする。
点を解消するためになされたもので、製造が容易で、か
つ膜質の優れた下部電極を有し、かつ所望のキャパシタ
容量を備えたキャパシタを有する半導体記憶装置の構造
およびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】半導体記憶装置は、主表
面を有する半導体基板と、半導体基板の主表面上で所定
の方向に延在するワード線と、ワード線に交差する方向
に延在するビット線と、メモリセルとを備える。メモリ
セルは、ワード線とビット線との交差部近傍に位置する
半導体基板の主表面上に形成され、トランスファゲート
トランジスタとキャパシタとを有する。上記のような半
導体記憶装置において、請求項１に係る発明は、以下の
ことを特徴とする。すなわち、半導体記憶装置は、ワー
ド線およびビット線を覆うように半導体記憶装置の主表
面上に形成され、かつトランスファゲートトランジスタ
のソース・ドレイン領域となるべき１対の不純物領域の
うちの一方に達する開口部を有する絶縁層を備える。キ
ャパシタは、上記絶縁層の表面に沿って形成され、開口
部を通して不純物領域に接続された第１の部分と、半導
体基板の主表面に対して垂直な断面が線対称形状を有す
る空間の側面を取囲むように第１の部分の表面から一体
的に上方へ突出して形成された第２の部分とを含む下部
電極層と、下部電極層の表面上に形成された誘電体層
と、誘電体層の表面上に形成された上部電極層とを備え
る。
面を有する半導体基板と、半導体基板の主表面上で所定
の方向に延在するワード線と、ワード線に交差する方向
に延在するビット線と、メモリセルとを備える。メモリ
セルは、ワード線とビット線との交差部近傍に位置する
半導体基板の主表面上に形成され、トランスファゲート
トランジスタとキャパシタとを有する。上記のような半
導体記憶装置において、請求項１に係る発明は、以下の
ことを特徴とする。すなわち、半導体記憶装置は、ワー
ド線およびビット線を覆うように半導体記憶装置の主表
面上に形成され、かつトランスファゲートトランジスタ
のソース・ドレイン領域となるべき１対の不純物領域の
うちの一方に達する開口部を有する絶縁層を備える。キ
ャパシタは、上記絶縁層の表面に沿って形成され、開口
部を通して不純物領域に接続された第１の部分と、半導
体基板の主表面に対して垂直な断面が線対称形状を有す
る空間の側面を取囲むように第１の部分の表面から一体
的に上方へ突出して形成された第２の部分とを含む下部
電極層と、下部電極層の表面上に形成された誘電体層
と、誘電体層の表面上に形成された上部電極層とを備え
る。
【００１７】請求項２に係る半導体記憶装置は、さら
に、キャパシタの下部電極層の第２の部分が、半導体基
板の主表面に対して平行な方向の膜厚が段階的に変化す
るように形成されている。
に、キャパシタの下部電極層の第２の部分が、半導体基
板の主表面に対して平行な方向の膜厚が段階的に変化す
るように形成されている。
【００１８】請求項３に係る半導体記憶装置は、半導体
基板の主表面に形成された不純物領域に接続されたスタ
ックトキャパシタを備えており、その製造方法は以下の
工程を有する。
基板の主表面に形成された不純物領域に接続されたスタ
ックトキャパシタを備えており、その製造方法は以下の
工程を有する。
【００１９】まず、不純物領域が形成された半導体基板
の主表面上に不純物領域に達する開口部を有する第１絶
縁層を形成する。次に、第１絶縁層の表面上および開口
部の内部に第１導電層を形成する。さらに、第１導電層
の１つのスタックトキャパシタの下部電極となるべき領
域の周囲に、第１絶縁層に達する開口領域を形成する。
そして、開口領域の内部に絶縁層を形成する。さらに、
第２絶縁層の上部が第１導電層の表面から突出するよう
に第１導電層をエッチングする。さらに、第１導電層の
表面から突出した第２絶縁層の側壁に側壁絶縁層を形成
する。そして、側壁絶縁層をマスクとして第１導電層を
エッチングし、第１導電層の内部に凹部を形成する。さ
らに、第２絶縁層および側壁絶縁層を除去した後、第１
導電層の表面上に誘電体層を形成する。さらに、誘電体
層の表面上に第２導電層を形成する。
の主表面上に不純物領域に達する開口部を有する第１絶
縁層を形成する。次に、第１絶縁層の表面上および開口
部の内部に第１導電層を形成する。さらに、第１導電層
の１つのスタックトキャパシタの下部電極となるべき領
域の周囲に、第１絶縁層に達する開口領域を形成する。
そして、開口領域の内部に絶縁層を形成する。さらに、
第２絶縁層の上部が第１導電層の表面から突出するよう
に第１導電層をエッチングする。さらに、第１導電層の
表面から突出した第２絶縁層の側壁に側壁絶縁層を形成
する。そして、側壁絶縁層をマスクとして第１導電層を
エッチングし、第１導電層の内部に凹部を形成する。さ
らに、第２絶縁層および側壁絶縁層を除去した後、第１
導電層の表面上に誘電体層を形成する。さらに、誘電体
層の表面上に第２導電層を形成する。
【００２０】請求項４に係る半導体記憶装置の製造方法
は、以下の工程を備える。
は、以下の工程を備える。
【００２１】まず、不純物領域が形成された半導体基板
の主表面上に不純物領域に達する開口部を有する第１絶
縁層を形成する。次に、第１絶縁層の表面上および開口
部の内部に第１導電層を形成する。さらに、第１導電層
の１つのスタックトキャパシタの下部電極となるべき領
域の周囲に第１絶縁層に達する開口領域を形成する。さ
らに、開口領域に取り囲まれた第１導電層の表面上に選
択的にエッチング用マスク層を形成する。さらに、エッ
チング用マスク層をマスクとして第１導電層をエッチン
グし、第１導電層表面に凹部を形成する。さらに、第１
導電層の表面上に誘電体層を形成する。さらに、誘電体
層の表面上に第２導電層を形成する。
の主表面上に不純物領域に達する開口部を有する第１絶
縁層を形成する。次に、第１絶縁層の表面上および開口
部の内部に第１導電層を形成する。さらに、第１導電層
の１つのスタックトキャパシタの下部電極となるべき領
域の周囲に第１絶縁層に達する開口領域を形成する。さ
らに、開口領域に取り囲まれた第１導電層の表面上に選
択的にエッチング用マスク層を形成する。さらに、エッ
チング用マスク層をマスクとして第１導電層をエッチン
グし、第１導電層表面に凹部を形成する。さらに、第１
導電層の表面上に誘電体層を形成する。さらに、誘電体
層の表面上に第２導電層を形成する。
【００２２】
【作用】請求項１および請求項２に係る半導体記憶装置
のキャパシタは、下部電極の第１の部分および第２の部
分が一体的に形成されている。このために、第１の部分
と第２の部分の間に接続部分が形成されていた従来のキ
ャパシタで生じたような膜質の信頼性劣化の問題を解消
することができる。また、基板表面の鉛直上方に突出し
た第２の部分に段差形状を設けることによりキャパシタ
の容量部分の面積が拡大し、キャパシタ容量を増大する
ことができる。
のキャパシタは、下部電極の第１の部分および第２の部
分が一体的に形成されている。このために、第１の部分
と第２の部分の間に接続部分が形成されていた従来のキ
ャパシタで生じたような膜質の信頼性劣化の問題を解消
することができる。また、基板表面の鉛直上方に突出し
た第２の部分に段差形状を設けることによりキャパシタ
の容量部分の面積が拡大し、キャパシタ容量を増大する
ことができる。
【００２３】請求項３、４に係る半導体記憶装置の製造
方法においては、第１導電層の表面上に形成されるマス
ク層はリソグラフィを用いたマスクパターンあるいは異
方性エッチングにより自己整合的に形成された側壁絶縁
層を用いた絶縁層のパターンのいずれを用いることも可
能である。後者の場合には、第１導電層の内部に凹部を
形成する工程はすべて自己整合的に行なうことができ
る。
方法においては、第１導電層の表面上に形成されるマス
ク層はリソグラフィを用いたマスクパターンあるいは異
方性エッチングにより自己整合的に形成された側壁絶縁
層を用いた絶縁層のパターンのいずれを用いることも可
能である。後者の場合には、第１導電層の内部に凹部を
形成する工程はすべて自己整合的に行なうことができ
る。
【００２４】すなわち、請求項３に係る半導体記憶装置
の製造方法においては、キャパシタの下部電極となるべ
き第１導電層を厚く形成した後、側壁絶縁層をマスクと
して第１導電層の内部に自己整合的に凹部を形成するこ
とにより第１の部分を形成している。このような工程を
用いることにより、エッチング法によってキャパシタの
下部電極の最終的な形状を規定することができる。また
このエッチング工程は繰返して行なうことが可能であ
る。その結果、下部電極を構成する第１導電層の内面あ
るいは外面に複数の段差部分を形成することが可能であ
る。
の製造方法においては、キャパシタの下部電極となるべ
き第１導電層を厚く形成した後、側壁絶縁層をマスクと
して第１導電層の内部に自己整合的に凹部を形成するこ
とにより第１の部分を形成している。このような工程を
用いることにより、エッチング法によってキャパシタの
下部電極の最終的な形状を規定することができる。また
このエッチング工程は繰返して行なうことが可能であ
る。その結果、下部電極を構成する第１導電層の内面あ
るいは外面に複数の段差部分を形成することが可能であ
る。
【００２５】
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。
詳細に説明する。
【００２６】図１は、この発明の第１の実施例によるメ
モリセルアレイの断面構造図である。図２はメモリセル
アレイの平面構造図であり、図１は、この図２中の切断
線ＩＩ−ＩＩに沿った方向からの断面構造図を示してい
る。
モリセルアレイの断面構造図である。図２はメモリセル
アレイの平面構造図であり、図１は、この図２中の切断
線ＩＩ−ＩＩに沿った方向からの断面構造図を示してい
る。
【００２７】まず、主に図２を参照して、シリコン基板
１表面には、行方向に平行に延びた複数のゲート電極
（ワード線）４と、列方向に互いに平行に延びた複数の
ビット線１５と、ワード線４とビット線１５との交差部
近傍に配置された複数のメモリセルが形成されている。
１表面には、行方向に平行に延びた複数のゲート電極
（ワード線）４と、列方向に互いに平行に延びた複数の
ビット線１５と、ワード線４とビット線１５との交差部
近傍に配置された複数のメモリセルが形成されている。
【００２８】図１および図２を参照して、メモリセルは
１つのトランスファゲートトランジスタ３と１つのキャ
パシタ１０とから構成される。互いに隣接するこれらの
素子の間はフィールド分離膜２によって絶縁分離され
る。トランスファゲートトランジスタ３はシリコン基板
１表面に形成された１対のソース・ドレイン領域６、６
と、その間に位置するシリコン基板１表面上にゲート絶
縁膜５を介して形成されたゲート電極（ワード線）４と
を備える。ゲート電極４の周囲は上敷絶縁層２２ａと側
壁絶縁層２２ｂからなる絶縁層２２によって覆われてい
る。
１つのトランスファゲートトランジスタ３と１つのキャ
パシタ１０とから構成される。互いに隣接するこれらの
素子の間はフィールド分離膜２によって絶縁分離され
る。トランスファゲートトランジスタ３はシリコン基板
１表面に形成された１対のソース・ドレイン領域６、６
と、その間に位置するシリコン基板１表面上にゲート絶
縁膜５を介して形成されたゲート電極（ワード線）４と
を備える。ゲート電極４の周囲は上敷絶縁層２２ａと側
壁絶縁層２２ｂからなる絶縁層２２によって覆われてい
る。
【００２９】次に、ビット線１５は、トランスファゲー
トトランジスタ３の一方のソース・ドレイン領域６とビ
ット線コンタクト１６を通して接続されている。ビット
線１５は、キャパシタ１０の上端部より低い位置に形成
され、その周囲は上敷絶縁層２０ａ、側壁絶縁層２０ｂ
とからなる絶縁層２０で覆われている。
トトランジスタ３の一方のソース・ドレイン領域６とビ
ット線コンタクト１６を通して接続されている。ビット
線１５は、キャパシタ１０の上端部より低い位置に形成
され、その周囲は上敷絶縁層２０ａ、側壁絶縁層２０ｂ
とからなる絶縁層２０で覆われている。
【００３０】キャパシタ１０は、下部電極（ストレージ
ノード）１１と誘電体層１２および上部電極（セルプレ
ート）１３とから構成されている。下部電極１１は、説
明の便宜上２つの部分に分けることができる。下部電極
１１の第１の部分１１ａはコンタクトホール１４を通し
てビット線コンタクトと反対側のソース・ドレイン領域
６に接続され、かつワード線４あるいはビット線１５の
上部に絶縁層２２ａ、２２ｂ、２０ａ、２０ｂを介在し
て延在している。また、下部電極１１の第２の部分１１
ｂは、第１の部分１１ａの表面上からほぼ鉛直上方に向
かって立壁状に突出している。第２の部分１１ｂの中央
部には、あとで説明するように、エッチング法を用いて
形成された凹部２０１が形成されている。言い換える
と、第２の部分１１ｂは、この凹部２０１の側壁面を取
り囲むように形成されている。この第２の部分１１ｂの
内周面は段差面１１ｃが形成されている。この下部電極
１１の第１の部分１１ａと第２の部分１１ｂは同一材料
で一体的に形成されている。したがって、異なった製造
工程によって別々に成形される場合に比べて、層の継ぎ
目上に形成される絶縁層の膜質劣化が生じるといった問
題を防止できる。また、第２の部分１１ｂの凹部２０１
は、エッチング法により任意の段差形状に形成すること
ができる。そして、キャパシタの容量領域としてこの第
２の部分１１ｂの外周面および内周面の全表面を利用す
ることができる。そして、外周面の形状は、第２の部分
の内周面あるいは第１の部分の表面形状から独立して設
定することができるため、キャパシタの容量設定が容易
となる。
ノード）１１と誘電体層１２および上部電極（セルプレ
ート）１３とから構成されている。下部電極１１は、説
明の便宜上２つの部分に分けることができる。下部電極
１１の第１の部分１１ａはコンタクトホール１４を通し
てビット線コンタクトと反対側のソース・ドレイン領域
６に接続され、かつワード線４あるいはビット線１５の
上部に絶縁層２２ａ、２２ｂ、２０ａ、２０ｂを介在し
て延在している。また、下部電極１１の第２の部分１１
ｂは、第１の部分１１ａの表面上からほぼ鉛直上方に向
かって立壁状に突出している。第２の部分１１ｂの中央
部には、あとで説明するように、エッチング法を用いて
形成された凹部２０１が形成されている。言い換える
と、第２の部分１１ｂは、この凹部２０１の側壁面を取
り囲むように形成されている。この第２の部分１１ｂの
内周面は段差面１１ｃが形成されている。この下部電極
１１の第１の部分１１ａと第２の部分１１ｂは同一材料
で一体的に形成されている。したがって、異なった製造
工程によって別々に成形される場合に比べて、層の継ぎ
目上に形成される絶縁層の膜質劣化が生じるといった問
題を防止できる。また、第２の部分１１ｂの凹部２０１
は、エッチング法により任意の段差形状に形成すること
ができる。そして、キャパシタの容量領域としてこの第
２の部分１１ｂの外周面および内周面の全表面を利用す
ることができる。そして、外周面の形状は、第２の部分
の内周面あるいは第１の部分の表面形状から独立して設
定することができるため、キャパシタの容量設定が容易
となる。
【００３１】誘電体層１２は酸化膜あるいは酸化膜と窒
化膜の複合膜などが用いられる。また、上部電極１３は
多結晶シリコンなどから形成される。上部電極１３の表
面上には層間絶縁層２３が形成され、さらにその表面上
に配線層２４が配置されている。
化膜の複合膜などが用いられる。また、上部電極１３は
多結晶シリコンなどから形成される。上部電極１３の表
面上には層間絶縁層２３が形成され、さらにその表面上
に配線層２４が配置されている。
【００３２】次に、図１に示されるメモリセルの断面構
造の製造工程について説明する。図３ないし図１９はメ
モリセルの製造工程を順に示す断面構造図である。
造の製造工程について説明する。図３ないし図１９はメ
モリセルの製造工程を順に示す断面構造図である。
【００３３】まず、図３に示すように、シリコン基板１
の主表面上の所定領域に素子を分離するためのフィール
ド酸化膜２およびチャネルストップ領域（図示せず）を
形成する。
の主表面上の所定領域に素子を分離するためのフィール
ド酸化膜２およびチャネルストップ領域（図示せず）を
形成する。
【００３４】次に、図４に示すように、シリコン基板１
の表面に熱酸化膜、ＣＶＤ（ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による多結晶シリコン
層および酸化膜などの絶縁層を形成し、フォトリソグラ
フィ法およびエッチング法を用いてワード線４、上敷絶
縁層２２ａ、ゲート絶縁膜５を形成する。さらに、全面
にＣＶＤ法を用いて酸化膜を堆積した後、異方性エッチ
ングを施すことにより側壁絶縁層２２ｂを形成する。そ
の後、絶縁層２２ａ、２２ｂに覆われたワード線４をマ
スクとしてシリコン基板１表面にｎ型不純物をイオン注
入し、１対のソース・ドレイン領域６、６を形成する。
の表面に熱酸化膜、ＣＶＤ（ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による多結晶シリコン
層および酸化膜などの絶縁層を形成し、フォトリソグラ
フィ法およびエッチング法を用いてワード線４、上敷絶
縁層２２ａ、ゲート絶縁膜５を形成する。さらに、全面
にＣＶＤ法を用いて酸化膜を堆積した後、異方性エッチ
ングを施すことにより側壁絶縁層２２ｂを形成する。そ
の後、絶縁層２２ａ、２２ｂに覆われたワード線４をマ
スクとしてシリコン基板１表面にｎ型不純物をイオン注
入し、１対のソース・ドレイン領域６、６を形成する。
【００３５】さらに、図５を参照して、シリコン基板１
表面上の全面に導電層、たとえばドープドポリシリコン
層、金属層あるいは金属シリサイド層を形成する。さら
にその表面上に酸化膜、窒化膜あるいは酸化膜と窒化膜
の積層膜からなる絶縁層を形成する。そして、フォトリ
ソグラフィ法およびエッチング法を用いて絶縁層および
導電層をパターニングし、ビット線１５および上敷絶縁
層２０ａを形成する。さらに、全面に酸化膜、窒化膜な
どの絶縁層を堆積し、異方性エッチングを施すことによ
りビット線１５の側壁に側壁絶縁層２０ｂを形成する。
表面上の全面に導電層、たとえばドープドポリシリコン
層、金属層あるいは金属シリサイド層を形成する。さら
にその表面上に酸化膜、窒化膜あるいは酸化膜と窒化膜
の積層膜からなる絶縁層を形成する。そして、フォトリ
ソグラフィ法およびエッチング法を用いて絶縁層および
導電層をパターニングし、ビット線１５および上敷絶縁
層２０ａを形成する。さらに、全面に酸化膜、窒化膜な
どの絶縁層を堆積し、異方性エッチングを施すことによ
りビット線１５の側壁に側壁絶縁層２０ｂを形成する。
【００３６】さらに、図６に示すように、シリコン基板
１表面上の全面にＣＶＤ法を用いて多結晶シリコン層１
１０を厚く堆積する。
１表面上の全面にＣＶＤ法を用いて多結晶シリコン層１
１０を厚く堆積する。
【００３７】さらに図７に示すように、フォトリソグラ
フィ法およびエッチング法を用いて多結晶シリコン層１
１０の所定の領域に開口領域３０を形成する。この開口
領域３０は、多結晶シリコン層１１０を各々のキャパシ
タの下部電極１１となるべき独立した領域１１０ａに分
割する。
フィ法およびエッチング法を用いて多結晶シリコン層１
１０の所定の領域に開口領域３０を形成する。この開口
領域３０は、多結晶シリコン層１１０を各々のキャパシ
タの下部電極１１となるべき独立した領域１１０ａに分
割する。
【００３８】さらに、図８に示すように、多結晶シリコ
ン層１１０ａの表面上および開口領域３０の内部にＣＶ
Ｄ法を用いて酸化膜などの絶縁層１１１を形成する。
ン層１１０ａの表面上および開口領域３０の内部にＣＶ
Ｄ法を用いて酸化膜などの絶縁層１１１を形成する。
【００３９】その後、図９に示すように、絶縁層１１１
をエッチングし、多結晶シリコン層１１０ａの表面を露
出させる。
をエッチングし、多結晶シリコン層１１０ａの表面を露
出させる。
【００４０】さらに、図１０に示すように、下部電極と
なるべき多結晶シリコン層１１０ａを所定の厚さまでエ
ッチング除去する。エッチングされた多結晶シリコン層
１１０ａの表面位置は、最終的にキャパシタの下部電極
１１の上端面位置となる。たとえば、図中に示された高
さＬA は０．５〜１μｍ程度に形成される。また、この
エッチング工程において絶縁層１１１ａはエッチングの
選択性により多結晶シリコン層１１０ａの表面から突出
した状態で残余する。
なるべき多結晶シリコン層１１０ａを所定の厚さまでエ
ッチング除去する。エッチングされた多結晶シリコン層
１１０ａの表面位置は、最終的にキャパシタの下部電極
１１の上端面位置となる。たとえば、図中に示された高
さＬA は０．５〜１μｍ程度に形成される。また、この
エッチング工程において絶縁層１１１ａはエッチングの
選択性により多結晶シリコン層１１０ａの表面から突出
した状態で残余する。
【００４１】次に、図１１に示すように、絶縁層１１１
ａおよび多結晶シリコン層１１０ａの表面上にＣＶＤ法
を用いて酸化膜などの絶縁膜１１２を堆積する。
ａおよび多結晶シリコン層１１０ａの表面上にＣＶＤ法
を用いて酸化膜などの絶縁膜１１２を堆積する。
【００４２】さらに、図１２に示すように、絶縁層１１
２を異方性エッチングし、絶縁層１１１ａの側壁にのみ
側壁絶縁層１１２ａを形成する。多結晶シリコン層１１
０ａの表面を覆う側壁絶縁層１１２ａの長さＬ1 は、絶
縁層１１２の堆積時の膜厚にほぼ等しい。したがって、
絶縁層１１２の堆積時の膜厚を調整することにより側壁
絶縁層１１２ａの長さＬ1 を調整することができる。
２を異方性エッチングし、絶縁層１１１ａの側壁にのみ
側壁絶縁層１１２ａを形成する。多結晶シリコン層１１
０ａの表面を覆う側壁絶縁層１１２ａの長さＬ1 は、絶
縁層１１２の堆積時の膜厚にほぼ等しい。したがって、
絶縁層１１２の堆積時の膜厚を調整することにより側壁
絶縁層１１２ａの長さＬ1 を調整することができる。
【００４３】そして、図１３に示すように、絶縁層１１
１ａ、１１２ａをマスクとして多結晶シリコン層１１０
ａをエッチングし、深さＬ2 の凹部２０１ａを形成す
る。エッチングには反応性異方エッチングなどの異方性
エッチングが用いられる。
１ａ、１１２ａをマスクとして多結晶シリコン層１１０
ａをエッチングし、深さＬ2 の凹部２０１ａを形成す
る。エッチングには反応性異方エッチングなどの異方性
エッチングが用いられる。
【００４４】さらに、図１４に示すように、全面にＣＶ
Ｄ法を用いて酸化膜などの絶縁層１１３を堆積する。
Ｄ法を用いて酸化膜などの絶縁層１１３を堆積する。
【００４５】そして、図１５に示すように、絶縁層１１
３を異方性エッチングすることにより多結晶シリコン層
１１０ａの凹部の側壁にのみに側壁絶縁層１１３ａを形
成する。側壁絶縁層１１３ａが多結晶シリコン層１１０
ａの表面を覆う長さＬ3 は、絶縁層１１３の堆積時の膜
厚とほぼ等しい。
３を異方性エッチングすることにより多結晶シリコン層
１１０ａの凹部の側壁にのみに側壁絶縁層１１３ａを形
成する。側壁絶縁層１１３ａが多結晶シリコン層１１０
ａの表面を覆う長さＬ3 は、絶縁層１１３の堆積時の膜
厚とほぼ等しい。
【００４６】そして、図１６に示すように、今度はこの
側壁絶縁層１１３ａをマスクとして多結晶シリコン層１
１０ａを異方性エッチングする。これにより、さらに深
さＬ 4 の凹部２０１ｂが形成される。
側壁絶縁層１１３ａをマスクとして多結晶シリコン層１
１０ａを異方性エッチングする。これにより、さらに深
さＬ 4 の凹部２０１ｂが形成される。
【００４７】その後、図１７に示すように、絶縁層１１
１ａ、１１２ａ、１１３ａをエッチング除去する。以上
の工程により内周面に段差形状の凹部２０１を有する下
部電極１１が形成される。
１ａ、１１２ａ、１１３ａをエッチング除去する。以上
の工程により内周面に段差形状の凹部２０１を有する下
部電極１１が形成される。
【００４８】さらに、図１８に示すように、下部電極１
１の表面上に酸化膜、窒化膜あるいは酸化膜と窒化膜の
複合膜などからなる誘電体層１２を形成する。さらに、
その表面上に多結晶シリコンからなる上部電極１３を形
成する。
１の表面上に酸化膜、窒化膜あるいは酸化膜と窒化膜の
複合膜などからなる誘電体層１２を形成する。さらに、
その表面上に多結晶シリコンからなる上部電極１３を形
成する。
【００４９】そして、図１９に示すように、上部電極１
３の表面上を層間絶縁層２３で被覆する。さらに層間絶
縁層２３の表面上にフォトリソグラフィ法およびエッチ
ング法を用いて配線層２４を形成する。以上の工程によ
り図１に示すメモリセルが完成する。
３の表面上を層間絶縁層２３で被覆する。さらに層間絶
縁層２３の表面上にフォトリソグラフィ法およびエッチ
ング法を用いて配線層２４を形成する。以上の工程によ
り図１に示すメモリセルが完成する。
【００５０】上記のように、図１９に示す下部電極１１
の容量領域の各々の長さＬA 、Ｌ1 、Ｌ2 、Ｌ3 、
Ｌ4、ＬB は各々の異なる製造工程によって規定されて
いる。したがって、キャパシタの必要とされる容量に応
じて各々の寸法を容易に選択することが可能である。
の容量領域の各々の長さＬA 、Ｌ1 、Ｌ2 、Ｌ3 、
Ｌ4、ＬB は各々の異なる製造工程によって規定されて
いる。したがって、キャパシタの必要とされる容量に応
じて各々の寸法を容易に選択することが可能である。
【００５１】次に、この発明の第２の実施例について説
明する。図２０は第２の実施例を示すメモリセルの断面
構造図である。第２の実施例におけるキャパシタの下部
電極１１は、立壁形状を有する第２の部分１１ｂの内周
面のコーナー部は緩やかな曲率を持つ曲面に形成されて
いる。誘電体層１２はこの内周面の表面に沿って形成さ
れている。下部電極１１の立壁部分１１ｂの内周面を曲
面で構成することにより、その表面上に形成される薄い
誘電体層１２の被覆性を改善する。すなわち、このよう
な曲面を構成することにより角部で誘電体層の被覆性が
劣化して膜厚が不均一となるという問題を防止すること
ができる。
明する。図２０は第２の実施例を示すメモリセルの断面
構造図である。第２の実施例におけるキャパシタの下部
電極１１は、立壁形状を有する第２の部分１１ｂの内周
面のコーナー部は緩やかな曲率を持つ曲面に形成されて
いる。誘電体層１２はこの内周面の表面に沿って形成さ
れている。下部電極１１の立壁部分１１ｂの内周面を曲
面で構成することにより、その表面上に形成される薄い
誘電体層１２の被覆性を改善する。すなわち、このよう
な曲面を構成することにより角部で誘電体層の被覆性が
劣化して膜厚が不均一となるという問題を防止すること
ができる。
【００５２】次に、図２０に示すメモリセルの製造工程
について説明する。図２１ないし図２５は図２０に示す
メモリセルの主要な製造工程を示す断面構造図である。
なお、第１の実施例における図３ないし図１３に示す工
程は、この第２の実施例においてもそのまま適用するこ
とができる。以下では、それに引き続く工程について説
明する。
について説明する。図２１ないし図２５は図２０に示す
メモリセルの主要な製造工程を示す断面構造図である。
なお、第１の実施例における図３ないし図１３に示す工
程は、この第２の実施例においてもそのまま適用するこ
とができる。以下では、それに引き続く工程について説
明する。
【００５３】まず、図２１に示すように、エッチング用
マスク層として形成された絶縁層１１１ａ、１１２ａ、
およびこれらのマスク層を用いて形成された凹部を有す
る多結晶シリコン層１１０ａの表面上に酸化膜などの絶
縁層１１３をＣＶＤ法を用いて形成する。
マスク層として形成された絶縁層１１１ａ、１１２ａ、
およびこれらのマスク層を用いて形成された凹部を有す
る多結晶シリコン層１１０ａの表面上に酸化膜などの絶
縁層１１３をＣＶＤ法を用いて形成する。
【００５４】さらに、図２２に示すように、絶縁層１１
３を異方性エッチングし、側壁絶縁層１１３ａを形成す
る。
３を異方性エッチングし、側壁絶縁層１１３ａを形成す
る。
【００５５】さらに、図２３に示すように、絶縁層１１
１ａ、１１２ａ、１１３ａをマスクとして下部電極を構
成する多結晶シリコン層１１０ａを等方性エッチングに
よりエッチングする。このエッチングにより絶縁層に覆
われていない多結晶シリコン層の領域および側壁絶縁層
１１３ａの下部に位置する多結晶シリコン層の一部が除
去される。
１ａ、１１２ａ、１１３ａをマスクとして下部電極を構
成する多結晶シリコン層１１０ａを等方性エッチングに
よりエッチングする。このエッチングにより絶縁層に覆
われていない多結晶シリコン層の領域および側壁絶縁層
１１３ａの下部に位置する多結晶シリコン層の一部が除
去される。
【００５６】その後、図２４に示すように、絶縁層１１
１ａ、１１２ａ、１１３ａをエッチング除去する。これ
によりキャパシタの下部電極１１が完成する。
１ａ、１１２ａ、１１３ａをエッチング除去する。これ
によりキャパシタの下部電極１１が完成する。
【００５７】その後、図２５に示すように、下部電極１
１の表面上に誘電体層１２および上部電極１３を形成す
る。
１の表面上に誘電体層１２および上部電極１３を形成す
る。
【００５８】さらに、図２６に示すように、上部電極１
３の表面上に層間絶縁層２３を形成する。さらに、層間
絶縁層２３の表面上に所定形状の配線パターン２４を形
成する。以上の工程により図２０に示すメモリセルが完
成する。
３の表面上に層間絶縁層２３を形成する。さらに、層間
絶縁層２３の表面上に所定形状の配線パターン２４を形
成する。以上の工程により図２０に示すメモリセルが完
成する。
【００５９】さらに、この発明の第３の実施例について
説明する。図２６は第３の実施例によるメモリセルの断
面構造図である。第３の実施例の特徴点は、キャパシタ
の下部電極１１は、立壁形状を有する第２の部分１１ｂ
の内周面と外周面に段差部分１１ｃ、１１ｄが形成され
ていることである。これらに下部電極１１の第２の部分
１１ｂの内外表面に段差部を形成することによりキャパ
シタの電極間対向面積を増大し、キャパシタ容量が増大
する。
説明する。図２６は第３の実施例によるメモリセルの断
面構造図である。第３の実施例の特徴点は、キャパシタ
の下部電極１１は、立壁形状を有する第２の部分１１ｂ
の内周面と外周面に段差部分１１ｃ、１１ｄが形成され
ていることである。これらに下部電極１１の第２の部分
１１ｂの内外表面に段差部を形成することによりキャパ
シタの電極間対向面積を増大し、キャパシタ容量が増大
する。
【００６０】次に、図２６に示すメモリセルの主要な製
造工程について説明する。図２７ないし図３２はその主
要な製造工程を示す断面構造図である。なお、第１実施
例の図３ないし図７に示す工程は、この実施例において
もそのまま適用可能である。図７に示す工程に引き続い
て、図２７に示すように、開口領域３０に囲まれた下部
電極となるべき多結晶シリコン層１１０ａの表面上に、
フォトリソグラフィ法およびエッチング法を用いてレジ
ストパターン３１を形成する。
造工程について説明する。図２７ないし図３２はその主
要な製造工程を示す断面構造図である。なお、第１実施
例の図３ないし図７に示す工程は、この実施例において
もそのまま適用可能である。図７に示す工程に引き続い
て、図２７に示すように、開口領域３０に囲まれた下部
電極となるべき多結晶シリコン層１１０ａの表面上に、
フォトリソグラフィ法およびエッチング法を用いてレジ
ストパターン３１を形成する。
【００６１】次に、図２８に示すように、レジストパタ
ーン３１をマスクとして異方性エッチングにより多結晶
シリコン層１１０ａを所定の深さまでエッチングする。
これにより多結晶シリコン層１１０ａの表面に凹凸部が
形成される。
ーン３１をマスクとして異方性エッチングにより多結晶
シリコン層１１０ａを所定の深さまでエッチングする。
これにより多結晶シリコン層１１０ａの表面に凹凸部が
形成される。
【００６２】さらに、図２９に示すように、全面にＣＶ
Ｄ法を用いて酸化膜などの絶縁層１１４を堆積する。
Ｄ法を用いて酸化膜などの絶縁層１１４を堆積する。
【００６３】さらに、図３０に示すように、絶縁層１１
４の表面上に、リソグラフィ法を用いて下部電極１１の
凹部を形成すべき領域にのみ開口を有するレジストパタ
ーン３２を形成する。そして、このレジストパターン３
２をマスクとして絶縁層１１４および多結晶シリコン層
１１０ａをエッチングする。
４の表面上に、リソグラフィ法を用いて下部電極１１の
凹部を形成すべき領域にのみ開口を有するレジストパタ
ーン３２を形成する。そして、このレジストパターン３
２をマスクとして絶縁層１１４および多結晶シリコン層
１１０ａをエッチングする。
【００６４】その後、図３１に示すように、レジストパ
ターン３２および絶縁層１１４を除去する。この工程に
よりキャパシタの下部電極１１が完成する。キャパシタ
の下部電極１１はその内周面および外周面に段差面１１
ｃ、１１ｄが形成されている。
ターン３２および絶縁層１１４を除去する。この工程に
よりキャパシタの下部電極１１が完成する。キャパシタ
の下部電極１１はその内周面および外周面に段差面１１
ｃ、１１ｄが形成されている。
【００６５】その後、図３２に示すように、下部電極１
１の表面上に誘電体層１２および上部電極１３を形成す
る。
１の表面上に誘電体層１２および上部電極１３を形成す
る。
【００６６】さらに、層間絶縁層２３で上部電極１３の
表面上を覆った後、配線層２４を形成する。以上の工程
により、図２６に示すメモリセルが完成する。
表面上を覆った後、配線層２４を形成する。以上の工程
により、図２６に示すメモリセルが完成する。
【００６７】このように、上記第１ないし第３の実施例
は、厚く形成した多結晶シリコン層をエッチング法を用
いて多結晶シリコン層を部分的に除去することにより自
身の内周面あるいは外周面に段差を有する一体成形の下
部電極１１が形成される。そして、第１実施例および第
２実施例においては異方性エッチングにより形成される
側壁絶縁層をマスクとして用いた自己整合的方法により
段差形状が形成される。従って、複雑なマスク工程を省
略することにより、製造方法が簡略化される。なお、上
記実施例においてはキャパシタ１１の下部電極の内周面
に形成される段差が１段あるいは２段の場合について説
明したが、側壁絶縁膜のマスクを用いたエッチングプロ
セスを複数回繰返すことによりさらに多くの段差部分を
形成することができる。
は、厚く形成した多結晶シリコン層をエッチング法を用
いて多結晶シリコン層を部分的に除去することにより自
身の内周面あるいは外周面に段差を有する一体成形の下
部電極１１が形成される。そして、第１実施例および第
２実施例においては異方性エッチングにより形成される
側壁絶縁層をマスクとして用いた自己整合的方法により
段差形状が形成される。従って、複雑なマスク工程を省
略することにより、製造方法が簡略化される。なお、上
記実施例においてはキャパシタ１１の下部電極の内周面
に形成される段差が１段あるいは２段の場合について説
明したが、側壁絶縁膜のマスクを用いたエッチングプロ
セスを複数回繰返すことによりさらに多くの段差部分を
形成することができる。
【００６８】また、キャパシタの下部電極の材料として
は多結晶シリコンに限定されるものではなく、たとえば
金属層などを用いても構わない。さらに、誘電体層とし
てはたとえば強誘電体材料などを用いても構わない。
は多結晶シリコンに限定されるものではなく、たとえば
金属層などを用いても構わない。さらに、誘電体層とし
てはたとえば強誘電体材料などを用いても構わない。
【００６９】
【発明の効果】このように、この発明による半導体記憶
装置のキャパシタは、絶縁層上に突出した下部電極の内
部をエッチングによりくり抜いて凹部を形成することに
より一体成形された下部電極を構成することによって電
極間対向面積が増大したキャパシタを実現することがで
きる。
装置のキャパシタは、絶縁層上に突出した下部電極の内
部をエッチングによりくり抜いて凹部を形成することに
より一体成形された下部電極を構成することによって電
極間対向面積が増大したキャパシタを実現することがで
きる。
【００７０】また、キャパシタの下部電極を構成する導
電層をエッチングマスクを用いたエッチング法により一
体的に形成するようにしたので、簡単な製造工程により
容量の増大したキャパシタを製造することができる。さ
らに、エッチングマスクを異方性エッチングを用いた側
壁絶縁層を用いたため、自己整合的にキャパシタを製造
することができる。
電層をエッチングマスクを用いたエッチング法により一
体的に形成するようにしたので、簡単な製造工程により
容量の増大したキャパシタを製造することができる。さ
らに、エッチングマスクを異方性エッチングを用いた側
壁絶縁層を用いたため、自己整合的にキャパシタを製造
することができる。
【図１】この発明の第１の実施例によるＤＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図２】図１に示すメモリセルの平面構造図である。
【図３】図３は図１に示すメモリセルの製造工程を示す
第１工程図である。
第１工程図である。
【図４】図４は図１に示すメモリセルの製造工程を示す
第２工程図である。
第２工程図である。
【図５】図５は図１に示すメモリセルの製造工程を示す
第３工程図である。
第３工程図である。
【図６】図６は図１に示すメモリセルの製造工程を示す
第４工程図である。
第４工程図である。
【図７】図７は図１に示すメモリセルの製造工程を示す
第５工程図である。
第５工程図である。
【図８】図８は図１に示すメモリセルの製造工程を示す
第６工程図である。
第６工程図である。
【図９】図９は図１に示すメモリセルの製造工程を示す
第７工程図である。
第７工程図である。
【図１０】図１０は図１に示すメモリセルの製造工程を
示す第８工程図である。
示す第８工程図である。
【図１１】図１１は図１に示すメモリセルの製造工程を
示す第９工程図である。
示す第９工程図である。
【図１２】図１２は図１に示すメモリセルの製造工程を
示す第１０工程図である。
示す第１０工程図である。
【図１３】図１３は図１に示すメモリセルの製造工程を
示す第１１工程図である。
示す第１１工程図である。
【図１４】図１４は図１に示すメモリセルの製造工程を
示す第１２工程図である。
示す第１２工程図である。
【図１５】図１５は図１に示すメモリセルの製造工程を
示す第１３工程図である。
示す第１３工程図である。
【図１６】図１６は図１に示すメモリセルの製造工程を
示す第１４工程図である。
示す第１４工程図である。
【図１７】図１７は図１に示すメモリセルの製造工程を
示す第１５工程図である。
示す第１５工程図である。
【図１８】図１８は図１に示すメモリセルの製造工程を
示す第１６工程図である。
示す第１６工程図である。
【図１９】図１９は図１に示すメモリセルの製造工程を
示す第１７工程図である。
示す第１７工程図である。
【図２０】この発明の第２の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【図２１】図２１は図２０に示すメモリセルの製造工程
を示す第１工程図である。
を示す第１工程図である。
【図２２】図２２は図２０に示すメモリセルの製造工程
を示す第２工程図である。
を示す第２工程図である。
【図２３】図２３は図２０に示すメモリセルの製造工程
を示す第３工程図である。
を示す第３工程図である。
【図２４】図２４は図２０に示すメモリセルの製造工程
を示す第４工程図である。
を示す第４工程図である。
【図２５】図２５は図２０に示すメモリセルの製造工程
を示す第５工程図である。
を示す第５工程図である。
【図２６】この発明の第３の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【図２７】図２７は図２６に示すメモリセルの製造工程
を示す第１工程図である。
を示す第１工程図である。
【図２８】図２８は図２６に示すメモリセルの製造工程
を示す第２工程図である。
を示す第２工程図である。
【図２９】図２９は図２６に示すメモリセルの製造工程
を示す第３工程図である。
を示す第３工程図である。
【図３０】図３０は図２６に示すメモリセルの製造工程
を示す第４工程図である。
を示す第４工程図である。
【図３１】図３１は図２６に示すメモリセルの製造工程
を示す第５工程図である。
を示す第５工程図である。
【図３２】図３２は図２６に示すメモリセルの製造工程
を示す第６工程図である。
を示す第６工程図である。
【図３３】一般的なＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図３４】一般的なＤＲＡＭのメモリセルの等価回路図
である。
である。
【図３５】従来の１例を示すＤＲＡＭのスタックトタイ
プキャパシタを備えたメモリセルの断面構造図である。
プキャパシタを備えたメモリセルの断面構造図である。
【図３６】従来の他の例を示すＤＲＡＭのメモリセルの
断面構造図である。
断面構造図である。
【図３７】図３７は図３６に示すメモリセルの製造工程
を示す第１工程図である。
を示す第１工程図である。
【図３８】図３８は図３６に示すメモリセルの製造工程
を示す第２工程図である。
を示す第２工程図である。
【図３９】図３９は図３６に示すメモリセルの製造工程
を示す第３工程図である。
を示す第３工程図である。
【図４０】図４０は図３６に示すメモリセルの製造工程
を示す第４工程図である。
を示す第４工程図である。
【図４１】図４１は図３６に示すメモリセルの製造工程
を示す第５工程図である。
を示す第５工程図である。
【図４２】図４２は図３６に示すメモリセルの製造工程
を示す第６工程図である。
を示す第６工程図である。
１ シリコン基板 ３ トランスファゲートトランジスタ ４ ゲート電極（ワード線） ６ ソース・ドレイン領域 １０ キャパシタ １１ 下部電極 １１ａ 下部電極の第１の部分 １１ｂ 下部電極の第２の部分 １１ｃ 下部電極１１の内周段差面 １１ｄ 下部電極１１の外周段差面 １２ 誘電体層 １３ 上部電極
Claims (4)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上で所定の方向に延在するワー
ド線と、 前記ワード線に交差する方向に延在するビット線と、 前記ワード線と前記ビット線との交差部近傍に位置する
半導体基板の主表面上に形成され、トランスファゲート
トランジスタとキャパシタとを有するメモリセルとを備
えた半導体記憶装置において、 前記ワード線および前記ビット線を覆うように前記半導
体基板の主表面上に形成され、かつ前記トランスファゲ
ートトランジスタのソース・ドレイン領域となるべき１
対の不純物領域のうちの一方に達する開口部を有する絶
縁層を備え、 前記キャパシタは、 前記絶縁層の表面に沿って形成され、前記開口部を通し
て前記不純物領域に接続された第１の部分と、前記半導
体基板の主表面に対して垂直な断面が線対称形状を有す
る空間の側面を取囲むように前記第１の部分の表面から
一体的に上方へ突出して形成された第２の部分とを含む
下部電極層と、 前記下部電極層の表面上に形成された誘電体層と、 前記誘電体層の表面上に形成された上部電極層と を備えたことを特徴とする、半導体記憶装置。 - 【請求項２】 前記下部電極層の前記第２の部分は、前
記半導体基板の主表面に対して平行な方向の膜厚が段階
的に変化している、請求項１記載の半導体記憶装置。 - 【請求項３】 半導体基板の主表面に形成された不純物
領域に接続されたスタックトキャパシタを有する半導体
記憶装置の製造方法であって、不純物領域が形成された
半導体基板の主表面上に、前記不純物領域に達する開口
部を有する第１絶縁層を形成する工程と、前記第１絶縁
層の表面上および前記開口部の内部に第１導電層を形成
する工程と、前記第１導電層の１つのスタックトキャパ
シタ下部電極となるべき領域の周囲に前記第１絶縁層に
達する開口領域を形成する工程と、前記開口領域の内部
に第２絶縁層を形成する工程と、前記第２絶縁層の上部
が前記第１導電層の表面から突出するように前記第１導
電層をエッチングする工程と、前記第１導電層の表面か
ら突出した前記第２絶縁層の側壁に側壁絶縁層を形成す
る工程と、前記側壁絶縁層をマスクとして前記第１導電
層をエッチングし、前記第１導電層の内部に凹部を形成
する工程と、前記第２絶縁層および前記側壁絶縁層を除
去した後、前記第１導電層の表面上に誘電体層を形成す
る工程と、前記誘電体層の表面上に第２導電層を形成す
る工程とを備えた、半導体記憶装置の製造方法。 - 【請求項４】 半導体基板の主表面に形成された不純物
領域に接続されたスタックトキャパシタを有する半導体
記憶装置の製造方法であって、 不純物領域が形成された半導体基板の主表面上に、前記
不純物領域に達する開口部を有する第１絶縁層を形成す
る工程と、 前記第１絶縁層の表面上および前記開口部の内部に第１
導電層を形成する工程と、 前記第１導電層の１つのスタックトキャパシタの下部電
極となるべき領域の周囲に前記第１絶縁層に達する開口
領域を形成する工程と、 前記開口領域に取囲まれた前記第１導電層の表面上に選
択的にエッチング用マスク層を形成する工程と、 前記エッチング用マスク層をマスクとして前記第１導電
層をエッチングし、前記第１導電層の表面に凹部を形成
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR1019920005058A KR970000718B1 (ko) | 1991-04-01 | 1992-03-27 | 반도체 기억장치 및 그 제조방법 |
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| KR0168346B1 (ko) * | 1994-12-29 | 1998-12-15 | 김광호 | 고유전율 재료를 이용한 커패시터 및 그 제조방법 |
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| KR100546363B1 (ko) * | 2003-08-13 | 2006-01-26 | 삼성전자주식회사 | 콘케이브 형태의 스토리지 노드 전극을 갖는 반도체메모리 소자 및 그 제조방법 |
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| KR100599091B1 (ko) * | 2004-10-06 | 2006-07-12 | 삼성전자주식회사 | 캐패시터 제조 방법 |
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| JPS6055637B2 (ja) * | 1983-06-14 | 1985-12-05 | 東洋リノリユ−ム株式会社 | 床材の裏面処理方法 |
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| JPS63208263A (ja) * | 1987-02-25 | 1988-08-29 | Toshiba Corp | 半導体装置 |
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| JPH02122560A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体記憶装置 |
| JPH02260454A (ja) * | 1989-03-30 | 1990-10-23 | Sony Corp | メモリ装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970722 |
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