DE4102184A1 - Dynamischer schreib-/lesespeicher mit einem kondensator vom gestapelten typ und verfahren zum herstellen eines solchen - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine An­ ordnung eines Dynamischen Schreib-/Lesespeichers (DRAM), in der die Kapazitäten von Kondensatoren bei Verkleinerung der Abmessungen des Speichers erhöht werden können sowie auf ein Herstellungsverfahren für eine derartige Anordnung.

In den vergangenen Jahren hat sich mit der bemerkenswerten Verbreitung von Informationsverarbeitungsanlagen wie Computern ein steigender Bedarf von Halbleiterspeichervorrichtungen ge­ bildet. Außerdem wird eine Halbleiterspeichervorrichtung ver­ langt, die eine große Speicherkapazität aufweist und die mit hoher Geschwindigkeit betrieben werden kann. Folglich wurden Entwicklungen im Bereich der Halbleiterspeichertechnologie mit dem Ziel betrieben, hohe Integrationsdichten bei kurzen Reak­ tionszeiten bzw. hohe Zuverlässigkeit zu erreichen.

Von den Halbleiterspeichervorrichtungen umfaßt der DRAM, der gespeicherte Information beliebig ein- und ausgeben kann, im allgemeinen ein Speicherzellenfeld, das ein Speicherbereich zum Speichern einer großen Anzahl von Speicherinformations­ stücken ist, sowie periphere Schaltungen, die zum Ein- und Auslesen der Information von/nach außen nötig sind. Das Block­ diagramm in Fig. 9 zeigt eine Anordnung eines gewöhnlichen DRAM. In der Zeichnung umfaßt ein DRAM 50 ein Speicherzellen­ feld 51 zum Speichern von Datensignalen der zu speichernden Information, einen Zeilen- und Spaltenadreßpuffer 52 zum Emp­ fangen von von außen angelegten Adreß-Signalen zum Auswählen von Speicherzellen, die eine Speicher-Schaltungseinheit bil­ den, einen Zeilendecodierer 53 und einen Spaltendecodierer 54 zum Decodieren der die Speicherzellen bezeichnenden Adreß-Si­ gnale, einen Lese-Refresh-Verstärker zum Verstärken und Lesen der in den bezeichneten Speicherzellen gespeicherten Signale, einen Dateneingangspuffer 56 und einen Datenausgabepuffer 57 zum Ein-/Ausgeben von Daten sowie einen Taktgenerator 58 zum Erzeugen von Taktsignalen.

Das Speicherzellenfeld 51 belegt eine große Fläche eines Halb­ leiterchips und weist eine Mehrzahl von in Matrixform angeord­ neten Speicherzellen zum Speichern von Informationseinheiten auf. Das Diagramm in Fig. 10 zeigt ein entsprechendes Schalt­ bild von 4Bit-Speicherzellen, die das Speicherzellenfeld 51 bilden. Jede der gezeigten Speicherzellen ist eine Speicher­ zelle vom "Ein-Transistor Ein-Kondensator"-Typ mit einem MOS (Metalloxid-Halbleiter) Transistor und einem damit verbundenen Kondensator. Da eine Speicherzelle dieses Typs eine einfache Anordnung aufweist, ist es einfach, den Integrationsgrad des Speicherzellenfeldes zu erhöhen, und daher wird sie bei DRAMs mit hoher Kapazität oft benutzt.

Außerdem lassen sich Speicherzellen des DRAM in mehrere Typen klassifizieren, die sich durch die Art der Anordnung des Kon­ densators unterscheiden. Die Fig. 11 zeigt eine Schnittansicht einer Speicherzellenanordnung mit einem typischen Kondensator vom gestapelten bzw. geschichteten ("stacked") Typ, der z. B. in der japanischen Patentschrift 60-2 784 beschrieben ist. Die Speicherzelle nach Fig. 11 umfaßt einen Transfergate-Transi­ stor und einen Kondensator vom gestapelten Typ. Der Transfer­ gate-Transistor umfaßt ein Paar von Source/Drain-Bereichen 6, 6, die in einer Oberfläche eines Siliziumsubstrats 1 gebildet sind, und eine Gateelektrode (Wortleitung) 4, die auf der Oberfläche des Siliziumsubstrats mit einer dazwischenliegenden Isolationsschicht gebildet ist. Der Kondensator vom gestapel­ ten Typ umfaßt eine unterliegende Elektrode (Speicherknoten) 11, die sich von einer Position oberhalb der Gateelektrode 4 bis zu einer Stelle oberhalb eines Feld-Isolationsfilms 2 er­ streckt und von der ein Teil mit einem der Source/Drain-Berei­ che 6, 6 verbunden ist. Der Kondensator umfaßt weiterhin eine dielektrische Schicht 12, die auf einer Oberfläche der unter­ liegenden Elektrode 11 gebildet ist, sowie eine obere Elek­ trode (Zellenplatte) 13, die auf einer Oberfläche der dielek­ trischen Schicht 12 gebildet ist. Zusätzlich ist eine Bitlei­ tung 15 auf dem Kondensator gebildet, wobei eine Isolations- Zwischenschicht 20 dazwischen liegt. Die Bitleitung 15 ist mit dem anderen der Source/Drain-Bereiche 6 des Transfergate-Tran­ sistors über einen Bitleitungs-Kontaktbereich 16 verbunden. Der Kondensator vom gestapelten Typ ist dadurch gekennzeich­ net, daß die Kapazität eines Kondensators sichergestellt wird, indem der Hauptteil des Kondensators sich über die Gateelek­ trode und den Feld-Isolationsfilm erstreckt, um eine Fläche zu vergrößern, über der sich die Kondensatorelektroden gegenüber­ stehen.

Im allgemeinen ist die Kapazität eines Kondensators proportio­ nal zu der Fläche, über der sich die Elektroden gegenüberste­ hen und invers proportional zu einer Dicke der dielektrischen Schicht. Folglich ist es aus der Sicht einer Erhöhung der Kon­ densatorkapazität wünschenswert, die Fläche für die sich ge­ genüberstehenden Kondensatorelektroden zu vergrößern. Durch die existierende Hochintegration hat sich allerdings die Größe einer Speicherzelle drastisch verringert. Folglich hat ein Kondensatorbereich in der Regel eine verringerte Grundfläche. Die Ladungsmenge, die eine 1Bit-Speicherzelle speichern kann, sollte allerdings unter dem Gesichtspunkt eines stabilen und sicheren Betriebs des DRAM als Speichervorrichtung nicht ver­ ringert werden. Um diese einander widersprechenden Bedingungen zu erfüllen, wurden diverse Verbesserungen bei der Anordnung eines Kondensators gemacht, bei denen die Grundfläche des Kon­ densators verringert und die Fläche für die sich gegenüberlie­ genden Elektroden vergrößert werden kann.

Die Fig. 12 zeigt eine Schnittansicht einer Anordnung von ei­ ner Speicherzelle mit einem Kondensator vom sogenannten zylin­ drisch gestapelten Typ, wie sie in "Symposium on VLSI Tech.", Seite 65 (1989) beschrieben wird. Der Transfergate-Transistor nach Fig. 12 umfaßt eine Gate-Elektrode (Wortleitung) 4c, die an einem Außenrand mit einer Isolationsschicht 22 bedeckt ist. Source- und Drainbereiche sind in der Zeichnung nicht gezeigt. Eine Wortleitung 4d, von der ein Außenrand mit der Isolations­ schicht 22 bedeckt ist, ist auf einer Oberfläche einer Schirm­ elektrode 40 gebildet, die wiederum auf einer Oberfläche eines Siliziumsubstrats 1 gebildet ist, wobei ein Gateabschirm-Iso­ lationsfilm 41 dazwischengelegt ist. Eine unterliegende Elek­ trode 11 des Kondensators umfaßt einen auf einer Oberfläche der Isolationsschicht 22 gebildeten Basisbereich 11a und be­ deckt Oberflächen der Gate-Elektrode 4c und der Wortleitung 4d. Sie umfaßt außerdem einen zylindrischen Bereich 11b, der sich vom Basisbereich 11a in Form eines Zylinders vertikal nach oben erstreckt. Eine dielektrische Schicht und eine obere Elektrode sind nacheinander auf einer Oberfläche der unterlie­ genden Elektrode 11 (nicht gezeigt) aufgebracht. Bei dem Kon­ densator vom zylindrisch gestapelten Typ kann nicht nur der Basisbereich 11a sondern auch der zylindrische Bereich 11b als Gebiet zum Speichern elektrischer Ladungen genutzt werden, wo­ bei besonders der zylindrische Bereich 11b es erlaubt, die Ka­ pazität des Kondensators zu erhöhen, ohne dessen Grundfläche zu vergrößern. Ein Nitridfilm 42 verbleibt auf einem Teil der Oberfläche der Isolationsschicht 22.

Anschließend werden die Herstellungsschritte der in Fig. 12 gezeigten Speicherzelle unter Bezug auf die Fig. 15A bis 15F beschrieben.

Zuerst werden, wie in Fig. 15A gezeigt, der Gate-Isolations­ film 41, die Schirmelektrode 40, die Wortleitungen 4a und 4d, die Isolationsschicht 22 und der Nitridfilm 42 auf die Ober­ fläche des Siliziumsubstrats 1 in vorbestimmter Anordnung auf­ gebracht.

Anschließend wird, wie in Fig. 15B gezeigt, eine polykristal­ line Siliziumschicht auf der Oberfläche des Siliziumsubstrats 1 aufgebracht, die entsprechend einer vorbestimmten Konfigura­ tion bemustert ist. Folglich wird ein Basisbereich 11a der un­ teren Elektrode 11 des Kondensators gebildet.

Dann wird eine Isolationsschicht 43, wie in Fig. 15C gezeigt, dick über der gesamten Oberfläche aufgebracht. Anschließend wird ein Öffnungsbereich 44, der den Basisbereich 11a der un­ teren Elektrode erreicht, durch Ätzen in der Isolationsschicht 43 gebildet. Eine polykristalline Siliziumschicht 110b wird auf einer Innenfläche der Öffnungs-Oberfläche 44 und auf einer Oberfläche der Isolationsschicht 43 abgelagert.

Wie in Fig. 15D gezeigt, wird die polykristalline Silizium­ schicht 110b selektiv durch anisotropes Ätzen geätzt. Als Er­ gebnis wird der zylindrische Bereich 11b gebildet, der sich von der Oberfläche des Basisbereichs 11a der unteren Elektrode 11 im Kondensator vertikal nach oben erstreckt und damit die untere Elektrode 11 vervollständigt.

Dann werden, wie in Fig. 15E gezeigt, eine dielektrische Schicht 12 und eine obere Elektrode 13 nacheinander auf der Oberfläche der unteren Elektrode 11 gebildet.

Nachdem dann, wie in Fig. 15F gezeigt, ein Bereich des Silizi­ umsubstrats 1 vollständig mit einer Isolations-Zwischenschicht 20 bedeckt wurde, wird an einer vorbestimmten Stelle eine Kon­ taktöffnung gebildet, in der ein Bitleitungs-Kontaktbereich 16 gebildet wird. Anschließend wird eine mit dem Bitleitungs-Kon­ taktbereich 16 zu verbindende Bitleitung auf einer Oberfläche der Isolations-Zwischenschicht 20 (nicht gezeigt) gebildet.

Wenn allerdings die Speicherkapazität eines DRAM weiter erhöht wird, wird sich eine Grundfläche des Basisbereichs 11a der un­ teren Elektrode 11 bei dem oben beschriebenen Kondensator vom zylindrisch gestapelten Typ unweigerlich verringern. Der Ba­ sisbereich 11a wird größtenteils von einem flachen Bereich eingenommen, die sich proportional zur Verkleinerung der Kon­ densatorgrundfläche verringert. Zusätzlich werden bei dem zy­ lindrischen Bereich 11b sowohl die inneren als auch die äuße­ ren Oberflächen als Kapazitätsbereiche benutzt, die einen er­ höhten Teil von der Kapazitäts-Gesamtfläche des Kondensators ausfüllen. Es wird daher wichtig sein, den zylindrischen Be­ reich auf der reduzierten Kondensatorgrundfläche optimal aus­ zunutzen.

Zusätzlich werden der Basisbereich 11a und der zylindrische Bereich 11b der unterliegenden Elektrode 11 des konventionel­ len Kondensators vom gestapelten Typ in verschiedenen Produk­ tionsschritten gefertigt. Eine Mehrzahl von Filmherstellungs­ schritten und Maskenerstellungsschritten sind daher notwendig, wodurch der Fertigungsprozeß kompliziert wird. Außerdem wird die Zuverlässigkeit der Isolation der unteren Elektrode 11 im Verbindungsbereich zwischen dem Basisbereich 11a und dem zy­ lindrischen Bereich 11b beeinträchtigt.

Zusätzlich benötigt die herkömmliche Halbleiterspeichervor­ richtung eine Mehrzahl von photolithographischen Schritten, um einen Kondensator vom gestapelten Typ zu fertigen und verlangt daher eine hohe Lagegenauigkeit einer Maske. Folglich werden die Fertigungsschritte komplizierter und ihre Zahl erhöht sich.

Anschließend wird eine Beschreibung eines herkömmlichen DRAM mit anderen Kondensatoren vom gestapelten Typ gegeben. Eine untere Elektrode dieses Kondensators vom gestapelten Typ bein­ haltet einen aufrecht stehenden Wandbereich, der kastenförmig geformt ist.

Die Schnittansicht in Fig. 16 zeigt den Aufbau der Speicher­ zelle in diesem DRAM. Wie in Fig. 16 gezeigt, ist ein Si-Sub­ strat 201 in die jeweiligen Speicherzellen durch einen Feld- Oxidfilm 202 abgeteilt.

Ein MOS-Transistor für eine Speicherzelle umfaßt einen Source­ bereich 203, einen Drainbereich 204 und eine Gateelektrode 205, die auf der Oberfläche des Si-Substrats 201 gebildet sind. Polysilizium, Metalle, Metallsilicide und dergleichen werden als Material für die Gateelektrode 205 benutzt.

Eine Kondensatorzelle, die in einer Speicherzelle eingesetzt werden soll, umfaßt eine Polysiliziumschicht 210, einen Kon­ densator-Isolierfilm 211 mit doppelter oder dreifacher Struk­ tur, die einen SiO₂-Film, einen Si₂N₂-Film und einen SiO₂-Film aufweist, und eine Polysiliziumschicht 212, die eine Zell­ platte bildet, wobei alle Filme in einem CVD_*SiO₂-Film einge­ formt sind, der einen Isolierfilm zwischen den Schichten bil­ det.

Die Polysiliziumschicht 210, die einen Speicherknoten bildet, weist einen an einer Seite aufwärtsstehenden Wandbereich auf, und die Polysiliziumschicht 212 bildet eine Zellplatte gegen­ über der inneren und äußeren Oberfläche des Wandbereichs, wo­ durch die Oberfläche des Kondensators vergrößert wird, so daß eine größere Kondensatorkapazität auf der selben Fläche wie der einer herkömmlichen Kondensatorzelle vom gestapelten Typ erreicht werden kann. Da außerdem die Kondensatorfläche größer ist als die der Kondensatorzelle vom gestapelten Typ nach der Ausführungsform 1, gestattet die gestapelte Kondensatorzelle in der vorliegenden Ausführungsform eine größere Kapazität als die der Kondensatorzelle nach der Ausführungsform 1.

Anschließend wird ein Herstellungsverfahren dieser gestapelten Kondensatorzelle beschrieben.

Die Diagramme 17A bis 17D zeigen die Herstellungsschritte zum Bilden der in Fig. 16 gezeigten Speicherzelle.

Unter Bezug auf die Fig. 17A bis 17D sowie Fig. 16 wird das Herstellungsverfahren dieser gestapelten Kondensatorzelle be­ schrieben.

Wie in Fig. 17A gezeigt, wird Feldoxidfilm 202, der einen Iso­ lierbereich darstellt, in die Oberfläche des Si-Substrats 201 mit einer LOCUS-Methode eingeformt, und der Source-Bereich 203 und der Drain-Bereich 204 werden durch Diffusion oder Ionenim­ plantation gebildet.

Anschließend, nach der Bildung eines Gate-Oxidfilms, wird Po­ lysilizium, Metall mit hohem Schmelzpunkt, Metall-Silicid mit hohem Schmelzpunkt oder Metallpolycid mit hohem Schmelzpunkt auf dem Gateoxidfilm abgelagert, wobei es so bemustert wird, daß es die Gateelektrode 205 bildet.

Nachdem dann der SiO₂-Film über die Oberfläche mit der CVD-Me­ thode aufgebracht wurde, werden die Randbereiche der Gateelek­ trode 205 und die anderen Verdrahtungen mit einem CVD_*SiO₂- Film 206 durch anisotropes Ätzen bedeckt, wobei der Film einen Zwischenschicht-Isolierfilm bildet.

Wie in Fig. 17B gezeigt, wird ein dünner Si₃N₄-Film 207 über der Oberfläche aufgebracht.

Nachdem dann eine Schicht 208 im "Spin on Glass"-Verfahren (SOG) 208 flach auf der gesamten Oberfläche des Si-Substrats 201 aufgebracht wurde, wird die gesamte Oberfläche mit einem Schutzlack 209 bedeckt und der Schutzlack dann teilweise ent­ fernt, so daß ein Bereich bleibt, in dem ein Speicherknoten gebildet wird.

Die Höhe des Wandbereiches des Speicherknotens bestimmt sich nach der Dicke der SOG-Schicht 208.

Wie in Fig. 17C gezeigt, wird die SOG-Schicht in dem Bereich, wo ein Speicherknoten gebildet wird, durch Ätzen entfernt, wo­ bei der Schutzlack 208 (Fig. 10) als Maske benutzt wird.

Nachdem dann die Oberfläche des Si-Substrats 201 oberhalb des Drainbereiches 204 freigelegt wurde, um einen Kontakt zwischen dem Speicherknoten und dem Drainbereich 204 herzustellen, wird eine Polysiliziumschicht 210, die den Speicherknoten bilden wird, mit Hilfe einer Bedampfungsmethode aufgebracht.

Anschließend wird die SOG-Schicht 208 durch Ätzen entfernt.

Wie in Fig. 17D gezeigt, wird der Kondensator-Isolierfilm 211 auf der Oberfläche der Polysiliziumschicht 210 zu dem Zeit­ punkt gebildet, als die äußere und die innere Oberfläche des Wandbereichs auf der Bodenfläche der Siliziumschicht 210 des Speicherknotens freiliegen. Der Kondensator-Isolierfilm 211 wird auf der Bodenfläche und auf der äußeren und inneren Ober­ fläche des Wandbereichs der Polysiliziumschicht 210 zum Erzeu­ gen eines Speicherknotens gebildet. Eine Doppel- oder Drei­ fachschicht aus thermischem SiO₂-Film, Si₃N₄-Film oder SiO₃- Film wird als Kondensator-Isolierfilm 211 benutzt.

Wie in Fig. 16 gezeigt, wird nach der Bildung des Kondensator- Isolierfilms 211 eine Polysiliziumschicht 212 für die Zell­ platte aufgebracht und bemustert.

Nachdem dann der CVD_*SiO₂-Film 213, der eine Isolations-Zwi­ schenschicht bildet, mit der CVD-Methode aufgebracht wurde, wird ein Kontakt zwischen dem Sourcebereich 203 und einem Al- Draht 214 hergestellt.

Die gestapelte Kondensatorzelle entsprechend der vorliegenden Ausführungsform wird durch die oben beschriebenen Schritte vervollständigt.

Ein derartiger Kondensator vom gestapelten Typ erlaubt die Er­ höhung der Kapazitäten durch den darin enthaltenen stehenden Wandbereich des Speicherknotens 210. Der Al-Draht 214, der eine Bitleitung bildet, kontaktiert allerdings den Sourcebe­ reich 203 auf der Substratoberfläche aus dem oberen Bereich des Kondensators. Es ist daher notwendig, einen Teil des Kon­ densators über der Gateelektrode 205 von dem A-Draht 214 mit Hilfe des SiO₂-Films 213 zu isolieren, wobei dieser eine Film­ dicke aufweisen muß, mit der die Isolation aufrechterhalten werden kann. Folglich ist eine Fläche, in der ein Kondensator gebildet werden kann, beschränkt.

Ein Ziel der vorliegenden Erfindung ist es, die Kapazität ei­ nes DRAM-Kondensators zu erhöhen.

Weiterhin ist es Ziel der vorliegenden Erfindung, die Kapazi­ tät eines zylindrischen Bereichs eines sogenannten Kondensa­ tors vom zylindrisch gestapelten Typ zu erhöhen.

Ein Isolierbereich zwischen benachbarten Kondensatoren soll verkleinert werden.

Ein Herstellungsverfahren zum Herstellen von Kondensatoren vom zylindrisch gestapelten Typ soll geschaffen werden, wobei die Kapazität eines Kondensators erhöht ist.

Schließlich soll eine Methode geschaffen werden, mit der eine untere Elektrode eines Kondensators vom gestapelten Typ in ei­ nem Stück gebildet werden soll.

Nach einem ersten Aspekt der vorliegenden Erfindung umfaßt der DRAM ein Halbleitersubstrat eines zweiten Leitungstyps mit ei­ ner Hauptoberfläche und einer Störstellenzone eines ersten Leitungstyps in der Hauptoberfläche, wobei eine Isolierschicht auf der Hauptoberfläche gebildet ist, die eine zur Störstel­ lenzone reichende Öffnung aufweist. Weiterhin umfaßt der DRAM eine erste Elektrodenschicht, die in einem ersten Bereich auf und in Kontakt mit einer Oberfläche der Störstellenzone sowie einer Oberfläche der Isolierschicht gebildet ist und die sich in einem zweiten Bereich entlang einem äußeren Rand des ersten Bereichs und senkrecht auf der Hauptoberfläche des Halbleiter­ substrats erstreckt. Eine dielektrische Schicht ist auf der Oberfläche der ersten Elektrodenschicht gebildet und eine zweite Elektrodenschicht ist auf der Oberfläche der dielektri­ schen Schicht gebildet.

Die Schichtdicke des zweiten Bereichs der ersten Kondensator­ elektrode ist so gebildet, daß sie geringer als die Schicht­ dicke des ersten Bereichs ist.

Der zweite Bereich der unteren Kondensatorelektrode ist so ge­ bildet, daß er sich vertikal und aufwärts von dem äußeren Rand des relativ flachen ersten Bereiches erstreckt. Mit dem am äu­ ßeren Rand des ersten Bereichs gebildeten zweiten Bereich er­ höht sich der effektive Kapazitätsbereich des zweiten Be­ reichs verglichen mit der vom zweiten Bereich belegten Grund­ fläche erheblich. Folglich wird es möglich, die Kapazität des Kondensators sogar bei verringerter Grundfläche sicherzustel­ len oder zu erhöhen.

Entsprechend einem zweiten Aspekt der vorliegenden Erfindung umfaßt der DRAM ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die zum Speichern von Informationseinheiten angeordnet sind. Der DRAM weist weiterhin ein Halbleitersub­ strat mit einer Hauptoberfläche, eine Mehrzahl von sich paral­ lel zueinander auf der Haupt-Halbleitersubstratoberfläche er­ streckenden Bitleitungen, die sich mit der Mehrzahl von Wort­ leitungen schneiden, und Speicherzellen auf, die in der Nähe der Kreuzungsstellen der Bitleitungen und der Wortleitungen angeordnet sind. Jede der Speicherzellen umfaßt einen Trans­ fergate-Transistor und einen Kondensator. Der Transfergate- Transistor umfaßt ein Paar von Störstellenbereichen, die zwi­ schen benachbarten Bitleitungen auf der Hauptoberfläche des Halbleitersubstrats in Längsrichtung der Bitleitungen gebildet sind, sowie eine Gateelektrode, die einen Teil der zwischen dem Paar von Störstellenbereichen auf der Hauptoberfläche ge­ bildeten Wortleitungen einschließt, wobei dazwischen eine Gate-Isolierschicht vorgesehen ist. Der Kondensator umfaßt eine erste Elektrodenschicht mit einem ersten auf und in Kon­ takt mit der Oberfläche einer der zwei Störstellenbereiche des Transfergate-Transistors gebildeten Bereich. Der erste Bereich ist auch auf und in Kontakt mit der Oberfläche einer Isolati­ ons-Zwischenschicht gebildet, die die Oberfläche des Transfer­ gate-Transistors bedeckt. Ein zweiter Bereich der ersten Elek­ trodenschicht erstreckt sich entlang dem äußersten Rand des ersten Bereiches vertikal aufrecht auf der Hauptoberfläche des Halbleitersubstrats, wobei eine dielektrische Schicht eine Oberfläche der ersten Elektrode bedeckt und eine zweite Elek­ trode eine Oberfläche der dielektrischen Schicht bedeckt. Die Bitleitung wird näher an der Hauptoberfläche des Halbleiter­ substrats als am zweiten Bereich der ersten Elektrodenschicht des Kondensators gebildet. Dadurch, daß die Bitleitung unter­ halb der unteren Elektrode des Kondensators angeordnet ist, wird eine Anordnung mit einem Kontakt der Bitleitungen der Kondensatoren zweier benachbarter Speicherzellen vermieden. Folglich wird es möglich, einen Isolierbereich zwischen den benachbarten Kondensatoren zu minimieren, wobei eine Elementa­ nordnung verkleinert bzw. eine Kondensatorgrundfläche vergrö­ ßert wird.

Entsprechend einem anderen Aspekt der vorliegenden Erfindung ist ein zweiter Bereich der unteren Elektrode derart geformt, daß er sich schräg aufwärts von einem äußeren Rand eines er­ sten Bereichs erstreckt.

Entsprechend noch eines weiteren Aspekts der vorliegenden Er­ findung umfaßt der DRAM erste und zweite Kondensatoren vom ge­ stapelten bzw. geschichteten ("stacked") Typ, die isoliert voneinander gebildet sind und teilweise eine Oberfläche einer Isolierschicht über einer Haupt-Halbleitersubstrat-Oberfläche bedecken, deren Herstellungsverfahren die folgenden Schritte umfaßt.

Zuerst wird die Isolationsschicht auf der Hauptoberfläche des Halbleitersubstrats gebildet und dann eine Kondensator-Iso­ lierschicht mit annähernd vertikalen Seitenflächen auf dem Isolationsbereich zwischen den ersten und zweiten Kondensato­ ren auf einer Oberfläche der Isolationsschicht gebildet. An­ schließend wird eine Kontaktöffnung an einer vorbestimmten Stelle in der Isolationsschicht geformt, die zur Hauptoberflä­ che des Halbleitersubstrats reicht, und eine erste leitende Schicht wird auf einer inneren Oberfläche der Kontaktöffnung, der Oberfläche der Isolationsschicht und einer Oberfläche der Kondensator-Isolierschicht gebildet. Dann wird eine zu ätzende Schicht mit einem von der ersten leitenden Schicht verschie­ denen Ätzverhältnis auf einer Oberfläche der ersten leitenden Schicht gebildet. Die Oberfläche der ersten leitenden Schicht, die auf einer obenliegenden Fläche der Kondensator-Isolier­ schicht angeordnet ist, wird freigelegt, indem die zu ätzende Schicht weggeätzt wird. Weiterhin wird die erste leitende Schicht, die durch die weggeätzte Schicht freigelegt wurde, durch Ätzen teilweise entfernt, wodurch die erste leitende Schicht in voneinander isolierte erste und zweite Kondensator­ bereiche geteilt wird. Anschließend werden die Kondensator- Isolierschicht und die zu ätzende Schicht entfernt, um eine dielektrische Schicht und eine zweite Elektrodenschicht auf der Oberfläche der ersten leitenden Schicht zu bilden.

Die untere Elektrode des Kondensators kann in einem Stück ge­ bildet werden, indem die Kondensator-Isolierschicht in einem Bereich gebildet wird, der dem Isolationsbereich zwischen benachbarten Kondensatoren entspricht, und indem Seitenwände und dergleichen der Kondensator-Isolierschicht verwendet wer­ den.

Entsprechend noch einem weiteren Aspekt der vorliegenden Er­ findung umfaßt der DRAM erste und zweite Kondensatoren vom ge­ stapelten Typ, die isoliert voneinander gebildet sind und teilweise eine Oberfläche einer Isolierschicht über einer Haupt-Halbleitersubstrat-Oberfläche bedecken, deren Herstel­ lungsverfahren die folgenden Schritte umfaßt.

Nachdem die Isolationsschicht auf der Hauptoberfläche des Halbleitersubstrats gebildet wurde, wird eine Ätz-Unterbre­ chungsschicht auf der Oberfläche der Isolationsschicht gebil­ det. Dann wird eine Kondensator-Isolierschicht mit vertikalen Seitenflächen auf einem Isolierbereich zwischen den ersten und zweiten Kondensatoren auf einer Oberfläche der Ätz-Unterbre­ chungsschicht gebildet. Anschließend wird eine Kontaktöffnung an einer vorbestimmten Stelle der Isolationsschicht und der Ätz-Unterbrechungsschicht gebildet, die zur Hauptoberfläche des Halbleitersubstrats reicht, und eine erste leitende Schicht auf einer Innenfläche der Kontaktöffnung, der Oberflä­ che der Ätz-Unterbrechungsschicht und der Oberfläche der Kon­ densator-Isolierschicht gebildet. Außerdem wird eine zu ät­ zende Schicht mit einem von der ersten leitenden Schicht ver­ schiedenen Ätzverhältnis auf einer Oberfläche der ersten lei­ tenden Schicht gebildet, und die Oberfläche der ersten leiten­ den Schicht, die auf der obenliegenden Fläche der Kondensator- Isolierschicht angeordnet ist, wird durch Ätzen der zu ätzen­ den Schicht freigelegt. Außerdem wird die erste leitende Schicht in einen voneinander isolierten ersten und zweiten Kondensatorbereich geteilt, indem die von der zu ätzenden Schicht freigelegte erste leitende Schicht teilweise geätzt und entfernt wird. Danach werden die Kondensator-Isolier­ schicht und die zu ätzende Schicht entfernt. Anschließend wird eine dielektrische Schicht auf der Oberfläche der ersten lei­ tenden Schicht gebildet.

Die Genauigkeit zum Erkennen eines Endpunktes eines Ätzvor­ gangs bei der Bildung der Kondensator-Isolierschicht wird er­ höht, indem eine Ätz-Unterbrechungsschicht zwischen der Isola­ tionsschicht und der Kondensator-Isolierschicht gebildet wird.

Entsprechend einem weiteren Aspekt der vorliegenden Erfindung umfaßt der DRAM erste und zweite Kondensatoren vom gestapelten Typ, die isoliert voneinander gebildet sind und teilweise eine Oberfläche einer Isolierschicht über einer Haupt-Halbleiter­ substrat-Oberfläche bedecken, deren Herstellungsverfahren die folgenden Schritte umfaßt.

Eine erste Isolationsschicht mit einer auf die Hauptoberfläche des Halbleitersubstrats reichenden Öffnung wird an einer vor­ bestimmten Stelle der Hauptoberfläche des Halbleitersubstrats gebildet. Eine erste leitende Schicht wird auf einer Oberflä­ che der ersten isolierenden Schicht und innerhalb der Öffnung gebildet. Außerdem wird eine zweite Isolationsschicht mit ei­ ner vorbestimmten Filmdicke auf einer Oberfläche der ersten leitenden Schicht gebildet. Dann wird eine die zweite Isolati­ onsschicht umfassende Kondensator-Isolierschicht, die annä­ hernd vertikale Seitenwandflächen aufweist, nur in einem Iso­ lierbereich zwischen ersten und zweiten Kondensatoren gebil­ det, indem die zweite Isolationsschicht mit einem Muster ver­ sehen wird. Außerdem wird eine zweite leitende Schicht auf der Oberfläche der ersten leitenden Schicht und einer Oberfläche und Seitenflächen der Kondensator-Isolierschicht gebildet. Da­ nach wird die zweite leitende Schicht, die auf der Oberfläche der Kondensator-Isolierschicht gebildet wurde, selektiv ent­ fernt. Nach dem (teilweisen) Entfernen der Kondensator-Iso­ lierschicht wird eine dielektrische Schicht auf einer Oberflä­ che der zweiten leitenden Schicht gebildet. Anschließend wird eine dritte leitende Schicht auf einer Oberfläche der dielek­ trischen Schicht gebildet.

Eine bemusterte Kondensator-Isolierschicht wird an einer vor­ bestimmten Stelle auf der Oberfläche der ersten leitenden Schicht gebildet, und anschließend wird ein zweiter Bereich einer ersten Elektrodenschicht des Kondensators in Deckung un­ ter Benutzung der Oberfläche der Kondensator-Isolierschicht geformt. Weiterhin wird nach dem Entfernen der Kondensator- Isolierschicht nur ein Bereich der mit der Kondensator-Iso­ lierschicht bedeckten ersten leitenden Schicht selektiv ent­ fernt, so daß erste Elektrodenschichten der benachbarten Kon­ densatoren voneinander isoliert gebildet werden. Folglich wird die erste Elektrodenschicht in einer sich selbstausrichtenden Weise in einem lithographischen Schritt entfernt, was Schritte einspart.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Anwendungsbeispiels anhand der Figuren. Von den Figuren zeigen

Fig. 1 eine Ansicht einer Grundflächenanordnung eines Speicherzellenfeldes eines DRAM entsprechend einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2A eine Schnittansicht einer Anordnung von Speicher­ zellen entlang einer Linie II-II in Fig. 1;

Fig. 2B eine Schnittansicht einer Anordnung der Bitlei­ tungskontakte entlang der Linie II-II in Fig. 1;

Fig. 3A, 3B, 3C, 3D, 3E, 3F, 3G, 3H, 3I, 3J, 3K, 3L und 3M Schnittansichten, die Herstellungsschritte der in Fig. 2 gezeigten DRAM-Speicherzellen zeigen;

Fig. 4 eine Schnittansicht einer Anordnung von DRAM- Speicherzellen entsprechend einer zweiten Ausfüh­ rungsform der vorliegenden Erfindung;

Fig. 5A, 5B, 5C, 5D, 5E, 5F, 5G und 5H Schnittansichten, die Herstellungsschritte der in Fig. 4 gezeigten Speicherzellen zeigen;

Fig. 6 eine Schnittansicht einer DRAM-Speicherzellenanord­ nung entsprechend einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 7A, 7B, 7C, 7D, 7E, und 7F Schnittansichten, die Her­ stellungsschritte der in Fig. 6 gezeigten Speicher­ zellen zeigen;

Fig. 8 eine Ansicht einer Grundflächenanordnung eines Speicherzellenfeldes entsprechend einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 9 eine Schnittansicht einer Anordnung entlang einer Linie IX-IX in Fig. 8;

Fig. 10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H, 10I, 10J, 10K, 10L, 10M und 10N Schnittansichten, die Herstel­ lungsschritte der in Fig. 9 gezeigten Speicherzelle zeigen;

Fig. 11 ein Blockdiagramm eines herkömmlichen DRAM;

Fig. 12 ein entsprechendes Schaltbild von Speicherzellen der herkömmlichen DRAM;

Fig. 13 eine Schnittansicht einer Anordnung einer DRAM- Speicherzelle mit einem Kondensator vom Stapeltyp entsprechend einem herkömmlichen Beispiel;

Fig. 14 eine Schnittansicht einer DRAM-Speicherzellenanord­ nung entsprechend einer anderen herkömmlichen Aus­ führungsform;

Fig. 15A, 15B, 15C, 15D, 15E und 15F Schnittansichten mit Herstellungsschritten der DRAM-Speicherzellen nach Fig. 14;

Fig. 16 eine Schnittansicht einer DRAM-Speicherzellenanord­ nung entsprechend noch einer weiteren herkömmlichen Ausführungsform;

Fig. 17A, 17B, 17C und 17D Schnittansichten mit Herstel­ lungsschritten der DRAM-Speicherzellen nach Fig. 16.

Eine Ausführungsform der vorliegenden Erfindung wird anschlie­ ßend im Detail unter Bezug auf die Zeichnung beschrieben.

Wie im wesentlichen in Fig. 1 gezeigt, ist auf der Oberfläche eines Siliziumsubstrats eine Mehrzahl von sich parallel zu ei­ ner Zeilenrichtung erstreckenden Wortleitungen 4a, 4b, 4c und 4d, eine Mehrzahl von sich parallel zu einer Spaltenrichtung erstreckenden Bitleitungen 15 und eine Mehrzahl von Speicher­ zellen MC gebildet, wobei die Speicherzellen MC nahe der Kreu­ zungspunkte der Wortleitungen mit den Bitleitungen angeordnet sind. Eine in Fig. 1 und 2 gezeigte Speicherzelle besteht aus einem Transfergate-Transistor 3 und einem Kondensator 10. Der Transfergate-Transistor 3 umfaßt ein Paar von Source- und Drainbereichen 6, 6, das auf der Oberfläche des Siliziumsub­ strats 1 gebildet ist, und Gateelektroden (Wortleitungen) 4b und 4c, die zwischen den Source- und Drainbereichen 6 und 6 auf der Oberfläche des Siliziumsubstrats 1 mit einem dazwi­ schengelegten Gate-Isolationsfilm 5 gebildet sind. Jeder Rand der Gateelektroden 4b und 4c ist mit einer Isolationsschicht 22 bedeckt. Außerdem ist eine dicke Isolations-Zwischenschicht 20 auf einem Bereich des Transfergate-Transistors 3 auf der Oberfläche des Siliziumsubstrats 1 gebildet. Eine Kontaktöff­ nung 14, die in eine der Source- oder Drainbereiche 6 des Transfergate-Transistors 3 hineinreicht, wird in einen vorbe­ stimmten Bereich der Isolations-Zwischenschicht eingeformt.

Der Kondensator 10 weist eine Mehrschichtstruktur mit einer unteren Elektrode (Speicherknoten) 11, einer dielektrischen Schicht 12 und einer oberen Elektrode (Zellplatte) 13. Die un­ tere Elektrode 11 besteht aus einem Basisbereich (einem ersten Bereich) 11a, der auf und in Kontakt mit einer auf einer In­ nenfläche der Kontaktöffnung 14 gebildeten Oberfläche 21 und einer Oberfläche der Isolations-Zwischenschicht 20 gebildet ist, sowie einem stehenden Wandbereich (einem zweiten Bereich) 11b, der sich vertikal entlang einem äußersten Rand des Basis­ bereichs 11a erstreckend gebildet ist. Der Basisbereich 11a und der stehende Wandbereich 11b sind in einem Stück durch eine polykristalline Siliziumschicht gebildet, wohinein Stör­ stellen injiziert wurden. Die dielektrische Schicht 12 ist auf einer Oberfläche der unteren Elektrode 11 gebildet.

Im besonderen ist die dielektrische Schicht 12 derart gebil­ det, daß sie sowohl eine innere Seitenfläche als auch eine äu­ ßere Seitenfläche des stehenden Wandbereiches 11b der unteren Elektrode 11 bedeckt. Folglich bilden die inneren und die äu­ ßeren Seitenflächen des stehenden Wandbereiches 11b der unte­ ren Elektrode 11 kapazitive Bereiche. Ein Oxidfilm, ein Ni­ tridfilm oder ein gemischter Film bestehend aus einem Oxidfilm und einem Nitridfilm oder einem Metalloxidfilm können als di­ elektrische Schicht 12 benutzt werden. Die obere Elektrode 13 wird so gebildet, daß sie fast die gesamte Oberfläche des Speicherzellenfeldes bedeckt. Polykristallines Silizium mit hineininjizierten Störstellen oder eine Metallschicht, wie eine Schicht aus Metall mit hohem Schmelzpunkt, werden als obere Elektrode 13 benutzt. Eine Fläche der oberen Elektrode 13 ist mit einer Isolationsschicht 23 bedeckt. Dann sind Ver­ bindungsschichten 24 mit vorbestimmter Anordnung auf einer Oberfläche der Isolationsschicht 23 gebildet.

Wie in Fig. 2A und 2B gezeigt, ist eine Bitleitung 15 mit ei­ nem der Source- oder Drainbereiche 6 des Transfergatetransi­ stors 3 verbunden. Die Bitleitung 15 ist unterhalb der haupt­ sächlichen Teile des stehenden Wandbereichs 11b und des Basis­ bereichs 11a der unteren Elektrode 11 im Kondensator 10 gebil­ det. Wie weiter in Fig. 1 gezeigt, ist die Bitleitung 15 so geformt, daß ihre Leitungsbreite an einem Bitleitungskontakt­ bereich 16 teilweise breiter ist. Die verkleinerte Speicher­ zellenanordnung benötigt eine verringerte Bitleitungsbreite. Allerdings wird ein Bitleitungskontaktbereich bevorzugt groß ausgebildet, um einen Anstieg des Kontaktwiderstands zu ver­ hindern. Die Bitleitung 15 wird daher so gebildet, daß sie am Kontaktbereich einen überhängenden Bereich aufweist. Zusätz­ lich erstreckt sich einer der Source- oder Drainbereiche 6 des Transfergatetransistors 3 in einen Bereich unterhalb der Bit­ leitung 15, um mit der Bitleitung 15 in Kontakt zu treten. Dann besteht Kontakt zwischen dem ausgedehnten Source­ /Drainbereich 6 und dem Kontaktbereich 16 der Bitleitung 15 mit vergrößerter Leitungsbreite. Da wie beschrieben der Kon­ takt gebildet wird, indem die Kontaktbereiche der Source- und Drainbereiche 6 und der Bitleitung 15 ausgedehnt wurden, kön­ nen die Bitleitung 15 und das Paar von Störstellenbereichen 6 und 6 des Transfergate-Transistors parallel zueinander gebil­ det werden.

Wie in Fig. 2A gezeigt, kann ein Isolationsbereich 18 zwischen den benachbarten Kondensatoren 10 und 10 so geformt werden, daß der so schmal wie möglich ist. Mit anderen Worten, eine Grundfläche des Basisbereichs 11a der unteren Elektrode 11 im Kondensator 10 kann vergrößert werden. Folglich erhöhen die vergrößerte Grundfläche des Basisbereichs 11a der unteren Elektrode und die vergrößerte Randlänge des stehenden Wandbe­ reiches 11b, der an deren äußerstem Rand angeordnet ist, die Gesamtkapazität der zu vergrößernden Kondensatoren 11. Während eine Grundflächenanordnung des in Fig. 1 gezeigten Kondensa­ tors rechteckig ist, stellt sie lediglich eine schematische Darstellung dar und wird daher tatsächlich in Form eines Ovals, das aus einem Rechteck mit vier abgerundeten Ecken er­ zeugt wird, oder einem Zylinder gebildet.

Anschließend werden Herstellungsschritte der Speicherzellen, deren Schnittanordnung Fig. 2 zeigt, unter Bezug auf Fig. 3A bis 3M beschrieben.

Zuerst wird, wie in Fig. 3A gezeigt, ein Feldoxidfilm 2 und ein Kanal-Unterbrechungsbereich (nicht gezeigt) an vorbestimm­ ten Bereichen auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet. Außerdem werden ein thermischer Oxidfilm 5, eine polykristalline Siliziumschicht 4 mit einer Dicke von 1000- 2000 Å, vorzugsweise 1500 Å, und ein Oxidfilm 22a mit einer Dicke von 1000-2000 Å, vorzugsweise 1500 Å, mit der CVD-Me­ thode nacheinander auf der Oberfläche des Siliziumsubstrats 1 gebildet.

Dann werden, wie in Fig. 3B gezeigt, die Wortleitungen 4a, 4b, 4c und 4d mit der Photolithographie- und Ätzmethode gebildet. Der bemusterte Oxidfilm 22a wird auf den Oberflächen der Wort­ leitungen 4a-4d belassen.

Dann wird, wie in Fig. 3C gezeigt, ein Oxidfilm 22b mit einer Dicke von 1000-2000 Å, vorzugsweise 1500 Å, auf der gesamten Oberfläche des Siliziumsubstrats 1 mit der CVD-Methode abgela­ gert.

Dann wird, wie in Fig. 3D gezeigt, eine Isolationsschicht 22 aus einem Oxidfilm auf den Rändern der Wortleitungen 4a-4d durch anisotropisches Ätzen des Oxidfilms 22b gebildet. Dann werden Störstellenionen 30, Arsen mit einer Implantationsener­ gie von 30 KeV, einer Dosis von 4×10¹⁵/cm² in die Oberfläche des Siliziumsubstrats 1 implantiert, indem die mit der Isola­ tionsschicht 22 bedeckten Wortleitungen 4a-4d als Masken be­ nutzt werden, um den Source- und Drainbereich 6 und 6 des Transfergate-Transistors zu bilden.

Dann wird, wie in Fig. 3E gezeigt, eine leitende Schicht wie eine dotierte Polysiliziumschicht oder eine Metallschicht, eine Metall-Silicidschicht oder dergleichen auf der Oberfläche des Siliziumsubstrats 1 gebildet, die entsprechend der vorbe­ stimmten Konfiguration bemustert sind. Folglich werden die Bitleitung 15 und der Bitleitungskontakt 16 gebildet.

Jetzt wird, wie in Fig. 3F gezeigt, der Isolations-Zwischen­ film 20 auf der Oberfläche des Siliziumsubstrats 1 gebildet. Dann wird ein Nitridfilm mit einer Filmdicke von z. B. mehr als 100 Å auf dem Isolations-Zwischenfilm 20 mit der CVD-Methode gebildet. Dann wird ein Oxidfilm 31a mit einer Filmdicke von z. Z. mehr als 5000 Å auf einer Oberfläche des Nitridfilms 21 mit der CVD-Methode gebildet. Die Filmdicke des Oxidfilms 31a wird die Höhe des stehenden Wandbereiches 11b der unteren Elektrode 11 im Kondensator 10 für einen späteren Schritt be­ stimmen. Folglich ändert sich die Filmdicke in Abhängigkeit von einem bestimmten Kapazitätswert des DRAM-Kondensators als Produkt. Zusätzlich wird eine Kombination des Nitridfilms 21 und des Oxidfilms 31a so ausgewählt, daß ein Ätzverhalten dem einen beim Ätzen verschieden vom Ätzverhalten des anderen ist.

Zusätzlich wird, wie in Fig. 3G gezeigt, eine Kondensator-Iso­ lierschicht 31 zum Isolieren der benachbarten Kondensatoren gebildet, indem der Oxidfilm 31a durch das Ätzverfahren bemu­ stert wird. Das Auswahlverhältnis für das Ätzen des Nitrid­ films 21 zum Oxidfilm 31a beträgt 10 zu 15. In diesem Ätz­ schritt wird daher der Nitridfilm 21 mit einer anderen Ge­ schwindigkeit geätzt als der Oxidfilm 31a. Folglich wird die Ätzgeschwindigkeit reduziert, wenn der Ätzvorgang die Oberflä­ che des Nitridfilms 21 erreicht. Bei dieser Gelegenheit ist das Ätzen des Oxidfilms 31a beendet. Zusätzlich ist bei diesem Ätzvorgang der als Kondensator-Isolierschicht übrigbleibende Bereich 31 dünner als der vom Oxidfilm 31a wegzuätzende Be­ reich. Bei der Ätztechnik kann eine Breite des erzielten ent­ fernten Bereichs durch das teilweise Entfernen der geätzten Schicht kleiner sein als eine Breite des übrigbleibenden Be­ reichs nach dem Entfernen des unnötigen Bereiches der geätzten Schicht. Es ist daher möglich, eine Breite der Kondensator- Isolierschicht 31 dünner herzustellen, was zu dünnen Isolie­ rungen zwischen den Kondensatoren führt.

Außerdem werden, wie in Fig. 3H gezeigt, Kontaktöffnungen 14 und 14 so mit Photolithographie und dem Ätzverfahren gebildet, daß sie die Source- und Drainbereiche 6 und 6 erreichen.

Dann wird, wie in Fig. 3I gezeigt, eine polykristalline Sili­ ziumschicht 110 mit einer Dicke von 500-1500 Å, vorzugsweise 1000 Å, auf einer Innenfläche der Kontaktöffnung 14, auf der Oberfläche des Nitridfilms 21 und auf der Oberfläche der Kon­ densator-Isolierschicht 31 mit CVD-Methode aufgebracht. Dann wird ein dicker Schutzlack (wegzuätzende Schicht) 32 auf eine Oberfläche der polykristallinen Siliziumschicht 110 aufge­ bracht.

Dann wird, wie in Fig. 3J gezeigt, der Schutzlack 32 wegge­ ätzt, um einen Teil der polykristallinen Schicht 110 freizule­ gen.

Dann wird, wie in Fig. 3K gezeigt, die freigelegte Oberfläche der polykristallinen Siliziumschicht 110 mit anisotropem Ätz­ mittel oder dergleichen selektiv entfernt. Folglich ist die polykristalline Siliziumschicht 110 auf der Oberfläche der Kondensator-Isolierschicht 31 isoliert, um die untere Elek­ trode 11 jedes Kondensators zu bilden.

Dann wird, wie in Fig. 3L gezeigt, der Schutzlack 32 durch Ät­ zen entfernt und zusätzlich die Kondensatorisolierschicht 31 mit Hilfe von Fluor oder dergleichen entfernt. Dann wird die dielektrische Schicht 12, wie ein Nitridfilm, auf der Oberflä­ che der unteren Elektrode 11 gebildet.

Dann wird, wie in Fig. 3M gezeigt, die obere Elektrode 13 mit einer Dicke von 2000-3000 Å aus einer polykristallinen Silizi­ umschicht oder dergleichen auf der Oberfläche der dielektri­ schen Schicht 12 mit der CVD-Methode gebildet. Danach werden die Isolationsschicht 23 und die Verbindungsschicht 24 oder dergleichen gebildet, um die Herstellungsschritte der DRAM- Speicherzellen zu vervollständigen.

Anschließend wird eine DRAM-Speicherzelle entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung beschrie­ ben. Die Fig. 4 zeigt eine Schnittansicht der Anordnung eines Kondensators entsprechend der der ersten in Fig. 2 gezeigten Ausführungsform. Wie in Fig. 4 gezeigt, zeichnet sich die zweite Ausführungsform dadurch aus, daß eine polykristalline Siliziumschicht 25 als Ätz-Unterbrechungsschicht auf der Ober­ fläche der Isolations-Zwischenschicht gebildet wird. Während die polykristalline Siliziumschicht 25 benutzt wird, um zu weitgehendes Ätzen in einem später beschriebenen Herstellungs­ schritt zu verhindern, bildet sie nach der Fertigstellung die untere Elektrode 11 des Kondensators mit unterer Elektrode aus einem Stück.

Anschließend werden Herstellungsschritte der Speicherzelle des in Fig. 4 gezeigten DRAM beschrieben. Da die Fertigungs­ schritte der Speicherzelle nach dem zweiten Ausführungsbei­ spiel sich weitgehend mit den Fertigungsschritten der Speicherzelle nach dem ersten Ausführungsbeispiel, wie sie in Fig. 3A bis 3M beschrieben sind, decken, wird eine Beschrei­ bung nur von sich unterscheidenden Herstellungsschritten vor­ genommen, während die anderen Herstellungsschritte, die sich auf die erste Ausführungsform beziehen, nicht näher beschrie­ ben werden. Zuerst wird, wie in Fig. 5A (entspricht Fig. 3F) gezeigt, die polykristalline Siliziumschicht 25 auf der Ober­ fläche der Isolations-Zwischenschicht 20 mit der CVD-Methode aufgebracht. Dann wird der Oxidfilm 31a auf deren Oberfläche gebildet. Die polykristalline Siliziumschicht 25 besitzt eine höhere Ätz-Selektivität als die des darauf gebildeten Oxid­ films 31a.

Jetzt wird, wie in Fig. 5B (entspricht Fig. 3G) gezeigt, der Oxidfilm 31a selektiv geätzt, um die Kondensator-Isolier­ schicht 31 zu bilden. Bei dieser Gelegenheit wird die polykri­ stalline Schicht 25 benutzt, um den Endpunkt des Ätzens des Oxidfilms 31a zu erkennen, wobei die Ätzzeit gesteuert wird, um ein Über-Ätzen der unterliegenden Isolations-Zwischen­ schicht 20 zu verhindern.

Dann wird, wie in Fig. 5C (entspricht Fig. 3H) gezeigt, die Kontaktöffnung 14, die zu den Source- und Drainbereichen 6 und 6 reicht, in der polykristallinen Siliziumschicht 25 und der Isolations-Zwischenschicht 20 mit der Photolithographie- und der Ätzmethode gebildet.

Dann wird, wie in Fig. 5D (entspricht Fig. 3I) gezeigt, die polykristalline Siliziumschicht 110 auf einer Innenfläche der Kontaktöffnung 14 sowie auf den Oberflächen der polykristalli­ nen Siliziumschichten 25 und der Kondensator-Isolierschicht 31 aufgebracht. Dann wird der dicke Schutzlack 32 auf die Ober­ fläche der polykristallinen Siliziumschicht 110 aufgebracht.

Dann wird, wie in Fig. 5E (entspricht Fig. 3J) gezeigt, der Schutzlack zurückgeätzt, um die Oberfläche der polykristalli­ nen Siliziumschicht 110 freizulegen.

Dann wird, wie in Fig. 5F (entspricht Fig. 3K) gezeigt, die freigelegte Oberfläche der polykristallinen Schicht 110 teil­ weise entfernt. Folglich wird die polykristalline Silizium­ schicht 110 auf der Oberfläche der Kondensator-Isolierschicht 31 entfernt, um die getrennten unteren Elektroden 11 und 11 des Kondensators zu bilden.

Dann werden, wie in Fig. 5G gezeigt, die Kondensator-Isolier­ schicht 31 und die unter der Kondensator-Isolierschicht 31 an­ geordnete polykristalline Siliziumschicht 25 selektiv ent­ fernt. Folglich sind die benachbarten unteren Elektroden 11 des Kondensators voneinander getrennt und isoliert.

Danach wird die dielektrische Schicht 12 bemustert auf der Oberfläche der unteren Elektrode 11 aufgebracht, wie in Fig. 5H gezeigt.

Während in der oben beschriebenen ersten und zweiten Ausfüh­ rungsform der Schutzlack 32 als zurückzuätzende Schicht be­ nutzt wird, ist er hierauf nicht beschränkt, und z. B. ein CVD- Siliziumoxidfilm kann benutzt werden, um den selben Effekt zu erzielen.

Anschließend wird eine DRAM-Speicherzelle entsprechend einer dritten Ausführungsform der vorliegenden Erfindung beschrie­ ben. Die Fig. 6 zeigt eine Schnittansicht der Speicherzellena­ nordnung entsprechend der in Fig. 2 gezeigten ersten Ausfüh­ rungsform.

Wie in Fig. 6 gezeigt, zeichnet sich die dritte Ausführungs­ form dadurch aus, daß der stehende Wandbereich 11b der unteren Elektrode 11 im Kondensator 10 in schräger Richtung bezogen auf die Hauptoberfläche des Substrats gebildet ist. Genauer gesagt ist der stehende Wandbereich 11b wie ein elliptischer, hohler Schrägzylinder, wie ein runder, hoher Schrägzylinder oder wie ein hohles, schräges Prisma geformt. Die inneren und die äußeren Flächen des geneigten stehenden Wandbereiches wer­ den als kapazitive Bereiche benutzt. Unter der Annahme, daß eine vertikale Höhe des stehenden Wandbereiches 11b der unte­ ren Elektrode 11 festgelegt ist, erhöht sich die Oberfläche des stehenden Wandbereiches 11b des Kondensators nach der dritten Ausführungsform im Vergleich zum stehenden Wandbereich 11b der ersten Ausführungsform, da der erstere eine geneigte Oberfläche aufweist. Richtung und Winkel der Neigung des ste­ henden Wandbereichs 11b können im folgenden Herstellungsprozeß willkürlich gewählt werden.

Anschließend werden die Herstellungsschritte der in Fig. 6 ge­ zeigten DRAM-Speicherzelle beschrieben. Da die Fertigungs­ schritte nach der dritten Ausführungsform weitgehend mit den Fertigungsschritten der DRAM-Speicherzelle nach der in den Fig. 3A bis 3M gezeigten ersten Ausführungsform übereinstim­ men, werden nur die besonderen Fertigungsschritte beschrieben und keine weitere Beschreibung der auf die erste Ausführungs­ form bezogenen Schritte vorgenommen. Zuerst wird, wie in Fig. 7A (entspricht Fig. 3F) gezeigt, die polykristalline Silizium­ schicht 25 auf der Oberfläche der Isolations-Zwischenschicht 20 mit der CVD-Methode aufgebracht. Dann wird der Oxidfilm 31a auf dieser Oberfläche gebildet. Die polykristalline Silizium­ schicht 25 besitzt eine höhere Ätz-Selektivität als der darauf gebildete Oxidfilm 31a.

Jetzt wird, wie in Fig. 7B (entspricht Fig. 3G) gezeigt, der Oxidfilm 31a selektiv geätzt, um die Kondensator-Isolier­ schicht 31 bezogen auf die Haupt-Substratoberfläche geneigt zu bilden. Plasma-Ätzen wird z. B. als eine Ätzmethode verwen­ det. Das Halbleitersubstrat 1 wird so gestützt, daß die Hauptoberfläche des Substrats bezogen auf die Ioneninjektion in das Plasma geneigt ist. In diesem Zustand kann durch Ätzen des Oxidfilms 31a die Kondensator-Isolierschicht 31 so geformt werden, daß sie sich in einer willkürlichen Richtung und einem willkürlichen Winkel bezogen auf die Haupt-Substratoberfläche neigt. Die Neigungsrichtung und der Neigungswinkel der Neigung sind derart festgelegt, daß die Fläche der Neigungsoberfläche des stehenden Wandbereiches 11a der unteren Elektrode maximal wird.

Dann wird, wie in Fig. 7C (entspricht Fig. 3H) gezeigt, die Kontaktöffnung 14, die zu den Source- und Drainbereichen 6 und 6 reicht, in der polykristallinen Siliziumschicht 25 und der Isolations-Zwischenschicht 20 mit der Photolithographie- und der Ätzmethode gebildet.

Zusätzlich wird, wie in Fig. 7D (entspricht Fig. 3I) gezeigt, die polykristalline Siliziumschicht 110 auf der Innenfläche der Kontaktöffnung 14 sowie auf den Oberflächen der polykri­ stallinen Siliziumschicht 25 und der Kondensator-Isolier­ schicht 31 mit der geneigten Seitenfläche aufgebracht. Dann wird der dicke Schutzlack 32 auf einer Oberfläche der polykri­ stallinen Siliziumschicht 110 aufgebracht.

Weiterhin wird, wie in Fig. 7E (entspricht Fig. 3J) gezeigt, der Schutzlack 32 zurückgeätzt, um die Oberfläche der polykri­ stallinen Siliziumschicht 110 freizulegen.

Dann wird, wie in Fig. 7F (entspricht Fig. 3K) gezeigt, die freigelegte Oberfläche der polykristallinen Siliziumschicht 110 selektiv entfernt. Folglich wird die polykristalline Sili­ ziumschicht 110 auf der Oberfläche der Kondensator-Isolier­ schicht 31 entfernt, um die getrennten unteren Elektroden des Kondensators 11 und 11 zu bilden.

Danach wird durch die selben Schritte wie in Fig. 3L und 3M die in Fig. 6 gezeigte Speicherzelle fertiggestellt.

Anschließend wird eine vierte Ausführungsform der vorliegenden Erfindung beschrieben. Die Fig. 8 zeigt eine Grundflächenan­ sicht einer Speicherzellen-Feldanordnung entsprechend der vierten Ausführungsform, und das Diagramm in Fig. 9 zeigt eine Schnittansicht der Anordnung entlang einer Linie IX-IX in Fig. 8. Wie in beiden Figuren gezeigt, zeichnet sich die Speicher­ zellenanordnung entsprechend der vierten Ausführungsform da­ durch aus, daß der Basisbereich 11a und der stehende Wandbe­ reich 11b der unteren Elektrode 11 im Kondensator 10 sich von­ einander in der Schichtdicke unterscheiden. Eine Schichtdicke t₁ des Basisbereichs 11a der unteren Elektrode 11 wird relativ dick festgelegt, so daß der Widerstand der Elektrodenschicht reduziert werden kann. Die Filmdicke wird beispielsweise auf etwa 2000 Å festgelegt. Eine Schichtdicke t₂ des stehenden Wandbereichs 11b der unteren Elektrode 11 im Kondensator 10 wird unter Berücksichtigung der folgenden zwei Punkte festge­ legt. Einerseits muß die Schichtdicke so dünn wie möglich sein, damit ein innerer Durchmesser L des stehenden Wandbe­ reichs 11b der unteren Elektrode 11 so groß wie möglich wird und die Fläche der inneren Wandoberfläche größer wird. Ande­ rerseits muß sichergestellt werden, daß eine Filmdicke groß genug ist, damit der Widerstand des stehenden Wandbereiches 11b durch die sich während des Betriebs in den stehenden Wand­ bereich erstreckende Verarmungszone nicht zu hoch wird. Die Filmdicke wird z. B. auf etwa 500 Å gesetzt. Zusätzlich befindet sich, wie bei der ersten und zweiten Ausführungsform, eine äu­ ßere Seitenfläche des stehenden Wandbereichs 11b in Deckung mit dem äußeren Rand des Basisbereichs 11a und steht vertikal nach oben. Während die erste Elektrodenschicht 11 in Form ei­ nes Rechtecks in Fig. 8 gebildet ist, kann sie in der Praxis mit vier runden Ecken, oval oder zylindrisch geformt sein.

Anschließend werden die Herstellungsschritte der in Fig. 9 ge­ zeigten Speicherzelle beschrieben. Die Fig. 10A bis 10N sind Schnittansichten, die die Herstellungsschritte der in Fig. 9 gezeigten Speicherzelle zeigen.

Zuerst wird, wie in Fig. 10A gezeigt, der Feldoxidfilm 2 und der Kanal-Unterbrechungsbereich (nicht gezeigt) in vorbe­ stimmte Bereiche auf der Hauptoberfläche des Siliziumsubstrats 1 eingeformt. Der Feldoxidfilm 2 wird mit der LOCOS-Methode gebildet.

Dann werden, wie in Fig. 10B gezeigt, nach der Bildung der Gate-Isolationsschicht 5 durch den thermischen Oxidationspro­ zeß oder dergleichen, die Gateelektroden (Wortleitungen) 4b, 4c, 4d und 4e aus Polysilizium selektiv gebildet. Dann wird die Isolationsschicht 22 um die Gateelektroden 4b-4e herum in zwei Ablagerungs- und Ätzschritten des Oxidfilms gebildet. Au­ ßerdem werden die Störstellenionen in die Oberfläche des Sili­ ziumsubstrats 1 durch die Ionenimplantationsmethode einge­ bracht, um die Source- und Drainbereiche 6 und 6 zu bilden, wobei die mit der Isolationsschicht 22 bedeckten Gateelektro­ den 4b und 4c als Masken benutzt werden.

Dann werden, wie in Fig. 10C gezeigt, Metallschichten mit ho­ hem Schmelzpunkt, wie Wolfram, Molybdän oder Titan, aufge­ bracht und in einer vorbestimmten Weise bemustert. Folglich wird die Bitleitung 15 gebildet, die einen der Source- oder Drainbereiche 6 des Transfergate-Transistors direkt kontak­ tiert. Metall-Silizid oder Polyzid mit hohem Schmelzpunkt kön­ nen als Material für die Bitleitung 15 benutzt werden. Außer­ dem ist der Rand der Bitleitung 15 mit einer Isolierschicht 27 bedeckt.

Dann wird, wie in Fig. 10D gezeigt, eine polykristalline Sili­ ziumschicht 110a, in der die Störstellen, wie Phosphor oder Arsen, mit der CVD-Methode implantiert sind, auf der gesamten Oberfläche des Siliziumsubstrats 1 aufgebracht. Mehr als 10²⁰/cm³ Störstellen werden in die polykristalline Silizium­ schicht 110a eingebracht.

Außerdem wird, wie in Fig. 10E gezeigt, eine dicke Isolier­ schicht 35, z. B. ein Siliziumoxidfilm, aufgebracht. Die Film­ dicke der Isolationsschicht 35 wird eine Höhe des stehenden Wandbereiches 11b der unteren Elektrode 11 im Kondensator be­ stimmen.

Dann wird, wie in Fig. 10F gezeigt, ein Schutzlack 36 auf eine Oberfläche der Isolationsschicht 35 aufgebracht, die in einer vorbestimmten Bemusterung durch das Lithographieverfahren oder dergleichen bemustert ist. Folglich wird ein Schutzlackmuster (Kondensator-Isolierschicht) 36 auf dem Schutzlack gebildet. Die Breite des Schutzlackmusters 36 wird eine Isolationsent­ fernung zwischen den benachbarten Kapazitäten bestimmen.

Dann wird, wie in Fig. 10G gezeigt, die Isolationsschicht 35 selektiv entfernt, wobei das Schutzlackmuster 36 als eine Maske benutzt wird. Das Ätzen wird z. B. als anisotropes Ätzen ausgeführt. Wenn die Breite der Isolationsschicht 35 schmaler sein muß als die des Schutzlackmusters 36, kann Naßätzen (wet etching) oder dergleichen zusätzlich angewendet werden.

Dann wird, wie in Fig. 10H gezeigt, nach dem Entfernen des Schutzlackmusters 36 eine polykristalline Siliziumschicht 110b mit darin implantierten Störstellen auf der gesamten Oberflä­ che mit der CVD-Methode aufgebracht. Die polykristalline Sili­ ziumschicht 110b ist so geformt, daß sie eine geringere Film­ dicke als die der darunter gebildeten ersten polykristallinen Siliziumschicht 110a aufweist. Die zweite polykristalline Si­ liziumschicht wird nämlich so gebildet, daß ihre Filmdicke den durch L in der Zeichnung gekennzeichneten inneren Durchmesser so groß wie möglich werden läßt. Sie ist z. B. in einer Film­ dicke von 500 Å gebildet. Die polykristalline Siliziumschicht 110b weist ebenfalls eine implantierte Störstellenkonzentra­ tion von mehr als 10²⁰/cm³ auf.

Dann wird, wie in Fig. 10I gezeigt, ein dicker Schutzlack 37 so aufgebracht, daß er die Oberfläche der zweiten polykristal­ linen Siliziumschicht vollständig bedeckt. Dann wird ein Teil der eine Oberfläche der Isolationsschicht 35 bedeckenden zwei­ ten polykristallinen Siliziumschicht 110b durch Zurückätzen des Schutzlackes 37 freigelegt.

Dann wird, wie in Fig. 10J gezeigt, die auf der Oberfläche des Schutzlackes 37 freiliegende zweite polykristalline Sili­ ziumschicht 110b geätzt und anschließend die Isolationsschicht 35 fluchtend durch Ätzen entfernt. Eine Oberfläche der ersten polykristallinen Siliziumschicht 110a wird innerhalb der Öff­ nung freigelegt, aus der die Isolationsschicht 35 durch Ätzen entfernt wird.

Dann wird, wie in Fig. 10K gezeigt, nur der freiliegende Be­ reich der polykristallinen Siliziumschicht 110a durch aniso­ tropes Ätzen fluchtend entfernt. Danach wird der Schutzlack 37 entfernt. In diesem Schritt wurden der Basisbereich 11a und der stehende Wandbereich 11b der unteren Elektrode 11 im Kon­ densator gebildet.

Dann wird, wie in Fig. 10L gezeigt, eine dünne Isolations­ schicht, wie ein Silicium-Nitridfilm, ein Siliziumoxidfilm oder eine Kombination von beiden, Tantalpentoxid (TA₂O₅) oder Hafniumoxidfilm (HaO₂) oder dergleichen als dielektrische Schicht auf die Oberfläche der unteren Elektrode 11 aufge­ bracht.

Dann wird, wie in Fig. 10M gezeigt, die obere Elektrode (Zellplatte) 13, die eine leitende polykristalline Silizium­ schicht oder dergleichen umfaßt, auf der gesamten Oberfläche gebildet. Metall mit hohem Schmelzpunkt oder dergleichen kann als Zellplatte benutzt werden.

Dann wird, wie in Fig. 10N gezeigt, die obere Elektrode 13 mit der dicken Isolations-Zwischenschicht bedeckt. Anschließend wird eine Kontaktöffnung in einen vorbestimmten Bereich der Isolations-Zwischenschicht 20 eingeformt und ein Leiter aus polykristallinem Silizium, Wolfram oder dergleichen wird in der Kontaktöffnung angebracht (nicht gezeigt). Dann wird die Verbindungsschicht 24 mit vorbestimmter Anordnung aus Alumi­ nium oder dergleichen auf der Oberfläche der Isolations-Zwi­ schenschicht 20 gebildet. Die Speicherzelle wird in den oben beschriebenen Schritten gefertigt.

Wie oben beschrieben, sind bei der vierten Ausführungsform die unteren Elektroden 11 des Kondensators voneinander isoliert und mit Hilfe der in einem Herstellungsschritt erzeugten Iso­ lationsschicht (Kondensator-Isolierschicht) 35 in einer sich selbstausrichtenden Weise gebildet. Ein Abstand zwischen den benachbarten Kondensatoren kann dann durch die Breite dieser Isolationsschicht 35 gesteuert und festgelegt werden. Außerdem werden der Basisbereich 11a und der stehende Wandbereich 11b der unteren Elektrode 11 im Kondensator 10 durch die verschie­ denen Aufbringungsschritte hergestellt. Folglich kann jede Filmdicke leicht festgelegt werden. Außerdem können die Mate­ rialien des Basisbereichs und des stehenden Wandbereichs leicht gewechselt werden. Diverse Kombinationen sind anwend­ bar, z. B. eine Kombination von Metall mit hohem Schmelzpunkt oder Metallsilizid mit hohem Schmelzpunkt als Basisbereich 11a und polykristallines Silizium als stehender Wandbereich 11b oder umgekehrt.

Zusätzlich wird eine hohe Konzentration (gleich oder höher als 10²⁰/cm³) von Störstellen in die untere Elektrode 11 des Kon­ densators 10 implantiert. Dies verhindert das Ausdehnen einer Verarmungsschicht in die untere Elektrode 11, wo sie einen ho­ hen Widerstand darstellen würde, der den Lade- und Entladebe­ trieb der elektrischen Ladungen während des Betriebs des Kon­ densators 3 verlangsamen würde.

Wie im vorhergehenden beschrieben, weist der DRAM nach der vorliegenden Erfindung eine Kondensatoranordnung auf, bei der der erste Kondensatorbereich auf der Oberfläche der Isolati­ onsschicht auf dem Substrat gebildet ist und der zweite Kon­ densatorbereich sich vertikal und aufrecht auf dem äußeren Rand des ersten Bereiches erstreckt, so daß die Kapazität des Kondensators erhöht werden kann und sichergestellt werden kann, obwohl die Grundfläche des Kondensators verkleinert ist. Da die jeweilige Bitleitung außerdem unterhalb dem Hauptteil der Kondensator-Elektrodenschicht angeordnet ist, können be­ nachbarte Kondensatoren voneinander isoliert werden, ohne daß der Bitleitungs-Kontaktbereich berücksichtigt werden muß, wo­ durch der Isolationsbereich kleiner wird und die Grundfläche des Kondensators wiederum erhöht wird. Da zusätzlich die Halb­ leiterspeichervorrichtung nach der vorliegenden Erfindung einen durch die Bemusterung der unteren Elektrode gebildeten Kondensator aufweist, wobei die untere Elektrode auf dem abge­ stuften Bereich aus Kontaktöffnung und Kondensator-Isolier­ schicht gebildet ist, können die benachbarten Kondensatoren leicht voneinander isoliert werden und die untere Elektrode des Kondensators in einem Stück gebildet werden, so daß die Zuverlässigkeit der darauf gebildeten Isolationsschicht des Kondensators verbessert werden kann.

Claims (21)

1. Dynamischer Schreib-/Lesespeicher (DRAM) mit
einem Halbleitersubstrat (1) eines zweiten Leitungstyps mit einer Hauptoberfläche und einem Störstellenbereich eines er­ sten Leitungstyps auf der Hauptoberfläche,
einer auf der Hauptoberfläche des Halbleitersubstrats gebilde­ ten Isolationsschicht mit einem Öffnungsbereich, der zum Stör­ stellenbereich reicht,
einer ersten Elektrodenschicht (11) mit einem ersten Bereich (11a) , der auf und in Kontakt mit einer Oberfläche des Stör­ stellenbereiches und einer Oberfläche der Isolationsschicht gebildet ist, und einem zweiten Bereich (11b), der sich verti­ kal und aufwärts bezogen auf die Hauptoberfläche des Halblei­ tersubstrats (1) und entlang eines äußeren Rands des ersten Bereichs (11a) erstreckt,
einer eine Oberfläche der ersten Elektrodenschicht (11) bedeckenden dielektrischen Schicht (12),
einer eine Oberfläche der dielektrischen Schicht (12) bedeckenden zweiten Elektrodenschicht (13),
wobei eine Schichtdicke des zweiten Bereichs (11b) der ersten Elektrodenschicht (11) in einer parallelen Richtung zur Hauptoberfläche des Halbleitersubstrats (1) geringer ist als die des ersten Bereichs (11a) in einer vertikalen Richtung zur Hauptoberfläche des Halbleitersubstrats (1).

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß der erste Bereich (11a) und der zweite Bereich (11b) der ersten Elektro­ denschicht aus verschiedenen Materialien gebildet sind.

3. Halbleiterspeichervorrichtung mit einem Speicherzellenfeld, das eine Mehrzahl von zum Speichern von Informationseinheiten angeordneten Speicherzellen aufweist, mit
einem Halbleitersubstrat (1) mit einer Hauptoberfläche,
einer Mehrzahl von sich parallel zueinander auf der Hauptober­ fläche des Halbleitersubstrats erstreckenden Wortleitungen (4a, 4b, 4c, 4d),
einer Mehrzahl von Bitleitungen (15) auf der Hauptoberfläche des Halbleitersubstrats, die sich in orthogonaler Richtung die Mehrzahl von Wortleitungen (4a, 4b, 4c, 4d) schneidend er­ strecken,
wobei die Speicherzellen nahe der Kreuzungsbereiche zwischen den Bitleitungen und den Wortleitungen angeordnet sind,
jede der Speicherzellen einen Transfergate-Transistor (3) und einen Kondensator (10) aufweist,
der Transfergate-Transistor
ein Paar von Störstellenbereichen (6, 6) aufweist, die zwi­ schen den Bitleitungen einander benachbart und parallel zu den Bitleitungen auf der Hauptoberfläche des Halbleitersubstrats gebildet sind,
und Gateelektroden (4b, 4c) aufweist, die aus einem Teil der Wortleitungen bestehen und zwischen dem Paar von Störstellen­ bereichen auf der Hauptoberfläche des Halbleitersubstrats mit einer dazwischen gelegten Isolationsschicht gebildet sind,
und der Kondensator
eine erste Elektrodenschicht (11) mit einem ersten Bereich (11a), der auf einer Oberfläche einer der beiden Störstellen­ bereiche des Transfergate-Transistors und auf einer Oberfläche einer eine Oberfläche des Transfergate-Transistors bedeckenden Isolations-Zwischenschicht (20) gebildet ist, und einem zwei­ ten Bereich (11b), der sich vertikal und aufwärts bezogen auf die Hauptoberfläche des Halbleitersubstrats (1) und entlang eines äußeren Rands des ersten Bereichs (11a) erstreckt,
eine eine Oberfläche der ersten Elektrodenschicht (11) bedeckenden dielektrischen Schicht (12),
eine eine Oberfläche der dielektrischen Schicht (12) bedecken­ den zweiten Elektrodenschicht (13) aufweist,
wobei die Bitleitungen an Stellen gebildet sind, die näher an der Hauptoberfläche des Halbleitersubstrats liegen als am zweiten Bereich (11b) der ersten Elektrodenschicht (11) des Kondensators.

4. DRAM nach Anspruch 3, dadurch gekennzeichnet, daß jede der Bitleitungen eine Mehrzahl von Abzweigungsbereichen aufweist, die sich orthogonal zu der Hauptachse der Bitleitung erstrec­ ken, wobei die Abzweigungsbereiche sich unter den zweiten Be­ reich (11b) der ersten Elektrodenschicht (11) des Kondensators erstrecken und mit einem der Paare von Störstellenbereichen des betreffenden Transfergate-Transistors in Kontakt treten.

5. Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, da­ durch gekennzeichnet, daß ein Kontaktbereich (16) zwischen je­ der der Bitleitungen und dem anderen der Störstellenbereiche des Transfergate-Transistors gebildet wird, indem sich ein Teil des anderen der Störstellenbereiche unter die Bitleitung erstreckt.

6. DRAM mit einem Speicherzellenfeld, das eine Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzel­ len zum Speichern von Informationseinheiten aufweist, mit
einem Halbleitersubstrat (1) mit einer Hauptoberfläche,
einer Mehrzahl von sich parallel zueinander auf der Hauptober­ fläche des Halbleitersubstrats erstreckenden Wortleitungen (4a, 4b, 4c, 4d),
einer Mehrzahl von Bitleitungen (15) auf der Hauptoberfläche des Halbleitersubstrats, die sich in orthogonaler Richtung die Mehrzahl von Wortleitungen (4a, 4b, 4c, 4d) schneidend er­ strecken,
wobei die Speicherzellen nahe der Kreuzungsbereiche zwischen den Bitleitungen und den Wortleitungen angeordnet sind,
jede der Speicherzellen einen Transfergate-Transistor (3) und einen Kondensator (10) aufweist,
der Transfergate-Transistor
ein Paar von Störstellenbereichen (6, 6) aufweist, die einan­ der benachbart auf der Hauptoberfläche des Halbleitersubstrats gebildet sind,
und Gateelektroden (4b, 4c) aufweist, die aus einem Teil der Wortleitungen bestehen und zwischen dem Paar von Störstellen­ bereichen auf der Hauptoberfläche des Halbleitersubstrats mit einer dazwischen gelegten Isolationsschicht gebildet sind,
und der Kondensator
eine erste Elektrodenschicht (11) mit einem ersten Bereich (11a), der auf einer Oberfläche einer der beiden Störstellen­ bereiche des Transfergate-Transistors gebildet ist und sich aufwärts vom Substrat erstreckt, einem zweiten Bereich, der sich vom ersten Bereich über benachbarte Wortleitungen und eine jeweilige der Bitleitungen erstreckt, und einen dritten Bereich (11b), der sich bezogen auf die Hauptoberfläche des Halbleitersubstrats aufwärts erstreckt, ausgehend von einem äußeren Rand des zweiten Bereichs,
eine eine Oberfläche der ersten Elektrodenschicht (11) bedeckenden dielektrischen Schicht (12) und
eine eine Oberfläche der dielektrischen Schicht (12) bedecken­ den zweiten Elektrodenschicht (13) aufweist.

7. DRAM nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Elektrodenschicht (13) den Bereich über der Bitleitung (5) vollständig bedeckt.

8. DRAM mit einem Speicherzellenfeld, das eine Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzel­ len zum Speichern von Informationseinheiten aufweist, mit
einem Halbleitersubstrat (1) mit einer Hauptoberfläche,
einer Mehrzahl von sich parallel zueinander auf der Hauptober­ fläche des Halbleitersubstrats erstreckenden Wortleitungen (4a, 4b, 4c, 4d),
einer Mehrzahl von Bitleitungen (15) auf der Hauptoberfläche des Halbleitersubstrats, die sich in orthogonaler Richtung die Mehrzahl von Wortleitungen (4a, 4b, 4c, 4d) schneidend er­ strecken,
wobei die Speicherzellen nahe der Kreuzungsbereiche zwischen den Bitleitungen und den Wortleitungen angeordnet sind,
jede der Speicherzellen einen Transfergate-Transistor (3) und einen Kondensator (10) aufweist,
der Transfergate-Transistor
ein Paar von Störstellenbereichen (6, 6) aufweist, die einan­ der benachbart auf der Hauptoberfläche des Halbleitersubstrats zwischen einem Paar der Bitleitungen gebildet sind,
und Gateelektroden (4b, 4c) aufweist, die aus einem Teil der Wortleitungen bestehen und zwischen dem Paar von Störstellen­ bereichen auf der Hauptoberfläche des Halbleitersubstrats mit einer dazwischen gelegten Isolationsschicht gebildet sind,
und der Kondensator
eine erste Elektrodenschicht (11) mit einem ersten Bereich (11a), der auf einer Oberfläche einer der beiden Störstellen­ bereiche des Transfergate-Transistors gebildet ist und sich wesentlich aufwärts nach oben erstreckt,
einem zweiten Bereich, der sich von einem obersten Bereich des ersten Bereichs außen parallel zur Hauptoberfläche des Sub­ strats über benachbarte Wortleitungen und über eine jeweilige der Bitleitungen erstreckt,
und einen dritten röhrenförmigen Bereich (11b), der sich bezo­ gen auf die Hauptoberfläche des Halbleitersubstrats aufwärts erstreckt, ausgehend von einem äußeren Rand des zweiten Be­ reichs,
eine eine Oberfläche der ersten Elektrodenschicht (11) bedeckenden dielektrischen Schicht (12) und
eine eine Oberfläche der dielektrischen Schicht (12) bedecken­ den zweiten Elektrodenschicht (13) aufweist.

9. Dynamischer Schreib-/Lesespeicher (DRAM) mit
einem Halbleitersubstrat (1) eines zweiten Leitungstyps mit einer Hauptoberfläche und einem Störstellenbereich eines er­ sten Leitungstyps auf der Hauptoberfläche,
einer auf der Hauptoberfläche des Halbleitersubstrats gebilde­ ten Isolationsschicht mit einem Öffnungsbereich, der zum Stör­ stellenbereich reicht,
einer ersten Elektrodenschicht (11) mit einem ersten Bereich (11a), der auf und in Kontakt mit einer Oberfläche des Stör­ stellenbereiches und einer Oberfläche der Isolationsschicht gebildet ist, und einem zweiten Bereich (11b), der sich schräg und aufwärts bezogen auf die Hauptoberfläche des Halbleiter­ substrats (1) und entlang eines äußeren Rands des ersten Be­ reichs (11a) erstreckt,
einer eine Oberfläche der ersten Elektrodenschicht (11) bedeckenden dielektrischen Schicht (12) und
einer eine Oberfläche der dielektrischen Schicht (12) bedeckenden zweiten Elektrodenschicht (13).

10. DRAM nach Anspruch 9, dadurch gekennzeichnet, daß der zweite Bereich der ersten Elektrodenschicht die Form eines schrägen, elliptischen Hohlzylinders aufweist.

11. DRAM nach Anspruch 9, dadurch gekennzeichnet, daß der zweite Bereich der ersten Elektrodenschicht die Form eines schrägen, hohlen Prismas aufweist.

12. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung mit ersten und zweiten Kondensatoren vom gestapelten Typ (10, 10), die so gebildet sind, daß sie teilweise die Oberflä­ che einer eine Hauptoberfläche eines Halbleitersubstrats be­ deckenden Isolationsschicht bedecken, bestehend aus den Schritten
Bilden einer Isolationsschicht (20) auf der Hauptoberfläche des Halbleitersubstrats (1),
Bilden einer Kondensator-Isolierschicht (31) mit fast vertika­ len Seitenflächen in den ersten und zweiten Kondensator-Isola­ tionsbereichen auf der Oberfläche der Isolationsschicht,
Bilden einer Kontaktöffnung (14), die auf die Hauptoberfläche des Halbleitersubstrats reicht, an einer vorbestimmten Stelle der Isolationsschicht,
Bilden einer ersten leitenden Schicht (110) auf einer Innen­ fläche der Kontaktöffnung (14), auf der Oberfläche der Isola­ tionsschicht und auf einer Oberfläche der Kondensator-Isolier­ schicht,
Bilden einer zu ätzenden Schicht (32) mit einem von der ersten leitenden Schicht verschiedenen Ätzverhalten auf einer Ober­ fläche der ersten leitenden Schicht,
Wegätzen der zu ätzenden Schicht, um die Oberfläche der ersten leitenden Schicht (110), die auf einer Oberfläche der Konden­ sator-Isolierschicht liegt, freizulegen,
teilweises Ätzen und Entfernen der ersten leitenden Schicht (110), die von der zu ätzenden Schicht freigelegt wurde, um die erste leitende Schicht in den voneinander isolierten er­ sten Kondensatorbereich (10) und den zweiten Kondensatorbe­ reich (10) zu trennen,
Entfernen der Kondensator-Isolierschicht und der zu ätzenden Schicht,
Bilden einer dielektrischen Schicht (12) auf der Oberfläche der ersten leitenden Schicht und
Bilden einer zweiten leitenden Schicht (13) auf einer Oberflä­ che der dielektrischen Schicht (12).

13. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt zum Bilden der Kondensator-Isolierschicht die Schritte
Bilden eines Oxidfilms (310) auf der Oberfläche der Isolati­ onsschicht und
Versehen des Oxidfilms mit Mustern, um diesen an Bereichen se­ lektiv zu entfernen, wo erste und zweite Kondensatoren gebil­ det werden,
umfaßt.

14. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die erste leitende Schicht aus einer polykristallinen Silizium­ schicht gebildet wird und ein Schutzlack als eine zu ätzende Schicht auf einer Oberfläche der polykristallinen Silizium­ schicht gebildet wird.

15. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung mit ersten und zweiten Kondensatoren vom gestapelten Typ, die auf einer Oberfläche einer eine Hauptoberfläche eines Halbleitersubstrats bedeckenden Isolationsschicht gebildet sind, bestehend aus den Schritten
Bilden einer Isolationsschicht (20) auf der Hauptoberfläche des Halbleitersubstrats (1),
Bilden einer Ätz-Unterbrechungsschicht (25) auf einer Oberflä­ che der Isolationsschicht,
Bilden einer Kondensator-Isolierschicht (31) auf den ersten und zweiten Kondensator-Isolationsbereichen auf einer Oberflä­ che der Ätz-Unterbrechungsschicht (25),
Bilden einer Kontaktöffnung (14), die auf die Hauptoberfläche des Halbleitersubstrats reicht, an einer vorbestimmten Stelle der Isolationsschicht und der Ätz-Unterbrechungsschicht,
Bilden einer ersten leitenden Schicht (110) auf einer Innen­ fläche der Kontaktöffnung (14), auf der Oberfläche der Ätz-Un­ terbrechungsschicht und auf der Oberfläche der Kondensator- Isolierschicht,
Bilden einer zu ätzenden Schicht (32) mit einem von der ersten leitenden Schicht verschiedenen Ätzverhalten auf einer Ober­ fläche der ersten leitenden Schicht,
Wegätzen der zu ätzenden Schicht, um die Oberfläche der ersten leitenden Schicht (110), die auf einer Oberfläche der Konden­ sator-Isolierschicht liegt, freizulegen,
teilweises Ätzen und Entfernen der ersten leitenden Schicht (110), die von der zu ätzenden Schicht freigelegt wurde, um die erste leitende Schicht in den voneinander isolierten er­ sten Kondensatorbereich (11a) und den zweiten Kondensatorbe­ reich (11b) zu trennen,
Entfernen der Kondensator-Isolierschicht und der zu ätzenden Schicht,
Bilden einer dielektrischen Schicht (12) auf der Oberfläche der ersten leitenden Schicht und
Bilden einer zweiten leitenden Schicht (13) auf einer Oberflä­ che der dielektrischen Schicht (12).

16. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung nach Anspruch 15, dadurch gekennzeichnet, daß die Ätz-Un­ terbrechungsschicht aus einem Nitridfilm besteht.

17. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt zum Bilden der Ätz-Unterbrechungsschicht das Bilden einer po­ lykristallinen Siliziumschicht auf der Oberfläche der Isolati­ onsschicht durch chemisches Bedampfen erfolgt.

18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch ge­ kennzeichnet, daß der Schritt zum Entfernen der Kondensator- Isolierschicht und der zu ätzenden Schicht die Schritte
sequentielles und selektives Entfernen der Kondensator-Iso­ lierschicht und der unter der Kondensator-Isolierschicht be­ findlichen polykristallinen Siliziumschicht und
selektives Entfernen der zu ätzenden Schicht
umfaßt.

19.Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung mit ersten und zweiten Kondensatoren vom gestapelten Typ, die so gebildet sind, daß sie voneinander isoliert teilweise die Oberfläche einer eine Hauptoberfläche eines Halbleitersub­ strats bedeckenden Isolationsschicht bedecken, bestehend aus den Schritten
Bilden einer ersten Isolationsschicht (22) mit einer auf die Hauptoberfläche des Halbleitersubstrats reichenden Öffnung an einer vorbestimmten Position auf der Hauptoberfläche des Halb­ leitersubstrats,
Bilden einer ersten leitenden Schicht (110a) auf einer Ober­ fläche der ersten Isolationsschicht und innerhalb der Öffnung,
Bilden einer zweiten Isolationsschicht (35) mit einer vorbe­ stimmten Dicke auf einer Oberfläche der ersten leitenden Schicht,
Bilden einer Kondensator-Isolierschicht (35) aus der zweiten Isolationsschicht mit fast vertikalen Seitenwandflächen nur in den ersten und zweiten Kondensator-Isolationsbereichen durch Bemustern der zweiten Isolationsschicht,
Bilden einer zweiten leitenden Schicht (110b) auf Oberflächen und Seitenflächen der ersten leitenden Schicht und der Konden­ sator-Isolierschicht,
selektives Entfernen der zweiten leitenden Schicht, die auf der Oberfläche der Kondensator-Isolierschicht gebildet ist,
nach dem Entfernen der Kondensator-Isolierschicht Bilden einer dielektrischen Schicht (12) auf einer Oberfläche der zweiten leitenden Schicht und
Bilden einer dritten leitenden Schicht (13) auf einer Oberflä­ che der dielektrischen Schicht.

20. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung mit ersten und zweiten Kondensatoren vom gestapelten Typ (10, 10), die so gebildet sind, daß sie teilweise die Oberflä­ che einer eine Hauptoberfläche eines Halbleitersubstrats be­ deckenden Isolationsschicht bedecken, bestehend aus den Schritten
Bilden einer Isolationsschicht (20) auf der Hauptoberfläche des Halbleitersubstrats (1),
Bilden einer Kondensator-Isolierschicht (31) mit schrägen Sei­ tenflächen in den ersten und zweiten Kondensator-Isolationsbe­ reichen auf der Oberfläche der Isolationsschicht,
Bilden einer Kontaktöffnung (14), die auf die Hauptoberfläche des Halbleitersubstrats reicht, an einer vorbestimmten Stelle der Isolationsschicht,
Bilden einer ersten leitenden Schicht (110) auf einer Innen­ fläche der Kontaktöffnung (14), auf der Oberfläche der Isola­ tionsschicht und auf einer Oberfläche der Kondensator-Isolier­ schicht,
Bilden einer wegzuätzenden Schicht (32) mit einem von der er­ sten leitenden Schicht verschiedenen Ätzverhalten auf einer Oberfläche der ersten leitenden Schicht,
Ätzen der zu ätzenden Schicht, um die Oberfläche der ersten leitenden Schicht, die auf einer Oberfläche der Kondensator- Isolierschicht liegt, freizulegen,
teilweises Ätzen und Entfernen der ersten leitenden Schicht (110), die von der zu ätzenden Schicht freigelegt wurde, um die erste leitende Schicht in den voneinander isolierten er­ sten Kondensatorbereich (10) und den zweiten Kondensatorbe­ reich (10) zu trennen,
Entfernen der Kondensator-Isolierschicht und der zu ätzenden Schicht,
Bilden einer dielektrischen Schicht (12) auf der Oberfläche der ersten leitenden Schicht und
Bilden einer zweiten leitenden Schicht (13) auf einer Oberflä­ che der dielektrischen Schicht (12).

21. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung nach Anspruch 20, dadurch gekennzeichnet, daß der Schritt zum Bilden der Kondensator-Isolierschicht die Schritte
Bilden eines Oxidfilms (310) auf der Oberfläche der Isolati­ onsschicht und
Versehen des Oxidfilms mit Mustern, um diesen an Bereichen se­ lektiv zu entfernen, wo erste und zweite Kondensatoren gebil­ det werden,
umfaßt.