JPS61110394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61110394A JPS61110394A JP59231606A JP23160684A JPS61110394A JP S61110394 A JPS61110394 A JP S61110394A JP 59231606 A JP59231606 A JP 59231606A JP 23160684 A JP23160684 A JP 23160684A JP S61110394 A JPS61110394 A JP S61110394A
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- sense amplifier
- lines
- busses
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体記憶装置に関し、特に読出動作の高
速化のための改良に関するものである。
速化のための改良に関するものである。
[従来の技術]
第3図は、n行、n列からなる1トランジスタ型MOS
ダイナミックメモリの従来の構成を示す図である。図に
おいて、メモリセル1は、n列。
ダイナミックメモリの従来の構成を示す図である。図に
おいて、メモリセル1は、n列。
n行のマトリクス状に配列されており、列方向に沿って
配列されたn個のメモリセル1にはワードラインWL
(WLO−WLn−+ )が共通接続され、行方向に沿
って配列されたn個のメモリセル1にはビットラインB
L (8L、 〜BL、、)、BL(BL、〜BL、、
)が共通接続される。各メモリセル1は、そのゲートに
ワードラインWLが接続されたアクセストランジスタと
、メモリ容量C1とで構成されている。ワードラインW
Lは、行デコーダ3に接続される。この行デコーダ3は
、タイミング信号発生回路20’から与えられる行アド
レスにより、対応のワードラインWLを選択駆動するた
めの回路である。左側のビットラインBLと右側のビッ
トラインBLとの間には、センスアンプ2が介挿されて
いる。このセンスアンプ2は、メモリセル1からビット
ラインBL、BLに転送されたセル情報を検出、増幅す
るためのものである。列デコーダ4は、タイミング信号
発生回路20から与えられる列アドレスにより、所定の
センスアンプ2(2−0〜2−、−、)につながるビッ
トラインを選択するためのものであり、その出力はスイ
ッチトランジスタ9(9−0〜9−6−1)のゲートに
与えられる。各スイッチトランジスタ9は、各ビットラ
インと共通I/Oバス(Ilo、l/O)との闇に介挿
されており、列デコーダ4からの選択信号に応じて選択
ビットラインと共通I/Oバスとを接続させる。共通1
70バスには、出力プリアンプ5が接続される。この出
力ブリアンプ5は、行と列アドレスで選択されたメモリ
セルからの情報が伝達された共通I/Oパスのレベルを
増幅するためのものである。出力プリアンプ5の出力は
、出力メインアンプ6に与えられる。この出力メインア
ンプ6の出力は、外部□outビンに与えられる。一方
、共通I/Oバスには、I/Oバスプリチャージ・イコ
ライズ回路7が接続される。このI/Oバスプリチャー
ジ・イコライズ回路7は、続出の高速化を図るため、ビ
ットラインの選択前に共通I/Oバスを電源電圧VCC
でプリチャージ・イコライズ(電源電圧と等しり)シて
おくための回路である。なお、共通I/Oバスと各ビッ
トライン間には、奇生結合容量8が不可避的に存在して
いる。タイミング発生回路20は、種々のタイミング信
号を発生し、上記の各回路ブロックに与えている。なお
、第3図では、この発明の理解に関係のない回路部分は
省略している。
配列されたn個のメモリセル1にはワードラインWL
(WLO−WLn−+ )が共通接続され、行方向に沿
って配列されたn個のメモリセル1にはビットラインB
L (8L、 〜BL、、)、BL(BL、〜BL、、
)が共通接続される。各メモリセル1は、そのゲートに
ワードラインWLが接続されたアクセストランジスタと
、メモリ容量C1とで構成されている。ワードラインW
Lは、行デコーダ3に接続される。この行デコーダ3は
、タイミング信号発生回路20’から与えられる行アド
レスにより、対応のワードラインWLを選択駆動するた
めの回路である。左側のビットラインBLと右側のビッ
トラインBLとの間には、センスアンプ2が介挿されて
いる。このセンスアンプ2は、メモリセル1からビット
ラインBL、BLに転送されたセル情報を検出、増幅す
るためのものである。列デコーダ4は、タイミング信号
発生回路20から与えられる列アドレスにより、所定の
センスアンプ2(2−0〜2−、−、)につながるビッ
トラインを選択するためのものであり、その出力はスイ
ッチトランジスタ9(9−0〜9−6−1)のゲートに
与えられる。各スイッチトランジスタ9は、各ビットラ
インと共通I/Oバス(Ilo、l/O)との闇に介挿
されており、列デコーダ4からの選択信号に応じて選択
ビットラインと共通I/Oバスとを接続させる。共通1
70バスには、出力プリアンプ5が接続される。この出
力ブリアンプ5は、行と列アドレスで選択されたメモリ
セルからの情報が伝達された共通I/Oパスのレベルを
増幅するためのものである。出力プリアンプ5の出力は
、出力メインアンプ6に与えられる。この出力メインア
ンプ6の出力は、外部□outビンに与えられる。一方
、共通I/Oバスには、I/Oバスプリチャージ・イコ
ライズ回路7が接続される。このI/Oバスプリチャー
ジ・イコライズ回路7は、続出の高速化を図るため、ビ
ットラインの選択前に共通I/Oバスを電源電圧VCC
でプリチャージ・イコライズ(電源電圧と等しり)シて
おくための回路である。なお、共通I/Oバスと各ビッ
トライン間には、奇生結合容量8が不可避的に存在して
いる。タイミング発生回路20は、種々のタイミング信
号を発生し、上記の各回路ブロックに与えている。なお
、第3図では、この発明の理解に関係のない回路部分は
省略している。
次に、上述の従来例の動作を第4図に示す波形図を参照
しながら説明する。この半導体記憶装置においては、ア
ドレス入力は行アドレス(ROWA ddress )
と列アドレス(Co1uin A ddress)が時
分割して入力されるので、これらのアドレスをラッチす
るため、それぞれRAS (Row Address
5trobe ) 、 CAS (Co
luln Address 5trobe )と
いうストローブ信号が与えられる。まず、外部からタイ
ミング信号発生回路20に与えられる外部RASが論理
レベル「L」になると、これをトリガとしてRASが立
ち下がり、RASが立ち上がる。RASのrl−IJへ
の移行をトリガとして内部行アドレスRAが発生され、
行デコーダ3の状態が決定されワードライン駆動信号W
LによりWL、〜WLn−Iの0本のワードラインのう
ちの1本が選択駆動される。この選択されたワードライ
ンにつながるメモリセルの情報がビットラインくたとえ
ばBL)に伝達され、同時にセンスアンプ2に対して反
対側のビットライン(たとえば8L)には、図示されて
いないがメモリ容量Csのほぼ半分の容量を持つダミー
セルからの基準用情報がダミーワードライン(図示せず
)によって伝達される。その後、センスアンプ駆動信号
φ$が立ち上がり、センスアンプ2によりビットライン
BL、BLに生じていた微小電位差が差動増幅される。
しながら説明する。この半導体記憶装置においては、ア
ドレス入力は行アドレス(ROWA ddress )
と列アドレス(Co1uin A ddress)が時
分割して入力されるので、これらのアドレスをラッチす
るため、それぞれRAS (Row Address
5trobe ) 、 CAS (Co
luln Address 5trobe )と
いうストローブ信号が与えられる。まず、外部からタイ
ミング信号発生回路20に与えられる外部RASが論理
レベル「L」になると、これをトリガとしてRASが立
ち下がり、RASが立ち上がる。RASのrl−IJへ
の移行をトリガとして内部行アドレスRAが発生され、
行デコーダ3の状態が決定されワードライン駆動信号W
LによりWL、〜WLn−Iの0本のワードラインのう
ちの1本が選択駆動される。この選択されたワードライ
ンにつながるメモリセルの情報がビットラインくたとえ
ばBL)に伝達され、同時にセンスアンプ2に対して反
対側のビットライン(たとえば8L)には、図示されて
いないがメモリ容量Csのほぼ半分の容量を持つダミー
セルからの基準用情報がダミーワードライン(図示せず
)によって伝達される。その後、センスアンプ駆動信号
φ$が立ち上がり、センスアンプ2によりビットライン
BL、BLに生じていた微小電位差が差動増幅される。
一方、タイミング信号発生回路20では、外部CASの
立ち下がりをトリガとして、CASが立ち下がりCAS
が立ち上がる。CASのrHJへの移行をトリがとして
内部列アドレスCAが発生され、列デコーダ3の状態が
決定する。選択された列アドレスのビットラインにつな
がるスイッチトランジスタ9を導通する列選択信号φY
の発生は、列デコーダ4における選択ビットラインの決
定ならびにセンスアンプ2によるビットライン電位の決
定の後である必要から、列アドレスCAとセンスアンプ
駆動信号φSの論理積で行なうように構成される。列選
択信号ψ7が所定のビットラインとI/Oバスを導通さ
せると、予め高電位にプリチャージされていた左右のI
/Oバス(flo、Ilo>がセンスアンプ2の働きで
高レベル。
立ち下がりをトリガとして、CASが立ち下がりCAS
が立ち上がる。CASのrHJへの移行をトリがとして
内部列アドレスCAが発生され、列デコーダ3の状態が
決定する。選択された列アドレスのビットラインにつな
がるスイッチトランジスタ9を導通する列選択信号φY
の発生は、列デコーダ4における選択ビットラインの決
定ならびにセンスアンプ2によるビットライン電位の決
定の後である必要から、列アドレスCAとセンスアンプ
駆動信号φSの論理積で行なうように構成される。列選
択信号ψ7が所定のビットラインとI/Oバスを導通さ
せると、予め高電位にプリチャージされていた左右のI
/Oバス(flo、Ilo>がセンスアンプ2の働きで
高レベル。
低レベルに分かれるが、この遷移は、I/Oバスの負荷
容量がセンスアンプ2の駆動能力に比べて過大であるた
め、急速には起こらない。ところで、I/Oバスのプリ
チャージ・イコライズは、CASが低レベルになると終
了するが、第4図に示すごとくセンスアンプ駆動信号φ
、の発生以前にI/Oパスプリチャージ・イコライズ回
路7を動作させた場合、成るワードラインで選択される
メモリセルの大多数に「O」 (低レベル)が蓄積され
ていれば、センス7ンプ2の片側のビットラインの大多
数(メモリセルに対応したビットライン)が寄生容量8
の働きでrHJからrLJに遷移し、左右のI/Oパス
ラインのレベルにアンバランスを生じさせる。すなわち
、センスアンプ2の出力レベルの撮動が寄生容量8を介
してI/Oバスに伝達され、I/Oバスのレベルがプリ
チャージ電位から変化するのである。そのため、出力ブ
リアンプ5においてI/Oバスのレベル差の増幅を開始
するタイミング(このタイミングはφ?、の立ち上がり
によって決定される)は、左右のI/Oバスが出力ブリ
アンプ5の感度を超えるレベルにまで達するのを持つ必
要がある。したがって、その分だけ出力メインアンプ6
の駆動信号φM、の発生が遅れ、アクセスタイムが遅く
なるという欠点があった。
容量がセンスアンプ2の駆動能力に比べて過大であるた
め、急速には起こらない。ところで、I/Oバスのプリ
チャージ・イコライズは、CASが低レベルになると終
了するが、第4図に示すごとくセンスアンプ駆動信号φ
、の発生以前にI/Oパスプリチャージ・イコライズ回
路7を動作させた場合、成るワードラインで選択される
メモリセルの大多数に「O」 (低レベル)が蓄積され
ていれば、センス7ンプ2の片側のビットラインの大多
数(メモリセルに対応したビットライン)が寄生容量8
の働きでrHJからrLJに遷移し、左右のI/Oパス
ラインのレベルにアンバランスを生じさせる。すなわち
、センスアンプ2の出力レベルの撮動が寄生容量8を介
してI/Oバスに伝達され、I/Oバスのレベルがプリ
チャージ電位から変化するのである。そのため、出力ブ
リアンプ5においてI/Oバスのレベル差の増幅を開始
するタイミング(このタイミングはφ?、の立ち上がり
によって決定される)は、左右のI/Oバスが出力ブリ
アンプ5の感度を超えるレベルにまで達するのを持つ必
要がある。したがって、その分だけ出力メインアンプ6
の駆動信号φM、の発生が遅れ、アクセスタイムが遅く
なるという欠点があった。
なお、上述のようなセンスアンプの動作時における寄生
容量によるI/Oバスへの結合ノイズに関する文献とし
て、IEEE JOURNALOF 5OLID−
8TATE (IRcUITS、Vol、C8−15
,No、5.p 846〜854 0CTOBER19
80がある。
容量によるI/Oバスへの結合ノイズに関する文献とし
て、IEEE JOURNALOF 5OLID−
8TATE (IRcUITS、Vol、C8−15
,No、5.p 846〜854 0CTOBER19
80がある。
[発明が解決しようとする問題点1
以上説明したとおり、従来の半導体記憶装置は、I/O
バスのプリチャージ・イコライズが、センスアンプ2の
駆動の前に終了するタイミングが存在したので、そのこ
とを考慮に入れてアクセスタイムを決定しなければなら
ず、読出しが高速にできないという欠点があった。
バスのプリチャージ・イコライズが、センスアンプ2の
駆動の前に終了するタイミングが存在したので、そのこ
とを考慮に入れてアクセスタイムを決定しなければなら
ず、読出しが高速にできないという欠点があった。
この発明は上記のようなW4.w点を解消するためにな
されたもので、メモリの読出動作を安定に行なえるとと
もにアクセスタイムを高速化できるような半導体記憶装
置を提供することを目的とする。
されたもので、メモリの読出動作を安定に行なえるとと
もにアクセスタイムを高速化できるような半導体記憶装
置を提供することを目的とする。
[間!!魚を解決するための手段]
この発明にかかる半導体記wityは、列方向および行
方向に沿ってマトリクス状に配列された複数のメモリセ
ルと、列方向に沿って配列されるメモリセルに共通接続
される複数のワードラインと、行方向に沿って配列され
るメモリセルに共通接続される複数のビットラインと、
ワードラインの選択に応じてメモリセルからビットライ
ンに転送されるセル清報を検出、増幅するセンスアンプ
と、ビットラインの選択に応じて該当のビットラインに
接続されるI/Oバスと、センスアンプの駆動中にI/
Oバスの保持電位を電源電圧でプリチャージするプリチ
ャージ手段とを設けるようにしたものである。
方向に沿ってマトリクス状に配列された複数のメモリセ
ルと、列方向に沿って配列されるメモリセルに共通接続
される複数のワードラインと、行方向に沿って配列され
るメモリセルに共通接続される複数のビットラインと、
ワードラインの選択に応じてメモリセルからビットライ
ンに転送されるセル清報を検出、増幅するセンスアンプ
と、ビットラインの選択に応じて該当のビットラインに
接続されるI/Oバスと、センスアンプの駆動中にI/
Oバスの保持電位を電源電圧でプリチャージするプリチ
ャージ手段とを設けるようにしたものである。
〔作用]
この発明においては、プリチャージ手段がセンスアンプ
の駆動中にI/Oバスの保持電位を電源電圧でプリチャ
ージし、センスアンプの駆動によるI/Oバスの電位の
低下を防止する。
の駆動中にI/Oバスの保持電位を電源電圧でプリチャ
ージし、センスアンプの駆動によるI/Oバスの電位の
低下を防止する。
[実施例]
第1図はこの発明の一実施例の半導体記憶装置を示す回
路図であり、第3図の装置と同様の部分は同一の参照1
lJi!を付す。図において、この実施例の特徴は、I
/Oバスプリチャージ・イコライズ回路7(部下、第1
のI/Oバスプリチャージ・イコライズ回路と称す)と
全く同様の構成の第2のI/Oパスプリチャージ・イコ
ライズ回路/Oを設けたことである。この第2のI/O
バスプリチャージ・イコライズ回路/Oは、センスアン
プ2の駆動時にI/Oパスをプリチャージ・イコライズ
する回路であり、φ7.φ2発生回路21から与えられ
るタイミング信号φ、8よびφ2によって駆動される。
路図であり、第3図の装置と同様の部分は同一の参照1
lJi!を付す。図において、この実施例の特徴は、I
/Oバスプリチャージ・イコライズ回路7(部下、第1
のI/Oバスプリチャージ・イコライズ回路と称す)と
全く同様の構成の第2のI/Oパスプリチャージ・イコ
ライズ回路/Oを設けたことである。この第2のI/O
バスプリチャージ・イコライズ回路/Oは、センスアン
プ2の駆動時にI/Oパスをプリチャージ・イコライズ
する回路であり、φ7.φ2発生回路21から与えられ
るタイミング信号φ、8よびφ2によって駆動される。
φ1.φ2発生回路21は、タイミング信号発生回路2
0から与えられるRAS、センスアンプ駆動信号φ$
、RAS、センスアンプ駆動信号φSの遅延信号に基づ
いて、タイミング信号φ、およびφ2を発生する。なお
、このφ1.φ2発生回路21の一回路例を第5図に示
す。
0から与えられるRAS、センスアンプ駆動信号φ$
、RAS、センスアンプ駆動信号φSの遅延信号に基づ
いて、タイミング信号φ、およびφ2を発生する。なお
、このφ1.φ2発生回路21の一回路例を第5図に示
す。
第2図は第1図に示すタイミング信号発生回路20およ
びφ1.φ2発生回路21から発生される各種タイミン
グ信号を示す波形図である。以下、この第2図を参照し
て、上記実施例の動作を説明する。第2図に示すごとく
、タイミング信号φ。
びφ1.φ2発生回路21から発生される各種タイミン
グ信号を示す波形図である。以下、この第2図を参照し
て、上記実施例の動作を説明する。第2図に示すごとく
、タイミング信号φ。
はRASの立ち上がりに応答して立ち上がり、センスア
ンプ駆動信号φSの遅延信号に応答して立ち下がるよう
な信号である。また、タイミング信号φ2はセンスアン
プ駆動信号φ富の立ち上がりに応答して立ち上がり、セ
ンスアンプ駆動信号φ、の遅延信号に応答して立ち下が
るような信号である。したがって、タイミング信号φ、
およびφ2はセンスアンプ2の駆動時に高レベルを保ち
、列選択信号φYが立ち上がる以前に低レベルとなる。
ンプ駆動信号φSの遅延信号に応答して立ち下がるよう
な信号である。また、タイミング信号φ2はセンスアン
プ駆動信号φ富の立ち上がりに応答して立ち上がり、セ
ンスアンプ駆動信号φ、の遅延信号に応答して立ち下が
るような信号である。したがって、タイミング信号φ、
およびφ2はセンスアンプ2の駆動時に高レベルを保ち
、列選択信号φYが立ち上がる以前に低レベルとなる。
また、タイミング信号φ、の立ち上がりから少し遅れて
タイミング信号φ2が立ち上がる。第2のI/Oバスプ
リチャージ・イコライズ回路/Oは、タイミング信号φ
、およびφ2がいずれも高レベルのとき、すなわちセン
スアンプ2の駆動しているときI/Oバスと電源VOC
とを接続し、I/Oバスのプリチャージ・イコライズを
行なう。
タイミング信号φ2が立ち上がる。第2のI/Oバスプ
リチャージ・イコライズ回路/Oは、タイミング信号φ
、およびφ2がいずれも高レベルのとき、すなわちセン
スアンプ2の駆動しているときI/Oバスと電源VOC
とを接続し、I/Oバスのプリチャージ・イコライズを
行なう。
そのため、センスアンプ2の駆動時に寄生容量8を介し
てI/Oバスへ伝達されるノイズが除去され、左右のI
/Oパスは同一レベルを保つ。したがって、列選択信号
φ7が立ち上がってI/Oバスとビットラインが導通し
て左右の左右のI/Oバスのレベルが出力プリアンプ5
の感度以上に確定するのに要する時間が短縮され、読出
動作を安定にかつ高速に行なうことが可能になる。
てI/Oバスへ伝達されるノイズが除去され、左右のI
/Oパスは同一レベルを保つ。したがって、列選択信号
φ7が立ち上がってI/Oバスとビットラインが導通し
て左右の左右のI/Oバスのレベルが出力プリアンプ5
の感度以上に確定するのに要する時間が短縮され、読出
動作を安定にかつ高速に行なうことが可能になる。
なお、上述の実施例では、センスアンプ2の両側にビッ
トラインが接続されるいわゆるオーブンビットライン方
式を例に挙げて説明したが、この発明は、センスアンプ
の片側にビットラインが接続される折返しビットライン
方式にも適用できることはもちろんである。
トラインが接続されるいわゆるオーブンビットライン方
式を例に挙げて説明したが、この発明は、センスアンプ
の片側にビットラインが接続される折返しビットライン
方式にも適用できることはもちろんである。
また、上述の実施例では、I/Oバスプリチャージ・イ
コライズ回路を2つ設けるようにしたが、I/Oバスプ
リチャージ・イコライズ回路7にCAsおよびCASD
を与えるとともに、タイミング信号φ1およびφ2を与
えるようにすれば、1つのI/Oバスプリチャージ・イ
コライズ回路で通常のプリチャージ・イコライズとセン
スアンプの駆動時のプリチャージ・イコライズとを行な
うことができる。
コライズ回路を2つ設けるようにしたが、I/Oバスプ
リチャージ・イコライズ回路7にCAsおよびCASD
を与えるとともに、タイミング信号φ1およびφ2を与
えるようにすれば、1つのI/Oバスプリチャージ・イ
コライズ回路で通常のプリチャージ・イコライズとセン
スアンプの駆動時のプリチャージ・イコライズとを行な
うことができる。
[発明の効果]
以上のように、この発明によれば、I/Oバスをセンス
アンプのU勤中にもプリチャージしておくように構成し
たので、センスアンプの動作に伴ない発生する寄生容量
によるI/Oバスへの結合ノイズが除去でき、読出動作
を安定にかつ高速に行なうことができる。
アンプのU勤中にもプリチャージしておくように構成し
たので、センスアンプの動作に伴ない発生する寄生容量
によるI/Oバスへの結合ノイズが除去でき、読出動作
を安定にかつ高速に行なうことができる。
第1図はこの発明の一実施例による半導体記憶装置を示
す回路図である。第2図は第1図に示す実施例の動作を
説明するための波形図である。第3図は従来の半導体記
憶装置を示す回路図である。 第4図は第3図に示す従来の半導体記憶装置の動作を説
明するための波形図である。第5図は第1図に示すφ曵
、φ2発生回路21の好ましい一例を示す回路図である
。 図において、1はメモリセル、2はセンスアンプ、3は
行デコーダ、4は列デコーダ、5は出力プリアンプ、6
は出力メインアンプ、7は第1のI/Oバスプリチャー
ジ・イコライズ回路、8は寄生容量、9はスイッチトラ
ンジスタ、/Oは第2のI/Oバスプリチャージ・イコ
ライズ回路を示す。
す回路図である。第2図は第1図に示す実施例の動作を
説明するための波形図である。第3図は従来の半導体記
憶装置を示す回路図である。 第4図は第3図に示す従来の半導体記憶装置の動作を説
明するための波形図である。第5図は第1図に示すφ曵
、φ2発生回路21の好ましい一例を示す回路図である
。 図において、1はメモリセル、2はセンスアンプ、3は
行デコーダ、4は列デコーダ、5は出力プリアンプ、6
は出力メインアンプ、7は第1のI/Oバスプリチャー
ジ・イコライズ回路、8は寄生容量、9はスイッチトラ
ンジスタ、/Oは第2のI/Oバスプリチャージ・イコ
ライズ回路を示す。
Claims (2)
- (1)列方向および行方向に沿つてマトリクス状に配列
された複数のメモリセルと、 前記列方向に沿つて配列されるメモリセルに共通接続さ
れた複数のワードラインと、 前記行方向に沿つて配列されるメモリセルに共通接続さ
れた複数のビットラインと、 前記ワードラインの選択に応じて前記メモリセルから前
記ビットラインに転送されるセル情報を検出、増幅する
センスアンプと、 前記ビットラインの選択に応じて該当のビットラインに
接続されるI/Oバスと、 前記センスアンプの駆動中に前記I/Oバスの保持電位
を電源電圧でプリチャージするプリチャージ手段とを備
える、半導体記憶装置。 - (2)前記メモリセルは1トランジスタ型MOSダイナ
ミックメモリセルである、特許請求の範囲第1項記載の
半導体記憶装置。
Priority Applications (3)
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JP59231606A JPS61110394A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
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JP59231606A JPS61110394A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置 |
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JPS61110394A true JPS61110394A (ja) | 1986-05-28 |
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Family Applications (1)
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- 1985-09-23 DE DE19853533870 patent/DE3533870A1/de active Granted
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