JPS61110394A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に読出動作の高
速化のための改良に関するものである。

［従来の技術］ 第３図は、ｎ行、ｎ列からなる１トランジスタ型ＭＯＳ
ダイナミックメモリの従来の構成を示す図である。図に
おいて、メモリセル１は、ｎ列。

ｎ行のマトリクス状に配列されており、列方向に沿って
配列されたｎ個のメモリセル１にはワードラインＷＬ　
（ＷＬＯ−ＷＬｎ−＋　）が共通接続され、行方向に沿
って配列されたｎ個のメモリセル１にはビットラインＢ
Ｌ　（８Ｌ、　〜ＢＬ、、）、ＢＬ（ＢＬ、〜ＢＬ、、
）が共通接続される。各メモリセル１は、そのゲートに
ワードラインＷＬが接続されたアクセストランジスタと
、メモリ容量Ｃ１とで構成されている。ワードラインＷ
Ｌは、行デコーダ３に接続される。この行デコーダ３は
、タイミング信号発生回路２０’から与えられる行アド
レスにより、対応のワードラインＷＬを選択駆動するた
めの回路である。左側のビットラインＢＬと右側のビッ
トラインＢＬとの間には、センスアンプ２が介挿されて
いる。このセンスアンプ２は、メモリセル１からビット
ラインＢＬ、ＢＬに転送されたセル情報を検出、増幅す
るためのものである。列デコーダ４は、タイミング信号
発生回路２０から与えられる列アドレスにより、所定の
センスアンプ２（２−０〜２−、−、）につながるビッ
トラインを選択するためのものであり、その出力はスイ
ッチトランジスタ９（９−０〜９−６−１）のゲートに
与えられる。各スイッチトランジスタ９は、各ビットラ
インと共通Ｉ／Ｏバス（Ｉｌｏ、ｌ／Ｏ）との闇に介挿
されており、列デコーダ４からの選択信号に応じて選択
ビットラインと共通Ｉ／Ｏバスとを接続させる。共通１
７０バスには、出力プリアンプ５が接続される。この出
力ブリアンプ５は、行と列アドレスで選択されたメモリ
セルからの情報が伝達された共通Ｉ／Ｏパスのレベルを
増幅するためのものである。出力プリアンプ５の出力は
、出力メインアンプ６に与えられる。この出力メインア
ンプ６の出力は、外部□ｏｕｔビンに与えられる。一方
、共通Ｉ／Ｏバスには、Ｉ／Ｏバスプリチャージ・イコ
ライズ回路７が接続される。このＩ／Ｏバスプリチャー
ジ・イコライズ回路７は、続出の高速化を図るため、ビ
ットラインの選択前に共通Ｉ／Ｏバスを電源電圧ＶＣＣ
でプリチャージ・イコライズ（電源電圧と等しり）シて
おくための回路である。なお、共通Ｉ／Ｏバスと各ビッ
トライン間には、奇生結合容量８が不可避的に存在して
いる。タイミング発生回路２０は、種々のタイミング信
号を発生し、上記の各回路ブロックに与えている。なお
、第３図では、この発明の理解に関係のない回路部分は
省略している。

次に、上述の従来例の動作を第４図に示す波形図を参照
しながら説明する。この半導体記憶装置においては、ア
ドレス入力は行アドレス（ＲＯＷＡ　ｄｄｒｅｓｓ　）
と列アドレス（Ｃｏ１ｕｉｎ　Ａ　ｄｄｒｅｓｓ）が時
分割して入力されるので、これらのアドレスをラッチす
るため、それぞれＲＡＳ　（Ｒｏｗ　　Ａｄｄｒｅｓｓ
　　　５ｔｒｏｂｅ　　）　　、　　ＣＡＳ　　（Ｃｏ
ｌｕｌｎ　　Ａｄｄｒｅｓｓ　　　５ｔｒｏｂｅ　）と
いうストローブ信号が与えられる。まず、外部からタイ
ミング信号発生回路２０に与えられる外部ＲＡＳが論理
レベル「Ｌ」になると、これをトリガとしてＲＡＳが立
ち下がり、ＲＡＳが立ち上がる。ＲＡＳのｒｌ−ＩＪへ
の移行をトリガとして内部行アドレスＲＡが発生され、
行デコーダ３の状態が決定されワードライン駆動信号Ｗ
ＬによりＷＬ、〜ＷＬｎ−Ｉの０本のワードラインのう
ちの１本が選択駆動される。この選択されたワードライ
ンにつながるメモリセルの情報がビットラインくたとえ
ばＢＬ）に伝達され、同時にセンスアンプ２に対して反
対側のビットライン（たとえば８Ｌ）には、図示されて
いないがメモリ容量Ｃｓのほぼ半分の容量を持つダミー
セルからの基準用情報がダミーワードライン（図示せず
）によって伝達される。その後、センスアンプ駆動信号
φ＄が立ち上がり、センスアンプ２によりビットライン
ＢＬ、ＢＬに生じていた微小電位差が差動増幅される。

一方、タイミング信号発生回路２０では、外部ＣＡＳの
立ち下がりをトリガとして、ＣＡＳが立ち下がりＣＡＳ
が立ち上がる。ＣＡＳのｒＨＪへの移行をトリがとして
内部列アドレスＣＡが発生され、列デコーダ３の状態が
決定する。選択された列アドレスのビットラインにつな
がるスイッチトランジスタ９を導通する列選択信号φＹ
の発生は、列デコーダ４における選択ビットラインの決
定ならびにセンスアンプ２によるビットライン電位の決
定の後である必要から、列アドレスＣＡとセンスアンプ
駆動信号φＳの論理積で行なうように構成される。列選
択信号ψ７が所定のビットラインとＩ／Ｏバスを導通さ
せると、予め高電位にプリチャージされていた左右のＩ
／Ｏバス（ｆｌｏ、Ｉｌｏ＞がセンスアンプ２の働きで
高レベル。

低レベルに分かれるが、この遷移は、Ｉ／Ｏバスの負荷
容量がセンスアンプ２の駆動能力に比べて過大であるた
め、急速には起こらない。ところで、Ｉ／Ｏバスのプリ
チャージ・イコライズは、ＣＡＳが低レベルになると終
了するが、第４図に示すごとくセンスアンプ駆動信号φ
、の発生以前にＩ／Ｏパスプリチャージ・イコライズ回
路７を動作させた場合、成るワードラインで選択される
メモリセルの大多数に「Ｏ」　（低レベル）が蓄積され
ていれば、センス７ンプ２の片側のビットラインの大多
数（メモリセルに対応したビットライン）が寄生容量８
の働きでｒＨＪからｒＬＪに遷移し、左右のＩ／Ｏパス
ラインのレベルにアンバランスを生じさせる。すなわち
、センスアンプ２の出力レベルの撮動が寄生容量８を介
してＩ／Ｏバスに伝達され、Ｉ／Ｏバスのレベルがプリ
チャージ電位から変化するのである。そのため、出力ブ
リアンプ５においてＩ／Ｏバスのレベル差の増幅を開始
するタイミング（このタイミングはφ？、の立ち上がり
によって決定される）は、左右のＩ／Ｏバスが出力ブリ
アンプ５の感度を超えるレベルにまで達するのを持つ必
要がある。したがって、その分だけ出力メインアンプ６
の駆動信号φＭ、の発生が遅れ、アクセスタイムが遅く
なるという欠点があった。

なお、上述のようなセンスアンプの動作時における寄生
容量によるＩ／Ｏバスへの結合ノイズに関する文献とし
て、ＩＥＥＥ　　ＪＯＵＲＮＡＬＯＦ　　５ＯＬＩＤ−
８ＴＡＴＥ　　（ＩＲｃＵＩＴＳ、Ｖｏｌ、Ｃ８−１５
，Ｎｏ、５．ｐ　８４６〜８５４　０ＣＴＯＢＥＲ１９
８０がある。

［発明が解決しようとする問題点１ 以上説明したとおり、従来の半導体記憶装置は、Ｉ／Ｏ
バスのプリチャージ・イコライズが、センスアンプ２の
駆動の前に終了するタイミングが存在したので、そのこ
とを考慮に入れてアクセスタイムを決定しなければなら
ず、読出しが高速にできないという欠点があった。

この発明は上記のようなＷ４．ｗ点を解消するためにな
されたもので、メモリの読出動作を安定に行なえるとと
もにアクセスタイムを高速化できるような半導体記憶装
置を提供することを目的とする。

［間！！魚を解決するための手段］ この発明にかかる半導体記ｗｉｔｙは、列方向および行
方向に沿ってマトリクス状に配列された複数のメモリセ
ルと、列方向に沿って配列されるメモリセルに共通接続
される複数のワードラインと、行方向に沿って配列され
るメモリセルに共通接続される複数のビットラインと、
ワードラインの選択に応じてメモリセルからビットライ
ンに転送されるセル清報を検出、増幅するセンスアンプ
と、ビットラインの選択に応じて該当のビットラインに
接続されるＩ／Ｏバスと、センスアンプの駆動中にＩ／
Ｏバスの保持電位を電源電圧でプリチャージするプリチ
ャージ手段とを設けるようにしたものである。

〔作用］ この発明においては、プリチャージ手段がセンスアンプ
の駆動中にＩ／Ｏバスの保持電位を電源電圧でプリチャ
ージし、センスアンプの駆動によるＩ／Ｏバスの電位の
低下を防止する。

［実施例］ 第１図はこの発明の一実施例の半導体記憶装置を示す回
路図であり、第３図の装置と同様の部分は同一の参照１
ｌＪｉ！を付す。図において、この実施例の特徴は、Ｉ
／Ｏバスプリチャージ・イコライズ回路７（部下、第１
のＩ／Ｏバスプリチャージ・イコライズ回路と称す）と
全く同様の構成の第２のＩ／Ｏパスプリチャージ・イコ
ライズ回路／Ｏを設けたことである。この第２のＩ／Ｏ
バスプリチャージ・イコライズ回路／Ｏは、センスアン
プ２の駆動時にＩ／Ｏパスをプリチャージ・イコライズ
する回路であり、φ７．φ２発生回路２１から与えられ
るタイミング信号φ、８よびφ２によって駆動される。

φ１．φ２発生回路２１は、タイミング信号発生回路２
０から与えられるＲＡＳ、センスアンプ駆動信号φ＄　
、ＲＡＳ、センスアンプ駆動信号φＳの遅延信号に基づ
いて、タイミング信号φ、およびφ２を発生する。なお
、このφ１．φ２発生回路２１の一回路例を第５図に示
す。

第２図は第１図に示すタイミング信号発生回路２０およ
びφ１．φ２発生回路２１から発生される各種タイミン
グ信号を示す波形図である。以下、この第２図を参照し
て、上記実施例の動作を説明する。第２図に示すごとく
、タイミング信号φ。

はＲＡＳの立ち上がりに応答して立ち上がり、センスア
ンプ駆動信号φＳの遅延信号に応答して立ち下がるよう
な信号である。また、タイミング信号φ２はセンスアン
プ駆動信号φ富の立ち上がりに応答して立ち上がり、セ
ンスアンプ駆動信号φ、の遅延信号に応答して立ち下が
るような信号である。したがって、タイミング信号φ、
およびφ２はセンスアンプ２の駆動時に高レベルを保ち
、列選択信号φＹが立ち上がる以前に低レベルとなる。

また、タイミング信号φ、の立ち上がりから少し遅れて
タイミング信号φ２が立ち上がる。第２のＩ／Ｏバスプ
リチャージ・イコライズ回路／Ｏは、タイミング信号φ
、およびφ２がいずれも高レベルのとき、すなわちセン
スアンプ２の駆動しているときＩ／Ｏバスと電源ＶＯＣ
とを接続し、Ｉ／Ｏバスのプリチャージ・イコライズを
行なう。

そのため、センスアンプ２の駆動時に寄生容量８を介し
てＩ／Ｏバスへ伝達されるノイズが除去され、左右のＩ
／Ｏパスは同一レベルを保つ。したがって、列選択信号
φ７が立ち上がってＩ／Ｏバスとビットラインが導通し
て左右の左右のＩ／Ｏバスのレベルが出力プリアンプ５
の感度以上に確定するのに要する時間が短縮され、読出
動作を安定にかつ高速に行なうことが可能になる。

なお、上述の実施例では、センスアンプ２の両側にビッ
トラインが接続されるいわゆるオーブンビットライン方
式を例に挙げて説明したが、この発明は、センスアンプ
の片側にビットラインが接続される折返しビットライン
方式にも適用できることはもちろんである。

また、上述の実施例では、Ｉ／Ｏバスプリチャージ・イ
コライズ回路を２つ設けるようにしたが、Ｉ／Ｏバスプ
リチャージ・イコライズ回路７にＣＡｓおよびＣＡＳＤ
を与えるとともに、タイミング信号φ１およびφ２を与
えるようにすれば、１つのＩ／Ｏバスプリチャージ・イ
コライズ回路で通常のプリチャージ・イコライズとセン
スアンプの駆動時のプリチャージ・イコライズとを行な
うことができる。

［発明の効果］ 以上のように、この発明によれば、Ｉ／Ｏバスをセンス
アンプのＵ勤中にもプリチャージしておくように構成し
たので、センスアンプの動作に伴ない発生する寄生容量
によるＩ／Ｏバスへの結合ノイズが除去でき、読出動作
を安定にかつ高速に行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置を示
す回路図である。第２図は第１図に示す実施例の動作を
説明するための波形図である。第３図は従来の半導体記
憶装置を示す回路図である。 第４図は第３図に示す従来の半導体記憶装置の動作を説
明するための波形図である。第５図は第１図に示すφ曵
、φ２発生回路２１の好ましい一例を示す回路図である
。 図において、１はメモリセル、２はセンスアンプ、３は
行デコーダ、４は列デコーダ、５は出力プリアンプ、６
は出力メインアンプ、７は第１のＩ／Ｏバスプリチャー
ジ・イコライズ回路、８は寄生容量、９はスイッチトラ
ンジスタ、／Ｏは第２のＩ／Ｏバスプリチャージ・イコ
ライズ回路を示す。

Claims (2)

【特許請求の範囲】
1. （１）列方向および行方向に沿つてマトリクス状に配列
   された複数のメモリセルと、 前記列方向に沿つて配列されるメモリセルに共通接続さ
   れた複数のワードラインと、 前記行方向に沿つて配列されるメモリセルに共通接続さ
   れた複数のビットラインと、 前記ワードラインの選択に応じて前記メモリセルから前
   記ビットラインに転送されるセル情報を検出、増幅する
   センスアンプと、 前記ビットラインの選択に応じて該当のビットラインに
   接続されるＩ／Ｏバスと、 前記センスアンプの駆動中に前記Ｉ／Ｏバスの保持電位
   を電源電圧でプリチャージするプリチャージ手段とを備
   える、半導体記憶装置。
2. （２）前記メモリセルは１トランジスタ型ＭＯＳダイナ
   ミックメモリセルである、特許請求の範囲第１項記載の
   半導体記憶装置。